CN111952309A - 三维半导体存储器件 - Google Patents

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CN111952309A
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Abstract

一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；以及电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，其中，所述电极包括位于距所述衬底的第一水平高度处的第一电极和位于距所述衬底的第二水平高度处的第二电极，所述第二水平高度高于所述第一水平高度，并且所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求于2019年5月15日向韩国知识产权局提交的韩国专利申请No.10-2019-0057105的优先权，通过引用将上述韩国专利申请的公开内容全部合并于此。
技术领域
本发明构思涉及三维半导体存储器件，并且更具体地，涉及提高了集成度的三维半导体存储器件。
背景技术
一直需要高性能和低成本的高度集成的半导体器件。因此，已经开发了包括三维布置的存储单元的三维半导体存储器件。
发明内容
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；以及电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，其中，所述电极包括位于距所述衬底的第一水平高度处的第一电极和位于距所述衬底的第二水平高度处的第二电极，所述第二水平高度高于所述第一水平高度，并且所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；以及电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，所述电极结构包括多个模制图案和垂直堆叠在所述衬底上的多个电极，其中，每个所述模制图案位于与对应的所述电极相同的水平高度处，其中，所述电极包括：多个第一电极，所述多个第一电极位于距所述衬底的第一水平高度处，所述第一电极在与所述第一方向相交的第二方向上彼此间隔开；以及多个第二电极，所述多个第二电极垂直堆叠在所述第一电极上，其中，所述第一电极和所述第二电极均包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域，并且当在俯视图中观察时，所述第一电极的所述焊盘部分和所述第二电极的所述焊盘部分与所述模制图案交叠。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；以及电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，其中，所述电极包括：多个接地选择栅电极，所述多个接地选择栅电极位于距所述衬底的第一水平高度处，所述接地选择栅电极在与所述第一方向相交的第二方向上彼此间隔开；第一串选择栅电极和第二串选择栅电极，所述第一串选择栅电极和所述第二串选择栅电极在所述接地选择栅电极上沿所述第二方向彼此间隔开；以及多个单元栅电极，所述多个单元栅电极垂直堆叠在所述接地选择栅电极与所述第一串选择栅电极和所述第二串选择栅电极之间，其中，所述接地选择栅电极的所述焊盘部分位于所述第一串选择栅电极和所述第二串选择栅电极的所述焊盘部分与所述单元栅电极的所述焊盘部分之间。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括第一连接区域、第二连接区域和位于所述第一连接区域与所述第二连接区域之间的单元阵列区域；电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述第一连接区域和所述第二连接区域，并且包括垂直堆叠在所述衬底上的多个电极；多个第一模制图案，所述多个第一模制图案位于所述第一连接区域上，每个所述第一模制图案位于与对应的所述电极相同的水平高度处；以及多个第二模制图案，所述多个第二模制图案位于所述第二连接区域上，每个所述第二模制图案位于与对应的所述电极相同的水平高度处，其中，每个所述电极包括位于所述单元阵列区域上的电极部分、位于所述第一连接区域上的第一焊盘部分和位于所述第二连接区域上的第二焊盘部分，当在俯视图中观察时，所述电极的所述第一焊盘部分与所述第一模制图案交叠，并且所述电极的所述第二焊盘部分与所述第二模制图案交叠。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：堆叠结构，所述堆叠结构沿第一方向延伸，并且包括垂直堆叠在衬底上的多个水平图案；垂直结构，所述垂直结构垂直穿透所述堆叠结构；以及多个导线，所述多个导线在所述堆叠结构上沿第二方向延伸，所述第二方向与所述第一方向相交，其中，所述水平图案、所述垂直结构和所述导线中的一个或更多个包括线部分和从所述线部分水平突出的焊盘部分，所述焊盘部分的厚度大于所述线部分的厚度。
根据本发明构思的示例性实施例，一种三维半导体存储器件可以包括：外围逻辑结构；单元阵列结构，所述单元阵列结构设置在所述外围逻辑结构上，所述单元阵列结构包括：单元阵列区域和连接区域；多个单元栅电极，所述多个单元栅电极设置在所述单元阵列区域上，并且具有设置在所述连接区域中的焊盘，所述单元栅电极的所述焊盘具有阶梯形状；以及接地选择栅电极，所述接地选择栅电极设置在所述单元栅电极与所述外围逻辑结构之间，所述接地选择栅电极包括比所述单元栅电极的所述焊盘更靠近所述单元阵列区域的焊盘。
附图说明
图1是根据本发明构思的示例性实施例的三维半导体存储器件的透视图。
图2是根据本发明构思的示例性实施例的三维半导体存储器件的单元阵列的电路图。
图3是根据本发明构思的示例性实施例的三维半导体存储器件的单元阵列结构的俯视图。
图4是根据本发明构思的示例性实施例的三维半导体存储器件的电极结构的透视图。
图5是根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。
图6A、图6B、图6C和图6D分别是沿图5中的线I-I'、II-II'、III-III'和IV-IV'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。
图6E是示出了图6D的部分A的放大图。
图7、图8、图9、图10和图11是沿图5中的线I-I'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。
图12是根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。
图13A、图13B和图13C分别是沿图12中的线I-I'、II-II'和III-III'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。
图14是示出了图12和图13A至图13C中绘出的电极结构的接地选择电极的俯视图。
图15A、图16A、图17A、图18A、图19A、图20A和图21A是示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法的俯视图。
图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22A和图23A是沿图15A、图16A、图17A、图18A、图19A、图20A和图21A中的线I-I'截取的截面图，示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。
图20C、图21C、图22B和图23B是沿图20A和图21A中的线II-II'截取的截面图。
具体实施方式
现在，下面将结合附图描述根据本发明构思的示例性实施例的三维半导体存储器件及其制造方法。
图1是示出了根据本发明构思的示例性实施例的三维半导体存储器件的透视图。
参照图1，根据本发明构思的示例性实施例的三维半导体存储器件可以包括外围逻辑结构PS、位于外围逻辑结构PS上的单元阵列结构CS以及连接单元阵列结构CS和外围逻辑结构PS的连接线结构。
外围逻辑结构PS可以包括行译码器、列译码器、页面缓冲器以及控制电路。
当在俯视图中观察时，单元阵列结构CS可以与外围逻辑结构PS交叠。单元阵列结构CS可以包括多个存储块BLK0至BLKn，每个存储块是数据擦除单元。存储块BLK0至BLKn均可以包括具有三维结构(或垂直结构)的存储单元阵列。
图2是示出根据本发明构思的示例性实施例的三维半导体存储器件的单元阵列的电路图。
参照图2，单元串CSTR可以沿第一方向D1和第二方向D2二维地布置，并且可以沿第三方向D3延伸。多个单元串CSTR可以并联连接到位线BL0、BL1和BL2中的每一条。多个单元串CSTR可以共同连接到公共源极线CSL。
每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2、串联连接的存储单元晶体管MCT、接地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。每个单元串CSTR还可以包括虚设单元晶体管DMC，其中，第一虚设单元晶体管连接在第一串选择晶体管SST1与最上面的存储单元晶体管MCT之间，第二虚设单元晶体管连接在接地选择晶体管GST与最下面的存储单元晶体管MCT之间。
第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多条字线WL0至WLn控制，虚设单元晶体管DMC可以由虚设字线DWL控制。接地选择晶体管GST可以由接地选择线GSL0、GSL1或GSL2控制，擦除控制晶体管ECT可以由擦除控制线ECL控制。
图3是示出了根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。
参照图3，根据本发明构思的示例性实施例的三维半导体存储器件可以包括外围逻辑结构PS和位于外围逻辑结构PS上的单元阵列结构(参见图1的CS)。
单元阵列结构(参见图1的CS)可以包括位于水平层100上的多个存储块(参见图1的BLK0至BLKn)。如参照图2所讨论的，存储块BLK0至BLKn均可以包括具有三维结构(或垂直结构)的存储单元阵列。
水平层100可以包括单元阵列区域CAR、位于单元阵列区域CAR的一侧的第一连接区域CNR1和位于单元阵列区域CAR的另一侧的第二连接区域CNR2。换句话说，第一连接区域CNR1和第二连接区域CNR2可以设置在单元阵列区域CAR的相对侧。第一连接区域CNR1和第二连接区域CNR2可以隔着单元阵列区域CAR在第一方向D1上彼此间隔开。
每个存储块(参见图1的BLK0至BLKn)可以包括具有垂直堆叠在水平层100上的多个电极的电极结构ST，并且还可以包括将电极结构ST连接到外围逻辑结构PS的一个或更多个贯通线结构(through line structure)TVS。
电极结构ST可以沿着第一方向D1从第一连接区域CNR1延伸到第二连接区域CNR2。例如，电极结构ST可以与单元阵列区域CAR、第一连接区域CNR1和第二连接区域CNR2交叠。电极结构ST可以在与第一方向D1相交的第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以平行于水平层100的顶表面。在每个电极结构ST中，电极可以沿第一方向D1延伸并且可以堆叠为在第一连接区域CNR1和第二连接区域CNR2中的每一个上具有阶梯形状。
在第一连接区域CNR1和第二连接区域CNR2中的每一个上，贯通线结构TVS可以垂直穿透电极结构ST和水平层100。贯通线结构TVS可以包括将单元阵列结构(参见图1的CS)电连接到外围逻辑结构PS的多个贯通插塞，并且还可以包括耦接到贯通插塞的多条连接线。
在本发明构思的示例性实施例中，贯通线结构TVS可以穿透电极结构ST的一部分，并且可以设置在与设置有电极的焊盘的区域相同的区域上。在第一连接区域CNR1和第二连接区域CNR2中的每一个上，接触插塞可以耦接到电极，并且可以电连接到贯通插塞。这将在下面进一步详细讨论。
图4是示出了根据本发明构思的示例性实施例的三维半导体存储器件的电极结构的透视图。
参照图4，电极结构ST可以包括下电极结构LST、位于下电极结构LST上的单元电极结构CST以及位于单元电极结构CST上的上电极结构UST。
下电极结构LST可以沿第一方向D1延伸，并且可以包括在与第一方向D1相交的第二方向D2上彼此间隔开的第一接地选择栅电极GGE1和第二接地选择栅电极GGE2。
第一接地选择栅电极GGE1和第二接地选择栅电极GGE2均可以包括：在单元阵列区域CAR上沿第一方向D1延伸的电极部分EP；在连接区域CNR上沿第一方向D1延伸并且宽度小于电极部分EP的宽度的线部分LP；以及从线部分LP沿第二方向D2突出的焊盘部分PAD。在第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的每一个中，焊盘部分PAD可以比线部分LP厚。例如，在第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的每一个中，焊盘部分PAD的顶表面的水平高度可以比线部分LP的顶表面的水平高度高。
单元电极结构CST可以包括在下电极结构LST上沿第三方向D3堆叠的单元栅电极CGE。单元栅电极CGE在第一方向D1上的长度随着距下电极结构LST的距离增大而减小。
每个单元栅电极CGE可以包括：在单元阵列区域CAR上沿第一方向Dl延伸的电极部分EP；将电极部分EP彼此水平连接的连接部分ECP；从连接部分ECP沿第一方向D1延伸并且宽度小于电极部分EP的宽度的线部分LP；以及从线部分LP沿第二方向D2突出的焊盘部分PAD。单元栅电极CGE的焊盘部分PAD可以位于在水平方向上且在垂直方向上彼此不同的位置处。在每个单元栅电极CGE中，焊盘部分PAD的厚度可以大于线部分LP的厚度。
上电极结构UST可以包括下串选择栅电极SGEa、上串选择栅电极SGEb以及擦除栅电极EGE。下串选择栅电极SGEa、上串选择栅电极SGEb以及擦除栅电极EGE在单元电极结构CST上沿第三方向D3堆叠。
下串选择栅电极SGEa和上串选择栅电极SGEb可以具有一致的宽度并且沿第一方向D1延伸，并且下串选择栅电极SGEa和上串选择栅电极SGEb中的每一个的宽度可以小于单元栅电极CGE的电极部分EP的宽度。
下串选择栅电极SGEa和上串选择栅电极SGEb均可以包括位于连接区域CNR上的电极部分EP和位于单元阵列区域CAR上的焊盘部分PAD，并且焊盘部分PAD可以位于在水平方向上且在垂直方向上彼此不同的位置处。在下串选择栅电极SGEa和上串选择栅电极SGEb中的每一个中，焊盘部分PAD的厚度可以大于电极部分EP的厚度。擦除栅电极EGE可以具有与下串选择栅电极SGEa和上串选择栅电极SGEb的结构基本相同的结构。
一对下串选择栅电极SGEa和上串选择栅电极SGEb可以设置在第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的对应的一个上。例如，当在俯视图中观察时，一对下串选择栅电极SGEa和上串选择栅电极SGEb可以与第一接地选择栅电极GGE1或第二接地选择栅电极GGE2交叠。单元栅电极CGE的电极部分EP可以位于下串选择栅电极SGEa和上串选择栅电极SGEb中的每一者的焊盘部分PAD下方。
在本发明构思的示例性实施例中，当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD可以设置成比单元栅电极CGE的焊盘部分PAD更靠近单元阵列区域CAR。例如，从单元阵列区域CAR沿第一方向D1到第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD的距离可以小于从单元阵列区域CAR沿第一方向D1到单元栅电极CGE的焊盘部分PAD的距离。因此，当贯通线结构(参见图3的TVS)形成为穿透电极结构ST的一部分时，第一接地选择栅电极GGE1和第二接地选择栅电极GGE2由于贯通线结构(参见图3的TVS)而不会沿第一方向D1彼此分离。在这种情况下，可以通过接触插塞向第一接地选择栅电极GGE1和第二接地选择栅电极GGE2供应电压。
此外，当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD可以位于下串选择栅电极SGEa的焊盘部分PAD和上串选择栅电极SGEb的焊盘部分PAD与单元栅电极CGE的焊盘部分PAD之间。例如，第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD可以在第一方向D1上与下串选择栅电极SGEa的焊盘部分PAD间隔开第一距离A1。最上面的单元栅电极CGE的焊盘部分PAD可以在第一方向D1上与下串选择栅电极SGEa的焊盘部分PAD间隔开第二距离A2，第二距离A2大于第一距离A1。
在本发明构思的示例性实施例中，贯通线结构(参见图3的TVS)可以穿透连接区域CNR上的电极结构ST的一部分，并且可以在第一方向D1上与第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD相邻。另外，可以在每个单元栅电极CGE的一对线部分LP之间设置贯通线结构(参见图3的TVS)。
下面将详细描述包括电极结构ST和贯通线结构(参见图3的TVS)的三维半导体存储器件。
图5是示出了根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图6A至图6D是分别沿图5中的线I-I'、II-II'、III-III'和IV-IV'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。图6E是示出图6D中的部分A的放大图。
参照图5和图6A，根据本发明构思的示例性实施例的三维半导体存储器件可以包括外围逻辑结构PS和位于外围逻辑结构PS上的单元阵列结构CS。
外围逻辑结构PS可以包括集成在半导体衬底10的整个表面上的外围逻辑电路PTR，并且还可以包括覆盖外围逻辑电路PTR的下掩埋电介质层50。半导体衬底10可以是硅衬底。半导体衬底10可以包括位于器件隔离层11之间的有源区。外围逻辑电路PTR可以是行译码器、列译码器、页面缓冲器、控制电路等。例如，外围逻辑电路PTR可以包括n型金属氧化物半导体(NMOS)和p型金属氧化物半导体(PMOS)晶体管。外围电路线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。
下掩埋电介质层50可以设置在半导体衬底10的整个表面上。在半导体衬底10上，下掩埋电介质层50可以覆盖外围逻辑电路PTR、外围接触插塞31和外围电路线33。下掩埋电介质层50可以包括多个堆叠的电介质层。
再次参照图5和图6A，单元阵列结构CS可以包括水平层100、在水平层100上沿第一方向D1从单元阵列区域CAR延伸到连接区域CNR的电极结构ST、以及穿透单元阵列区域CAR上的电极结构ST的垂直半导体图案VS。
水平层100可以包括单元阵列区域CAR和连接区域CNR。在本发明构思的其他示例性实施例中，如参照图3所讨论的，水平层100可以包括第一连接区域CNR1、第二连接区域CNR2以及位于第一连接区域CNR1与第二连接区域CNR2之间的单元阵列区域CAR。水平层100可以设置在下掩埋电介质层50的顶表面上。水平层100可以由半导体材料、电介质材料或导电材料形成。水平层100可以包括掺杂有具有第一导电型(例如，n型)的杂质的半导体材料和/或未掺杂杂质的本征半导体材料。
如图5所示，电极结构ST可以设置在第一电极分隔结构ESS1之间。第一电极分隔结构ESS1可以沿第一方向D1从单元阵列区域CAR延伸到连接区域CNR，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。第二电极分隔结构ESS2可以在第一电极分隔结构ESS1之间穿透电极结构ST。第二电极分隔结构ESS2在第一方向D1上的长度可以小于第一电极分隔结构ESS1在第一方向D1上的长度。在本发明构思的某些示例性实施例中示出了单个第二电极分隔结构ESS2，但是在本发明构思的其他示例性实施例中，可以在第一电极分隔结构ESS1之间设置多个第二电极分隔结构。
参照图6A，电极结构ST可以包括位于水平层100上的源极结构SST、位于源极结构SST上的下电极结构LST、位于下电极结构LST上的单元电极结构CST以及位于单元电极结构CST上的上电极结构UST。下电极结构LST、单元电极结构CST和上电极结构UST可以具有与参照图4所讨论的特性相同的特性，因此可以省略其说明。
再次参照图6A，源极结构SST可以包括源极导电图案SC和位于源极导电图案SC上的支撑导电图案SP。电介质层可以布置在源极导电图案SC与支撑导电图案SP之间。源极结构SST可以平行于水平层100的顶表面，并且可以在单元阵列区域CAR上沿第一方向D1与单元电极结构CST平行地延伸。
源极导电图案SC可以由掺杂有第一导电型杂质(例如，磷(P)或砷(As))的半导体材料形成。例如，源极导电图案SC可以由掺杂有n型杂质的半导体层形成。在单元阵列区域CAR上，源极导电图案SC可以接触垂直半导体图案VS的侧壁。将参照图6E对此进行进一步详细讨论。
支撑导电图案SP可以覆盖源极导电图案SC的顶表面，并且可以包括掺杂有具有第一导电型(例如，n型)的杂质的半导体材料和/或未掺杂杂质的本征半导体材料。
仍参照图6A，掩埋电介质层110可以设置在连接区域CNR上的水平层100上，以覆盖源极结构SST的侧壁。掩埋电介质层110可以具有与源极结构SST的顶表面基本共面的顶表面。
仍参照图6A，下电极结构LST可以设置在源极结构SST和掩埋电介质层110上。下电极结构LST可以沿第一方向D1从单元阵列区域CAR延伸到连接区域CNR。
下电极结构LST可以包括垂直交替堆叠的下电极EGEa、EGEb、GGE1和GGE2(还参见图6B)和下电介质层ILDa，并且还包括覆盖下电极EGEa、EGEb、GGE1和GGE2的下平坦化电介质层120。另外，下电极结构LST可以包括位于与下电极EGEa、EGEb、GGE1和GGE2的水平高度相同的水平高度处的下模制图案LMP。下模制图案LMP可以具有阶梯结构，并且焊盘模制图案(参见图6B的PP)可以设置在沿第二方向D2彼此相邻的焊盘部分PAD之间的每个下模制图案LMP上。
下电极EGEa、EGEb、GGE1和GGE2在第一方向D1上的长度可以随着与水平层100的距离增大而减小。下电极EGEa、EGEb、GGE1和GGE2均可以具有位于连接区域CNR上的焊盘部分PAD，并且下电极EGEa、EGEb、GGE1和GGE2的焊盘部分PAD可以位于在水平方向上且在垂直方向上彼此不同的位置处。例如，下电极EGEa、EGEb、GGE1和GGE2可以包括顺序堆叠的下擦除栅电极EGEa和上擦除栅电极EGEb，并且还包括彼此水平间隔开的第一接地选择栅电极GGE1和第二接地选择栅电极GGE2。作为另一示例，下电极结构LST可以既不包括下擦除栅电极EGEa也不包括上擦除栅电极EGEb。
再次参照图6A，类似于以上参照图4讨论的单元栅电极CGE，下擦除栅电极EGEa和上擦除栅电极EGEb均可以包括在单元阵列区域CAR上沿第一方向D1延伸的电极部分、在水平方向上将电极部分彼此连接的连接部分、从连接部分沿第一方向D1延伸的线部分、以及从线部分在第二方向D2上突出的焊盘部分PAD。下擦除栅电极EGEa和上擦除栅电极EGEb中的每一者的线部分和焊盘部分PAD可以在连接区域CNR上与下模制图案LMP相邻，并且焊盘部分PAD的厚度可以大于线部分的厚度。
下擦除栅电极EGEa和上擦除栅电极EGEb均可以用作产生栅极感应漏极泄漏(GIDL)的擦除控制晶体管(参见图2的ECT)的栅电极。
参照图6A和图6B，在上擦除栅电极EGEb上，第一接地选择栅电极GGE1和第二接地选择栅电极GGE2可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。第一接地选择栅电极GGE1和第二接地选择栅电极GGE2可以用作控制源极导电图案SC与垂直半导体图案VS之间的电连接的接地选择晶体管(参见图2的GST)的栅电极。
第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的每一个在第一方向D1上的长度可以大于图5中所示的第二电极分隔结构ESS2的长度。第一接地选择栅电极GGE1和第二接地选择栅电极GGE2可以通过连接区域CNR上的下分隔图案LSP和单元阵列区域CAR上的第二电极分隔结构ESS2彼此水平地分隔开。
参照图6B，第一接地选择栅电极GGE1和第二接地选择栅电极GGE2均可以包括线部分和焊盘部分(参见图6A的PAD)，线部分和焊盘部分均与连接区域CNR上的下模制图案LMP相邻，并且焊盘部分PAD的厚度可以大于线部分的厚度。
参照图5、图6A和图6B，当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD可以与单元电极结构CST的上模制图案UMP交叠。另外，当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD和第二接地选择栅电极GGE2的焊盘部分PAD可以与下模制图案LMP交叠。
如图6A所示，第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的每一个还可以包括：在第一方向D1上与其焊盘部分PAD间隔开且与下擦除栅电极EGEa的焊盘部分PAD和上擦除栅电极EGEb的焊盘部分PAD相邻的虚设焊盘部分DM。虚设焊盘部分DM的厚度可以与焊盘部分PAD的厚度相同。
如图6A所示，在连接区域CNR上，下分隔图案LSP可以穿透下平坦化电介质层120和最上面的下模制图案LMP。第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的每一者的焊盘部分PAD可以设置成比下分隔图案LSP更靠近单元阵列区域CAR。
如图5所示，当在俯视图中观察时，下分隔图案LSP可以包括沿第二方向D2延伸的第一部分P1和从第一部分P1沿第一方向D1朝向单元阵列区域CAR突出的第二部分P2。第二部分P2可以接触第二电极分隔结构ESS2。例如，第二部分P2可以接触第二电极分隔结构ESS2的端部。
下分隔图案LSP的第一部分P1可以接触在第二方向D2上彼此相邻的第一接地选择栅电极GGE1和第二接地选择栅电极GGE2的焊盘部分PAD的侧壁。下分隔图案LSP的第二部分P2可以设置在沿第二方向D2彼此相邻的第一接地选择栅电极GGE1与第二接地选择栅电极GGE2之间。
如图6A所绘出的，单元电极结构CST可以设置在下平坦化电介质层120上。单元电极结构CST可以沿第一方向D1从单元阵列区域CAR延伸到连接区域CNR。
单元电极结构CST可以包括垂直交替堆叠在下平坦化电介质层120上的单元栅电极CGE和中间电介质层ILDb。单元栅电极CGE可以用作存储单元晶体管(图2的MCT)的字线(参见图2的WL0至WLn和DWL)。另外，单元电极结构CST可以包括位于连接区域CNR上的与单元栅电极CGE位于相同水平高度的上模制图案UMP。上模制图案UMP可以具有阶梯形状，并且焊盘模制图案(参见图6C的PP)可以设置在沿第二方向D2彼此相邻的焊盘部分PAD之间的每个上模制图案UMP上。单元栅电极CGE在第一方向D1上的长度可以随着与水平层100的距离增大而减小。
每个单元栅电极CGE可以具有在连接区域CNR上的与上模制图案UMP相邻的线部分和焊盘部分PAD，并且焊盘部分PAD的厚度可以大于线部分的厚度。当在俯视图中观察时，单元栅电极CGE的焊盘部分PAD可以与上模制图案UMP交叠。上模制图案UMP可以位于每个单元栅电极CGE的焊盘部分PAD下方，并且每个单元栅电极CGE的焊盘部分PAD的顶表面可以被上平坦化电介质层130覆盖。
如图6A所描述的，上电极结构UST可以包括垂直交替堆叠在单元电极结构CST上的上电极SGEa、SGEb和EGE以及上电介质层ILDc。上电极结构UST可以从单元阵列区域CAR沿第一方向D1延伸到连接区域CNR。
上电极SGEa、SGEb和EGE在第一方向D1上的长度可以随着与水平层100的距离增大而减小。单元电极结构CST上的上分隔图案USP可以在第二方向D2上将上电极SGEa、SGEb和EGE彼此分隔开。
在本发明构思的示例性实施例中，上电极SGEa、SGEb和EGE可以包括顺序堆叠的下串选择栅电极SGEa、上串选择栅电极SGEb和擦除栅电极EGE。下串选择栅电极SGEa和上串选择栅电极SGEb可以用作控制位线BL与垂直半导体图案VS之间的电连接的串选择晶体管(参见图2的SST1和SST2)的栅电极。
如图6A所示，上平坦化电介质层130可以覆盖单元电极结构CST和上电极结构UST。上平坦化电介质层130可以具有基本平坦化的顶表面。上平坦化电介质层130可以包括单个电介质层或多个堆叠的电介质层。第一层间电介质层140和第二层间电介质层150可以顺序地堆叠在上平坦化电介质层130上。
再次参照图5、图6A和图6B，在连接区域CNR上，第一接触插塞PLG1可以穿透单元电极结构CST的上模制图案UMP，并且可以耦接到第一接地选择栅电极GGE1的对应的焊盘部分PAD和第二接地选择栅电极GGE2的对应的焊盘部分PAD。第一接触插塞PLG1可以在第三方向D3上连续地延伸，并且可以穿透位于第一接地选择栅电极GGE1和第二接地选择栅电极GGE2下方的下模制图案LMP。此外，第一接触插塞PLG1可以连接到外围逻辑结构PS的外围电路线33。
参照图5、图6A和图6C，在连接区域CNR上，第二接触插塞PLG2可以穿透上平坦化电介质层130，并且可以耦接到单元栅电极CGE的对应的焊盘部分PAD。第二接触插塞PLG2可以在第三方向D3上连续地延伸，并且可以穿透对应的单元栅电极CGE的上模制图案UMP和位于对应的单元栅电极CGE下方的下模制图案LMP。此外，第二接触插塞PLG2可以连接到外围逻辑结构PS的外围电路线33。
仍参照图5、图6A和图6B，在连接区域CNR上，第三接触插塞PLG3可以穿透上平坦化电介质层130，并且可以耦接到下擦除栅电极EGEa的对应的焊盘部分PAD和上擦除栅电极EGEb的对应的焊盘部分PAD。第三接触插塞PLG3可以在第三方向D3上连续地延伸并且可以穿透位于上擦除栅电极EGEb下方的下模制图案LMP。第三接触插塞PLG3可以在第三方向D3上连续地延伸，并且可以连接到外围逻辑结构PS的外围电路线33。
再次参照图5、图6A和图6C，在连接区域CNR上，第四接触插塞PLG4可以穿透上平坦化电介质层130，并且可以耦接到下串选择栅电极SGEa的对应的焊盘部分PAD和上串选择栅电极SGEb的对应的焊盘部分PAD。
第一接触插塞PLG1至第四接触插塞PLG4的顶表面可以在基本相同的水平高度上。在本发明构思的示例性实施例中，第一接触插塞PLG1、第二接触插塞PLG2和第三接触插塞PLG3被示出为在第三方向D3上具有基本相同的长度，但是本发明构思不限于此。
在连接区域CNR上，贯通插塞TP可以穿透上平坦化电介质层130以及上模制图案UMP和下模制图案LMP，并且可以连接到外围逻辑结构PS的外围电路线33。每个贯通插塞TP可以通过连接线CL连接到第一接触插塞PLG1至第四接触插塞PLG4中的一个。
参照图6A和图6D，在单元阵列区域CAR上，第二层间电介质层150上可以设置有沿第二方向D2延伸跨过电极结构ST的位线BL。位线BL可以通过位线接触插塞BPLG电连接到垂直半导体图案VS。
参照图5、图6A和图6D，垂直半导体图案VS可以设置在单元阵列区域CAR的水平层100上。垂直半导体图案VS可以在基本垂直于半导体衬底10的顶表面的第三方向D3上延伸，并且可以穿透上电极结构UST、单元电极结构CST、下电极结构LST和源极结构SST。
参照图6E，垂直半导体图案VS可以各自具有与源极结构SST直接接触的下侧壁。例如，垂直半导体图案VS可以接触源极导电图案SC的侧壁SS。垂直半导体图案VS可以具有底端封闭的通心粉形状或管状。垂直半导体图案VS可以包括诸如硅(Si)、锗(Ge)或它们的混合物的半导体材料。包括半导体材料的垂直半导体图案VS可以用作参照图2讨论的擦除控制晶体管ECT、串选择晶体管SST1和SST2、接地选择晶体管GST以及存储单元晶体管MCT的沟道。在连接区域CNR上，虚设半导体图案可以具有与垂直半导体图案VS的结构相同的结构，并且可以穿透单元电极结构CST和下电极结构LST。
数据存储图案DSP可以在第三方向D3上延伸并且可以围绕每个垂直半导体图案VS的侧壁。数据存储图案DSP可以具有顶端和底端敞开的通心粉形状或管状。参照图6E，数据存储图案DSP的底表面的水平高度可以低于下擦除栅电极EGEa的底表面的水平高度，并且数据存储图案DSP可以设置在源极导电图案SC的侧壁SS上。数据存储图案DSP可以由单个薄层或多个薄层形成。在本发明构思的示例性实施例中，数据存储图案DSP可以包括依次堆叠在垂直半导体图案VS的侧壁上并且构成NAND闪存器件的数据存储层的隧道电介质层TIL、电荷存储层CIL和阻挡电介质层BLK。例如，电荷存储层CIL可以是捕获电介质层、浮置栅电极或包括导电纳米点的电介质层。另外，水平层100中可以包括与数据存储图案DSP垂直间隔开的虚设数据存储图案DSPa。虚设数据存储图案DSPa可以设置在垂直半导体图案VS的底部。
水平电介质图案HP可以设置在数据存储图案DSP与电极的侧壁之间。水平电介质图案HP可以从电极的一个侧壁延伸到电极的顶表面和底表面上。
在本发明构思的示例性实施例中，参照图4、图5和图6A至图6E讨论的连接区域CNR上的元件可以同样地应用于图3所示的第一连接区域CNR1和第二连接区域CNR2。例如，每个电极可以具有位于第一连接区域CNR1和第二连接区域CNR2中的每一个上的焊盘部分，并且可以通过第一连接区域CNR1上的焊盘部分和第二连接区域CNR2上的焊盘部分向每个电极提供操作电压。
例如，电极结构可以包括与第一连接区域CNR1上的电极位于相同水平高度处的第一模制图案，并且还可以包括与第二连接区域CNR2上的电极位于相同水平高度处的第二模制图案。每个电极可以包括位于单元阵列区域CAR上的电极部分、位于第一连接区域CNR1上的第一焊盘部分以及位于第二连接区域CNR2上的第二焊盘部分。当在俯视图中观察时，电极的第一焊盘部分可以与第一模制图案交叠，电极的第二焊盘部分可以与第二模制图案交叠。
如上所述，因为在单元阵列区域CAR的相对侧的第一连接区域CNR1和第二连接区域CNR2上设置了电极的焊盘部分和贯通线结构，所以接触插塞可以耦接到位于第一连接区域CNR1和第二连接区域CNR2上的电极。因此，因为向每个电极的相对端供应操作电压，所以可以提高施加到电极的信号的传输速度。还可以提高耦接到包括在电极结构ST中的电极的连接线的设计自由度。
图7至图11是沿图5中的线I-I'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。为了描述简洁起见，不再描述参照图5和图6A至图6E讨论的三维半导体存储器件的特征。
参照图7，当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD或第二接地选择栅电极GGE2的焊盘部分PAD可以位于相邻的单元栅电极CGE的焊盘部分PAD之间。例如，耦接到第一接地选择栅电极GGE1或第二接地选择栅电极GGE2的第一接触插塞PLG1可以设置在相邻的第二接触插塞PLG2之间。
参照图8，在单元阵列区域CAR和连接区域CNR上，第一接地选择栅电极GGE1和第二接地选择栅电极GGE2均可以具有基本一致的厚度。第一接地选择栅电极GGE1和第二接地选择栅电极GGE2可以比每个单元栅电极CGE厚。
第一接地选择栅电极GGE1和第二接地选择栅电极GGE2在第一方向D1上的长度可以小于单元栅电极CGE在第一方向D1上的长度。第一接地选择栅电极GGE1和第二接地选择栅电极GGE2可以各自具有与下分隔图案LSP接触的远端。换句话说，下分隔图案LSP可以设置在第一接地选择栅电极GGE1的远端与第二接地选择栅电极GGE2的远端之间。虚设电极可以位于与第一接地选择栅电极GGE1和第二接地选择栅电极GGE2相同的水平高度处，并且当在俯视图中观察时，虚设电极可以与单元栅电极CGE的焊盘部分PAD交叠。
第一接触插塞PLG1可以穿透下串选择栅电极SGEa的焊盘部分PAD与最下面的单元栅电极CGE的焊盘部分PAD之间的上模制图案UMP，并且可以耦接到第一接地选择栅电极GGE1和第二接地选择栅电极GGE2之一。第一接触插塞PLG1可以穿透第一接地选择栅电极GGE1和第二接地选择栅电极GGE2中的一个及其下面的下模制图案LMP。
在连接区域CNR上，第二接触插塞PLG2可以穿透上平坦化电介质层130，并且可以耦接到单元栅电极CGE的对应的焊盘部分PAD。第二接触插塞PLG2的顶表面可以处于相同的水平高度处，但是第二接触插塞PLG2可以在第三方向D3上具有不同的长度。每个第二接触插塞PLG2可以穿透对应的单元栅电极CGE的焊盘部分PAD，并且还可以穿透对应的单元栅电极CGE下方的上模制图案UMP。
在连接区域CNR上，第三接触插塞PLG3可以穿透上平坦化电介质层130，并且可以耦接到下擦除栅电极EGEa的对应的焊盘部分PAD和上擦除栅电极EGEb的对应的焊盘部分PAD。第三接触插塞PLG3的顶表面可以处于相同的水平高度，但是第三接触插塞PLG3可以在第三方向D3上具有不同的长度。每个第三接触插塞PLG3可以穿透下擦除栅电极EGEa和上擦除栅电极EGEb中的对应的一者的焊盘部分PAD，并且还可以穿透下擦除栅电极EGEa和上擦除栅电极EGEb中的对应的一者下方的下模制图案LMP。第一接触插塞PLG1至第四接触插塞PLG4可以通过连接线CL连接到对应的贯通插塞TP。
参照图9，下电极结构LST可以包括顺序堆叠的下擦除栅电极EGEa和上擦除栅电极EGEb以及下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b。下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b均可以在单元阵列区域CAR和连接区域CNR上具有基本一致的厚度。下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b可以具有与单元栅电极CGE基本相同的厚度。
第一接触插塞PLG1可以穿透单元电极结构CST的上模制图案UMP，并且可以耦接到下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b。第一接触插塞PLG1可以相继地穿透下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b。
参照图10和图11，下电极结构LST可以包括下擦除栅电极EGEa和上擦除栅电极EGEb以及下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b。下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b均可以包括如上所述的在单元阵列区域CAR上沿第一方向D1延伸的电极部分、在连接区域CNR上沿第一方向D1延伸并且宽度小于电极部分的宽度的线部分、以及从线部分沿第二方向D2突出的焊盘部分PAD。在下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b中的每一个中，焊盘部分PAD的厚度可以大于单元阵列区域CAR上的电极部分的厚度。
当在俯视图中观察时，下接地选择栅电极GGE1a/GGE2a的焊盘部分PAD和上接地选择栅电极GGE1b/GGE2b的焊盘部分PAD可以位于下串选择栅电极SGEa和上串选择栅电极SGEb的焊盘部分PAD与单元栅电极CGE的焊盘部分PAD之间。下接地选择栅电极GGE1a/GGE2a的焊盘部分PAD和上接地选择栅电极GGE1b/GGE2b的焊盘部分PAD可以位于距单元阵列区域CAR不同的距离处，并且可以在水平方向上且在垂直方向上彼此隔开。
第一下分隔图案LSP1和第二下分隔图案LSP2可以与下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b的对应的焊盘部分PAD相邻。第二下分隔图案LSP2可以设置在下接地选择栅电极GGE1a/GGE2a的焊盘部分PAD与上接地选择栅电极GGE1b/GGE2b的焊盘部分PAD之间。
参照图10，第一下分隔图案LSP1和第二下分隔图案LSP2可以位于不同的水平高度处。例如，第一下分隔图案LSP1的底表面和第二下分隔图案LSP2的底表面可以处于不同的水平高度，并且其顶表面也处于不同的水平高度。特别地，第一下分隔图案LSP1的底表面可以比第二下分隔图案LSP2的底表面更靠近水平层100的上表面。或者，参照图11，第一下分隔图案LSP1的顶表面和第二下分隔图案LSP2的顶表面可以处于基本相同的水平高度，而它们的底表面可以处于不同的水平高度。第一下分隔图案LSP1和第二下分隔图案LSP2可以穿透下平坦化电介质层120。
再次参照图10和图11，第一接触插塞PLG1可以耦接到下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b的对应的焊盘部分PAD，并且可以穿透位于下接地选择栅电极GGE1a/GGE2a和上接地选择栅电极GGE1b/GGE2b的焊盘部分PAD下方的下模制图案LMP。
图12是示出了根据本发明构思的示例性实施例的三维半导体存储器件的俯视图。图13A、图13B和图13C分别是沿图12中的线I-I'、II-II'和III-III'截取的截面图，示出了根据本发明构思的示例性实施例的三维半导体存储器件。图14是示出了图12和图13A至图13C所示的电极结构的接地选择电极的俯视图。为了描述简洁起见，在下文中可以不描述与参照图2至图6E讨论的三维半导体存储器件的特征相同的特征。
参照图12、图13A、图13B和图13C，如上所述，电极结构ST可以包括位于水平层100上的源极结构SST、位于源极结构SST上的下电极结构LST、位于下电极结构LST上的单元电极结构CST、以及位于单元电极结构CST上的上电极结构UST。
电极结构ST可以设置在第一电极分隔结构ESS1之间。第一电极分隔结构ESS1可以从单元阵列区域CAR沿第一方向D1延伸到连接区域CNR，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。
多个第二电极分隔结构ESS2可以设置在第一电极分隔结构ESS1之间。第二电极分隔结构ESS2可以穿透电极结构ST，并且在第一方向D1上的长度可以小于第一电极分隔结构ESS1在第一方向D1上的长度。
在连接区域CNR上，虚设电极分隔结构DSS可以与第一电极分隔结构ESS1和第二电极分隔结构ESS2间隔开，并且可以穿透单元电极结构CST和下电极结构LST。虚设电极分隔结构DSS的上部可以与上分隔图案USP接触，并且其下部可以与下分隔图案LSP接触。
参照图13B、图13C和图14，下电极结构LST可以包括处于相同水平高度处的第一接地选择栅电极GGE1、第二接地选择栅电极GGE2、第三接地选择栅电极GGE3和第四接地选择栅电极GGE4。第一接地选择栅电极GGE1至第四接地选择栅电极GGE4可以通过第一电极分隔结构ESS1、第二电极分隔结构ESS2、虚设电极分隔结构DSS和下分隔图案LSP彼此分隔并间隔开。在本发明构思的示例性实施例中，下分隔图案LSP的形状可以根据包括在单个电极结构ST中的接地选择栅电极的数目而改变。
参照图14，第一接地选择栅电极GGE1和第四接地选择栅电极GGE4均可以包括：在单元阵列区域CAR上沿第一方向D1延伸的电极部分EP、在连接区域CNR上沿第一方向D1延伸并且宽度小于电极部分EP的宽度的线部分LP、以及从线部分LP沿与第一方向D1相交的第二方向D2突出的焊盘部分PAD。当在俯视图中观察时，第一接地选择栅电极GGE1和第四接地选择栅电极GGE4可以相对于彼此具有镜面对称性。
第二接地选择栅电极GGE2和第三接地选择栅电极GGE3均可以包括：在单元阵列区域CAR上沿第一方向D1延伸的电极部分EP和从电极部分EP沿第二方向D2突出的焊盘部分PAD。当在俯视图中观察时，第二接地选择栅电极GGE2和第三接地选择栅电极GGE3可以相对于彼此具有镜面对称性。第一接地选择栅电极GGE1至第四接地选择栅电极GGE4中的每一者的焊盘部分PAD可以比第一接地选择栅电极GGE1至第四接地选择栅电极GGE4中的每一者的电极部分EP厚。在连接区域CNR上，第一接地选择栅电极GGE1的线部分LP和焊盘部分PAD以及第四接地选择栅电极GGE4的线部分LP和焊盘部分PAD可以与下模制图案LMP相邻。
参照图12、图13A和图13B，在连接区域CNR上，下分隔图案LSP可以穿透下平坦化电介质层120和最上面的下模制图案LMP。当在俯视图中观察时，下分隔图案LSP可以包括沿第二方向D2延伸的第一部分P1、从第一部分P1沿第一方向D1朝向单元阵列区域CAR突出并与第二电极分隔结构ESS2接触的第二部分P2、以及位于第二电极分隔结构ESS2与虚设电极分隔结构DSS之间的第三部分P3。下分隔图案LSP的第一部分P1可以设置在第一接地选择栅电极GGE1和第二接地选择栅电极GGE2的焊盘部分PAD与第三接地选择栅电极GGE3和第四接地选择栅电极GGE4的焊盘部分PAD之间。下分隔图案LSP的第二部分P2可以设置在第二接地选择栅电极GGE2的焊盘部分PAD与第三接地选择栅电极GGE3的焊盘部分PAD之间。下分隔图案LSP的第三部分P3可以与第二接地选择栅电极GGE2的对应的焊盘部分PAD和第三接地选择栅电极GGE3的对应的焊盘部分PAD相邻。
单元电极结构CST可以包括垂直交替堆叠在下平坦化电介质层120上的单元栅电极CGE和中间电介质层ILDb。如参照图4所讨论的，每个单元栅电极CGE可以包括位于单元阵列区域CAR上的对应于第一接地选择栅电极GGE1至第四接地选择栅电极GGE4的电极部分EP。如上所述，每个单元栅电极CGE还可以包括连接部分ECP、线部分LP和焊盘部分PAD。
上电极结构UST可以包括顺序堆叠在单元电极结构CST上的下串选择栅电极SGEa和上串选择栅电极SGEb以及擦除栅电极EGE。通过上分隔图案USP彼此分隔开的一对下(或上)串选择栅电极SGEa(或SGEb)可以对应于第一接地选择栅电极GGE1至第四接地选择栅电极GGE4。
参照图12和图13A，当在俯视图中观察时，第一接地选择栅电极GGE1至第四接地选择栅电极GGE4的焊盘部分PAD可以设置得比单元栅电极CGE的焊盘部分PAD更靠近单元阵列区域CAR。在本发明构思的示例性实施例中，第二接地选择栅电极GGE2的焊盘部分PAD和第三接地选择栅电极GGE3的焊盘部分PAD可以设置成比第一接地选择栅电极GGE1的焊盘部分PAD和第四接地选择栅电极GGE4的焊盘部分PAD更靠近单元阵列区域CAR。当在俯视图中观察时，第一接地选择栅电极GGE1的焊盘部分PAD和第四接地选择栅电极GGE4的焊盘部分PAD可以位于下串选择栅电极SGEa和上串选择栅电极SGEb的焊盘部分PAD与单元栅电极CGE的焊盘部分PAD之间。第一接触插塞PLG1可以耦接到第一接地选择栅电极GGE1至第四接地选择栅电极GGE4的对应的焊盘部分PAD。
在本发明构思的示例性实施例中，接地选择栅电极、单元栅电极和串选择栅电极被示出为所具有的位于连接区域CNR上的焊盘部分PAD比单元阵列区域CAR上的电极部分EP厚，但是本发明构思不限于此。在本发明构思的其他示例性实施例中，包括在电极结构中的电极可以由半导体材料形成，并且由半导体材料制成的某些水平图案可以具有包括在上述电极结构中的电极的特征。在本发明构思的其他示例性实施例中，穿透电极结构的位线可以具有包括在上述电极结构中的电极的特征。
图15A、图16A、图17A、图18A、图19A、图20A和图21A是示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法的俯视图。图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22A和图23A分别是沿图15A、图16A、图17A、图18A、图19A、图20A和图21A中的线I-I'截取的截面图，示出了根据本发明构思的示例性实施例的制造三维半导体存储器件的方法。图20C、图21C、图22B和图23B是沿图20A和图21A中的线II-II'截取的截面图。
参照图15A和图15B，可以在半导体衬底10上形成外围逻辑结构PS。半导体衬底10可以是硅晶片。外围逻辑结构PS的形成可以包括：在半导体衬底10上形成外围逻辑电路PTR；形成连接到外围逻辑电路PTR的外围线结构31和33；以及形成下掩埋电介质层50。
行译码器、列译码器、页面缓冲器和控制电路可以形成为半导体衬底10上的外围逻辑电路PTR。外围逻辑电路PTR的形成可以包括：在半导体衬底10中形成器件隔离层11以限定有源区；以及在半导体衬底10上形成NMOS和PMOS晶体管。外围线结构31和33的形成可以包括：形成部分地穿透下掩埋电介质层50的外围接触插塞31；以及形成连接到外围接触插塞31的外围电路线33。下掩埋电介质层50可以包括单个电介质层或多个堆叠的电介质层。
在形成外围电路结构PS之后，可以形成水平层100以覆盖外围电路结构PS。水平层100可以形成在下掩埋电介质层50上。水平层100可以由半导体材料形成，并且可以具有单晶结构或多晶结构。
可以在单元阵列区域CAR的水平层100上形成支撑结构。支撑结构可以包括堆叠在单元阵列区域CAR的水平层100上的支撑牺牲图案SSP和支撑导电图案SP。支撑结构还可以包括位于连接区域CNR的水平层100上的掩埋电介质层110。掩埋电介质层110可以覆盖支撑牺牲图案SSP的侧壁和支撑导电图案SP的侧壁。
可以在支撑结构上形成下模制结构LM。下模制结构LM的形成可以包括：通过垂直交替地堆叠下电介质层ILDa和下牺牲层LSL来形成下薄层结构；以及通过对下薄层结构重复执行图案化工艺来形成阶梯结构。下牺牲层LSL可以由相对于下电介质层ILDa具有蚀刻选择性的材料形成。下牺牲层LSL可以包括例如与支撑牺牲图案SSP相同的材料。
参照图16A和图16B，可以在下牺牲层LSL的对应的顶表面上形成下焊盘牺牲图案LPS，并且下焊盘牺牲图案LPS可以与下电介质层ILDa的侧壁间隔开。
下焊盘牺牲图案LPS的形成可以包括：在具有阶梯结构的下薄层结构上共形地沉积焊盘牺牲层；以及从下电介质层ILDa的侧壁去除焊盘牺牲层。下焊盘牺牲图案LPS可以包括与下牺牲层LSL相同的材料，并且下焊盘牺牲图案LPS的蚀刻速率大于下牺牲层LSL的蚀刻速率。可以通过沉积材料与下牺牲层LSL的材料相同的层，然后执行离子注入工艺或等离子体处理工艺以实现下焊盘牺牲图案LPS与下牺牲层LSL之间的蚀刻速率差异，来形成下焊盘牺牲图案LPS。作为另一示例，当在沉积工艺中控制沉积速率和工艺气体时，下焊盘牺牲图案LPS可以具有与下牺牲层LSL的蚀刻速率不同的蚀刻速率。
在本发明构思的其他示例性实施例中，最上面的下牺牲层LSL可以由蚀刻速率大于其他下牺牲层LSL的蚀刻速率的材料形成。在本发明构思的其他示例性实施例中，最上面的下牺牲层LSL可以由蚀刻速率大于其他下牺牲层LSL的蚀刻速率的材料形成，并且可以形成为比其他牺牲层LSL厚。
参照图17A和图17B，可以对形成在最上面的下牺牲层LSL上的下焊盘牺牲图案LPS进行图案化以形成焊盘模制图案PP。焊盘模制图案PP可以与下焊盘牺牲图案LPS水平地间隔开，并且可以设置在单元阵列区域CAR附近。例如，焊盘模制图案PP可以比下焊盘牺牲图案LPS更靠近单元阵列区域CAR。
参照图18A和图18B，可以形成下平坦化电介质层120以覆盖下模制结构LM。可以形成穿透下平坦化电介质层120和至少最上面的下牺牲层LSL的下分隔图案LSP。
下分隔图案LSP可以包括：在第二方向D2上延伸的第一部分以及从第一部分沿第一方向D1朝向单元阵列区域CAR突出的第二部分。下分隔图案LSP的第一部分可以接触焊盘模制图案PP的侧壁，下分隔图案LSP的第二部分可以在第二方向D2上将焊盘模制图案PP划分成段。换句话说，下分隔图案LSP可以与焊盘模制图案PP相交。
下分隔图案LSP可以穿透顺序堆叠的第一至第四下牺牲层LSL中的第三下牺牲层和第四下牺牲层，但是本发明构思不限于此。再例如，如图10所示，可以在形成穿透第三下部牺牲层的第一下分隔图案LSP1之后形成第四下牺牲层，然后可以形成穿透第四下牺牲层的第二下分隔图案LSP2。作为另一示例，如图11所示，在顺序地形成了第一至第四下牺牲层LSL和下平坦化电介质层120之后，可以形成穿透第三下牺牲层和第四下牺牲层的第一下分隔图案LSP1，然后形成穿透第四下牺牲层的第二下分隔图案LSP2。
参照图19A和图19B，可以在下平坦化电介质层120上设置其中中间牺牲层MSL和中间电介质层ILDb垂直交替堆叠的中间模制结构MM。可以在中间模制结构MM上设置其中上牺牲层USL和上电介质层ILDc垂直交替堆叠的上模制结构UM。中间牺牲层MSL和上牺牲层USL可以由与下牺牲层LSL的材料相同的材料形成。例如，中间牺牲层MSL和上牺牲层USL可以由氮化硅层形成，中间电介质层ILDb可以由氧化硅层形成。
可以对中间牺牲层MSL和上牺牲层USL以及对中间电介质层ILDb和上电介质层ILDc执行图案化工艺，因此，中间模制结构MM和上模制结构UM均可以在连接区域CNR上具有向下的阶梯结构。
当在俯视图中观察时，中间模制结构MM的阶梯结构可以覆盖下模制结构LM的焊盘模制图案PP。当在俯视图中观察时，下模制结构LM的焊盘模制图案PP可以设置在中间模制结构MM的阶梯结构与上模制结构UM的阶梯结构之间。
中间焊盘牺牲图案MPS和上焊盘牺牲图案UPS可以形成在中间牺牲层MSL的对应的顶表面和上牺牲层USL的对应的顶表面上，并且可以与中间电介质层ILDb的侧壁和上电介质层ILDc的侧壁间隔开。中间焊盘牺牲图案MPS和上焊盘牺牲图案UPS可以通过以上参照图16A和图16B讨论的形成下焊盘牺牲图案LPS的方法相同的方法来形成。因此，中间焊盘牺牲图案MPS和上焊盘牺牲图案UPS可以比中间牺牲层MSL相对更快地被蚀刻。当在俯视图中观察时，中间焊盘牺牲图案MPS可以设置在焊盘模制图案PP与下焊盘牺牲图案LPS之间。在形成中间焊盘牺牲图案MPS和上焊盘牺牲图案UPS之后，可以形成上平坦化电介质层130。
参照图20A、图20B和图20C，可以形成沿第一方向D1延伸并穿透上模制结构UM的上分隔图案USP。上分隔图案USP可以将上模制结构UM划分成线图案。然后，在单元阵列区域CAR上，可以形成穿透上模制结构UM、中间模制结构MM和下模制结构LM以及支撑结构的垂直半导体图案VS。垂直半导体图案VS的形成可以包括：形成穿透上模制结构UM、中间模制结构MM和下模制结构LM以及支撑结构并且暴露水平层100的竖直孔；以及在每个竖直孔中顺序地沉积数据存储层和垂直半导体层。
在形成垂直半导体图案VS之后，可以形成位于上平坦化电介质层130上并覆盖垂直半导体图案VS的顶表面的第一层间电介质层140。此后，可以形成第一分隔沟槽T1和第二分隔沟槽T2。
第一分隔沟槽T1和第二分隔沟槽T2可以穿透上模制结构UM、中间模制结构MM和下模制结构LM以及支撑结构，同时暴露水平层100。第一分隔沟槽T1和第二分隔沟槽T2可以从单元阵列区域CAR沿第一方向D1延伸到连接区域CNR。第二分隔沟槽T2在第一方向D1上的长度可以小于第一分隔沟槽T1在第一方向D1上的长度。第二分隔沟槽T2可以在第一方向D1上连接到下分隔图案LSP的第二部分。
参照图21A、图21B和图21C，可以通过去除由第一分隔沟槽T1和第二分隔沟槽T2暴露的下牺牲层LSL、中间牺牲层MSL和上牺牲层USL来形成栅极区域GR。栅极区域GR的形成可以包括对下牺牲层LSL、中间牺牲层MSL和上牺牲层USL执行各向同性蚀刻工艺，各向同性蚀刻工艺的蚀刻配方相对于下电介质层ILDa、中间电介质层ILDb、上电介质层ILDc、垂直半导体图案VS以及水平层100具有对下牺牲层LSL、中间牺牲层MSL和上牺牲层USL的蚀刻选择性。各向同性蚀刻工艺可以完全去除下牺牲层LSL、中间牺牲层MSL和上牺牲层USL。下牺牲层LSL和中间牺牲层MSL以及焊盘模制图案PP可以部分地保留，以形成下模制图案LMP和上模制图案UMP。
当执行各向同性蚀刻工艺以形成栅极区域GR时，因为在下模制结构LM、中间模制结构MM和上模制结构UM上以高速率蚀刻下焊盘牺牲图案LPS、中间焊盘牺牲图案MPS和上焊盘牺牲图案UPS，所以栅极区域GR可以在第二方向D2上扩大。因此，栅极区域GR可以包括位于连接区域CNR上的对应的焊盘区域PR。
参照图22A和图22B，可以在栅极区域GR中形成水平电介质图案和电极GGE(例如，GGE1和GGE2)、CGE和SGE(例如，SGEa和SGEb)，因此，可以在水平层100上形成电极结构ST。水平电介质图案可以包括氧化硅层和高k电介质层中的一种或更多种，以用作NAND闪存器件的数据存储层的一部分。在形成电极GGE、CGE和SGE之后，电介质材料可以填充第一分隔沟槽T1和第二分隔沟槽T2，并且可以在第一分隔沟槽T1和第二分隔沟槽T2中形成导电插塞。
参照图23A和图23B，可以形成第一层间电介质层140和第二层间电介质层150。之后，可以在单元阵列区域CAR上形成位线接触插塞BPLG，并且可以在连接区域CNR上形成第一接触插塞PLG1至第四接触插塞PLG4。位线接触插塞BPLG和第一接触插塞PLG1至第四接触插塞PLG4可以包括金属和金属氮化物中的一种或更多种。
当形成第一接触插塞PLG1至第四接触插塞PLG4时，每个电极的焊盘部分PAD下方的下模制图案LMP和上模制图案UMP可以用作蚀刻停止层。或者，第一接触插塞PLG1至第四接触插塞PLG4可以相继地穿透焊盘部分PAD下方的下模制图案LMP和上模制图案UMP，并且可以耦接到外围逻辑结构PS的外围电路线33。
根据本发明构思的示例性实施例，单元电极结构与水平层之间的接地选择栅电极可以彼此电隔离且物理隔离。贯通线结构可以穿透单元电极结构的一部分，并且可以在第一方向上与接地选择栅电极的焊盘部分相邻。接地选择栅电极的焊盘部分可以耦接到接触插塞，并且可以比单元栅电极的焊盘部分更靠近单元阵列区域。因此，当形成贯通线结构时，接地选择栅电极可以在第一方向上不被划分，并且可以通过接触插塞向接地选择栅电极供应电压。
此外，在单元阵列区域的相对侧的第一连接区域和第二连接区域上，接触插塞可以耦接到电极，因此可以提高耦接到电极结构的连接线的设计自由度。另外，因为可以向每个电极的相对端供应操作电压，所以可以提高施加到电极的信号的传输速度。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域技术人员将理解的是，在不脱离所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (25)

1.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；以及
电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，
其中，所述电极包括位于距所述衬底的第一水平高度处的第一电极和位于距所述衬底的第二水平高度处的第二电极，所述第二水平高度高于所述第一水平高度，并且
所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域。
2.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构还包括位于所述连接区域上的上模制图案，所述上模制图案位于所述第二水平高度处，
其中，当在俯视图中观察时，所述第一电极的所述焊盘部分与所述上模制图案交叠。
3.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构还包括：
第三电极，所述第三电极位于距所述衬底的第三水平高度处，所述第三水平高度低于所述第一水平高度；以及
下模制图案，所述下模制图案位于所述第三水平高度处，
其中，当在俯视图中观察时，所述第一电极的所述焊盘部分与所述下模制图案交叠。
4.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构还包括下模制图案，所述下模制图案位于所述连接区域上，所述下模制图案位于所述第一水平高度处，
其中，当在俯视图中观察时，所述第二电极的所述焊盘部分与所述下模制图案交叠。
5.根据权利要求1所述的三维半导体存储器件，其中，所述电极还包括第四电极，所述第四电极位于距所述衬底的第四水平高度处，所述第四水平高度高于所述第二水平高度，
其中，所述第四电极的所述焊盘部分比所述第一电极的所述焊盘部分更靠近所述单元阵列区域。
6.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
第一接触插塞，所述第一接触插塞耦接到所述第一电极的所述焊盘部分；以及
第二接触插塞，所述第二接触插塞耦接到所述第二电极的所述焊盘部分，
其中，所述电极结构还包括位于所述第二水平高度处的上模制图案，并且
其中，所述第一接触插塞穿透所述上模制图案。
7.根据权利要求1所述的三维半导体存储器件，
其中，所述电极结构还包括位于所述连接区域上的上模制图案，所述上模制图案位于所述第二水平高度处，
其中，所述三维半导体存储器件还包括：
第一接触插塞，所述第一接触插塞耦接到所述第一电极的所述焊盘部分；
第二接触插塞，所述第二接触插塞耦接到所述第二电极的所述焊盘部分；以及
贯通插塞，所述贯通插塞与所述第一接触插塞和所述第二接触插塞间隔开，所述贯通插塞穿透所述上模制图案。
8.根据权利要求1所述的三维半导体存储器件，其中，所述第一电极和所述第二电极均还包括沿所述第一方向延伸的线部分，并且所述第一电极的所述焊盘部分和所述第二电极的所述焊盘部分都包括：
突出部分，所述突出部分从所述线部分沿与所述第一方向相交的第二方向突出。
9.根据权利要求8所述的三维半导体存储器件，其中，所述突出部分的厚度大于所述线部分的厚度。
10.根据权利要求8所述的三维半导体存储器件，其中，所述突出部分的顶表面的水平高度比所述线部分的顶表面的水平高度高。
11.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；以及
电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，所述电极结构包括多个模制图案和垂直堆叠在所述衬底上的多个电极，其中，每个所述模制图案位于与对应的所述电极相同的水平高度处，
其中，所述电极包括：多个第一电极，所述多个第一电极位于距所述衬底的第一水平高度处，所述第一电极在与所述第一方向相交的第二方向上彼此间隔开；以及多个第二电极，所述多个第二电极垂直堆叠在所述第一电极上，
其中，所述第一电极和所述第二电极均包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，
所述第一电极的所述焊盘部分比所述第二电极的所述焊盘部分更靠近所述单元阵列区域，并且
当在俯视图中观察时，所述第一电极的所述焊盘部分和所述第二电极的所述焊盘部分与所述模制图案交叠。
12.根据权利要求11所述的三维半导体存储器件，所述三维半导体存储器件还包括下分隔图案，所述下分隔图案与所述第一电极的所述焊盘部分相邻，
其中，所述下分隔图案包括：
第一部分，所述第一部分沿所述第二方向延伸；以及
第二部分，所述第二部分设置在所述第一电极之间，并从所述第一部分沿所述第一方向突出。
13.根据权利要求12所述的三维半导体存储器件，其中，当在俯视图中观察时，所述下分隔图案与所述模制图案交叠。
14.根据权利要求12所述的三维半导体存储器件，所述三维半导体存储器件还包括电极分隔结构，所述电极分隔结构在与所述第一方向和所述第二方向垂直的第三方向上穿透所述电极结构，
其中，所述电极分隔结构与所述下分隔图案的所述第二部分接触。
15.根据权利要求11所述的三维半导体存储器件，所述三维半导体存储器件还包括电极分隔结构，所述电极分隔结构在与所述第一方向和所述第二方向垂直的第三方向上穿透所述电极结构，
其中，所述电极分隔结构在所述第一方向上的长度小于所述第一电极在所述第一方向上的长度。
16.根据权利要求11所述的三维半导体存储器件，其中，所述电极结构还包括下模制图案，所述下模制图案位于所述第一水平高度处，
其中，所述下模制图案的一部分位于所述第一电极的所述焊盘部分之间。
17.根据权利要求11所述的三维半导体存储器件，所述三维半导体存储器件还包括贯通插塞，所述贯通插塞穿透所述模制图案。
18.根据权利要求11所述的三维半导体存储器件，其中，所述第一电极的所述焊盘部分位于彼此垂直相邻的模制图案之间。
19.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；以及
电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述连接区域，并且包括垂直堆叠在所述衬底上的多个电极，每个所述电极包括位于所述单元阵列区域上的电极部分和位于所述连接区域上的焊盘部分，
其中，所述电极包括：多个接地选择栅电极，所述多个接地选择栅电极位于距所述衬底的第一水平高度处，所述接地选择栅电极在与所述第一方向相交的第二方向上彼此间隔开；第一串选择栅电极和第二串选择栅电极，所述第一串选择栅电极和所述第二串选择栅电极在所述接地选择栅电极上沿所述第二方向彼此间隔开；以及多个单元栅电极，所述多个单元栅电极垂直堆叠在所述接地选择栅电极与所述第一串选择栅电极和所述第二串选择栅电极之间，
其中，所述接地选择栅电极的所述焊盘部分位于所述第一串选择栅电极和所述第二串选择栅电极的所述焊盘部分与所述单元栅电极的所述焊盘部分之间。
20.根据权利要求19所述的三维半导体存储器件，其中，所述电极结构还包括：
下模制图案，所述下模制图案位于所述第一水平高度处；以及
多个上模制图案，其中，每个所述上模制图案位于与对应的所述单元栅电极相同的水平高度处，
其中，当在俯视图中观察时，所述接地选择栅电极的所述焊盘部分与所述上模制图案交叠。
21.一种三维半导体存储器件，包括：
衬底，所述衬底包括第一连接区域、第二连接区域和位于所述第一连接区域与所述第二连接区域之间的单元阵列区域；
电极结构，所述电极结构沿第一方向从所述单元阵列区域延伸到所述第一连接区域和所述第二连接区域，并且包括垂直堆叠在所述衬底上的多个电极；
多个第一模制图案，所述多个第一模制图案位于所述第一连接区域上，每个所述第一模制图案位于与对应的所述电极相同的水平高度处；以及
多个第二模制图案，所述多个第二模制图案位于所述第二连接区域上，每个所述第二模制图案位于与对应的所述电极相同的水平高度处，
其中，每个所述电极包括位于所述单元阵列区域上的电极部分、位于所述第一连接区域上的第一焊盘部分和位于所述第二连接区域上的第二焊盘部分，
当在俯视图中观察时，所述电极的所述第一焊盘部分与所述第一模制图案交叠，并且
所述电极的所述第二焊盘部分与所述第二模制图案交叠。
22.根据权利要求21所述的三维半导体存储器件，其中，所述电极包括：
第一电极，所述第一电极位于距所述衬底的第一水平高度处；以及
第二电极，所述第二电极位于距所述衬底的第二水平高度处，所述第二水平高度高于所述第一水平高度，
其中，所述第一电极的所述第一焊盘部分和所述第二焊盘部分比所述第二电极的所述第一焊盘部分和所述第二焊盘部分更靠近所述单元阵列区域。
23.一种三维半导体存储器件，包括：
堆叠结构，所述堆叠结构沿第一方向延伸，并且包括垂直堆叠在衬底上的多个水平图案；
垂直结构，所述垂直结构垂直穿透所述堆叠结构；以及
多条导线，所述多条导线在所述堆叠结构上沿第二方向延伸，所述第二方向与所述第一方向相交，
其中，所述水平图案、所述垂直结构和所述导线中的一个或更多个包括线部分和从所述线部分水平突出的焊盘部分，所述焊盘部分的厚度大于所述线部分的厚度。
24.一种三维半导体存储器件，包括：
外围逻辑结构；
单元阵列结构，所述单元阵列结构设置在所述外围逻辑结构上，所述单元阵列结构包括：
单元阵列区域和连接区域；
多个单元栅电极，所述多个单元栅电极设置在所述单元阵列区域上，并且具有设置在所述连接区域中的焊盘，所述单元栅电极的所述焊盘具有阶梯形状；以及
接地选择栅电极，所述接地选择栅电极设置在所述单元栅电极与所述外围逻辑结构之间，所述接地选择栅电极包括比所述单元栅电极的所述焊盘更靠近所述单元阵列区域的焊盘。
25.根据权利要求24所述的三维半导体存储器件，所述三维半导体存储器件还包括接触插塞，所述接触插塞将所述接地选择栅电极的所述焊盘连接到所述外围逻辑结构。
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