CN110634874B - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN110634874B
CN110634874B CN201910525108.5A CN201910525108A CN110634874B CN 110634874 B CN110634874 B CN 110634874B CN 201910525108 A CN201910525108 A CN 201910525108A CN 110634874 B CN110634874 B CN 110634874B
Authority
CN
China
Prior art keywords
pattern
source
memory device
common source
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910525108.5A
Other languages
English (en)
Other versions
CN110634874A (zh
Inventor
林根元
洪祥准
白石千
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110634874A publication Critical patent/CN110634874A/zh
Application granted granted Critical
Publication of CN110634874B publication Critical patent/CN110634874B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种三维半导体存储器件包括：衬底；电极结构，包括顺序地堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。公共源极图案具有比源极结构低的电阻率，并且通过源极结构连接到垂直半导体图案。

Description

三维半导体存储器件
技术领域
本公开的示例实施方式涉及半导体存储器件，更具体地，涉及包括三维布置的存储单元的三维半导体存储器件。
背景技术
半导体器件被高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成度主要由单位存储单元所用的面积确定。因此，2D或平面半导体器件的集成密度取决于用来形成精细图案的技术。然而，在2D或平面半导体制造工艺中需要高成本的设备来形成这种精细图案，并且2D或平面半导体器件的集成密度的增加受到限制。
已经开发了包括三维布置的存储单元的三维半导体存储器件来克服上述限制。
发明内容
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底；电极结构，包括顺序地堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。公共源极图案可以具有比源极结构低的电阻率，并且可以通过源极结构连接到垂直半导体图案。
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底；电极结构，包括堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；公共源极图案，在源极结构和衬底之间并且连接到源极结构的下表面；以及源极绝缘图案，在源极结构和公共源极图案之间。垂直半导体图案可以穿过公共源极图案。
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底；电极结构，包括堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。源极结构可以包括：垂直部分，沿着垂直半导体图案的侧壁；以及水平部分，从垂直部分横向延伸并且在电极结构之下。垂直部分的下部可以连接到公共源极图案。
附图说明
图1是示出根据示例实施方式的三维半导体存储器件的单元阵列的示意性电路图。
图2是示出根据示例实施方式的三维半导体存储器件的俯视图。
图3是沿图2的线I-I'截取的剖视图。
图4和5是图3的部分A的放大视图。
图6至15是沿图2的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。
图16是示出根据示例实施方式的三维半导体存储器件的剖视图。
图17至25是沿图2的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。
图26是沿图2的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。
图27是示出根据示例实施方式的包括单元阵列区域和连接区域的三维半导体存储器件的俯视图。
图28至31是示出图27的源极结构、单元栅电极、擦除控制栅电极、地选择栅电极和公共源极图案的俯视图。
具体实施方式
现在将参照附图更全面地描述各种各样的示例实施方式，附图中显示了一些示例实施方式。然而，本发明构思可以以许多替代形式实现，并且不应被解释为仅限于这里阐述的示例实施方式。
图1是示出根据示例实施方式的三维半导体存储器件的单元阵列的示意性电路图。
参照图1，三维(3D)半导体存储器件可以包括公共源极线CSL、多个位线BL0-BL2、和/或在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。所述多个单元串CSTR可以并联连接到位线BL0-BL2的每个。单元串CSTR可以共同连接到公共源极线CSL。例如，单元串CSL可以设置在位线BL0-BL2和一个公共源极线CSL之间。在一些实施方式中，公共源极线CSL可以包括二维布置的多个公共源极线。在一些实施方式中，相同的电压可以被施加到公共源极线CSL，或者每个公共源极线CSL可以被独立地控制。
每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、存储单元晶体管MCT、地选择晶体管GST和/或擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。在一些实施方式中，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以连接到位线BL0-BL2中的对应位线。在另外的实施方式中，每个单元串CSTR可以包括一个串选择晶体管。在一些实施方式中，与第一串选择晶体管SST1和第二串选择晶体管SST2类似，每个单元串CSTR的地选择晶体管GST可以包括串联连接的多个MOS晶体管。
每个单元串CSTR的存储单元晶体管MCT可以位于距公共源极线CSL不同的距离处。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1和地选择晶体管GST之间。每个单元串CSTR的擦除控制晶体管ECT可以连接在地选择晶体管GST和公共源极线CSL之间。在一些实施方式中，每个单元串CSTR可以包括虚设单元DMC，虚设单元DMC连接在第一串选择晶体管SST1与存储单元晶体管MCT中相邻的存储单元晶体管之间和/或在地选择晶体管GST与存储单元晶体管MCT中相邻的存储单元晶体管之间。
第一串选择晶体管SST1可以由第一串选择线SSL1控制。第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多个字线WL0-WLn控制。每个虚设单元DMC可以由虚设字线DWL控制。此外，地选择晶体管GST可以由地选择线GSL控制。擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到单元串CSTR中的各单元串的擦除控制晶体管ECT的源极。
位于距公共源极线CSL基本相同距离处的存储单元晶体管MCT的栅电极可以共同连接到字线WL0-WLn和DWL中的一个，因而可以处于等电位状态。在一些实施方式中，虽然存储单元晶体管MCT的栅电极位于距公共源极线CSL基本相同的水平高度(level)处，但是设置在不同的行或列中的栅电极可以被独立地控制。
地选择线GSL0-GSL2以及串选择线SSL1和SSL2可以沿x方向延伸，并且可以在y方向上彼此间隔开。x方向和y方向可以彼此交叉并垂直于z方向。位于距公共源极线CSL基本相同的水平高度处的地选择线GSL0-GSL2可以彼此电分离，并且位于距公共源极线CSL基本相同的水平高度处的串选择线SSL1或SSL2可以彼此电分离。此外，各单元串CSTR的擦除控制晶体管ECT可以由公共的擦除控制线ECL控制。擦除控制晶体管ECT可以在存储单元阵列的擦除操作期间产生栅诱导漏极泄漏(GIDL)电流。
图2是示出根据示例实施方式的三维半导体存储器件的俯视图。图3是沿图2的线I-I'截取的剖视图。图4和5是图3的部分A的放大视图。
参照图2至5，源极结构SC和电极结构ST可以设置在衬底10上。衬底10可以是半导体衬底(例如硅衬底、锗衬底或硅锗衬底)。阱区域10W可以设置在衬底10中。衬底10可以具有第一导电类型。阱区域10W可以包括与第一导电类型不同的第二导电类型的杂质。例如，第一导电类型可以是P型，第二导电类型可以是N型。在这种情况下，阱区域10W可以包括N型杂质(例如磷或砷)。在一些实施方式中，阱区域10W可以被省略。
源极结构SC可以插置在衬底10和电极结构ST之间。源极结构SC和电极结构ST可以在与衬底10的上表面10U垂直的第一方向D1上顺序地堆叠在衬底10上。电极结构ST可以沿与衬底10的上表面10U平行的第二方向D2延伸。源极结构SC可以在电极结构ST之下沿第二方向D2延伸。源极结构SC可以包括顺序地堆叠在衬底10上的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1和第二源极导电图案SCP2可以包括用第二导电类型的杂质掺杂的半导体材料。第一源极导电图案SCP1中的杂质浓度可以大于第二源极导电图案SCP2中的杂质浓度。作为示例，第一源极导电图案SCP1和第二源极导电图案SCP2可以包括用N型杂质(例如磷或砷)掺杂的多晶硅。N型杂质的浓度在第一源极导电图案SCP1中可以比在第二源极导电图案SCP2中更大。
第一源极导电图案SCP1可以具有凹陷侧壁OP。每个凹陷侧壁OP可以朝向第一源极导电图案SCP1的内部凹入。第一源极导电图案SCP1可以具有在交叉第二方向D2且与衬底10的上表面10U平行的第三方向D3上彼此相对的至少一对凹陷侧壁OP。第一源极导电图案SCP1可以包括基本上平行于衬底10的上表面10U延伸的水平部分HP、以及在第一方向D1及其相反方向上从水平部分HP突出的垂直部分SP。
第二源极导电图案SCP2可以覆盖第一源极导电图案SCP1的上表面，并且可以延伸到第一源极导电图案SCP1的凹陷侧壁OP上。第二源极导电图案SCP2的一部分可以覆盖第一源极导电图案SCP1的凹陷侧壁OP。分隔层17可以设置在第二源极导电图案SCP2上。分隔层17可以设置在第二源极导电图案SCP2的覆盖第一源极导电图案SCP1的凹陷侧壁OP的部分上。
公共源极图案CP可以设置在源极结构SC和衬底10之间。公共源极图案CP可以电连接到源极结构SC。在一些实施方式中，公共源极结构CP可以在与第一源极导电图案SCP1的凹陷侧壁OP相邻的区域中接触源极结构SC，如图3所示。源极结构SC的下表面可以接触公共源极图案CP的上表面。公共源极图案CP可以构成公共源极线CSL(参照图1)的一部分，因而可以是电压通过其而被施加到源极结构SC的通道。
源极绝缘图案IS可以设置在公共源极图案CP和第一源极导电图案SCP1之间。例如，源极绝缘图案IS可以设置在第一源极导电图案SCP1的水平部分HP和公共源极图案CP之间。源极绝缘图案IS可以包括绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物。在一些实施方式中，公共源极图案CP可以设置在每个电极结构ST之下，并且可以被稍后将描述的间隙填充绝缘图案GS分开，但不限于此。
第二源极导电图案SCP2可以沿着第一源极导电图案SCP1的凹陷侧壁OP延伸，并且可以接触公共源极图案CP的上表面。在一些实施方式中，第二源极导电图案SCP2可以穿过源极绝缘图案IS。在一些实施方式中，缓冲绝缘层12可以设置在第二源极导电图案SCP2和源极绝缘图案IS之间。缓冲绝缘层12可以包括例如硅氧化物。
参照图4，第一源极导电图案SCP1的垂直部分SP的下部可以连接到公共源极图案CP。例如，第一源极导电图案SCP1的垂直部分SP的下部可以插入到公共源极图案CP的上部中。第一源极导电图案SCP1的垂直部分SP的下表面低于公共源极图案CP的上表面。在一些实施方式中，公共源极图案CP可以包括穿过其的源极通孔CPH，并且第一源极导电图案SCP1的垂直部分SP可以延伸到源极通孔CPH中。
在一些实施方式中，参照图5，第一源极导电图案SCP1的垂直部分SP可以与公共源极图案CP间隔开。第一源极导电图案SCP1的垂直部分SP可以分别在稍后将描述的垂直半导体图案VS的每个的侧壁和第二源极导电图案SCP2之间延伸。
公共源极图案CP可以接触衬底10。例如，公共源极图案CP可以接触阱区域10W。在一些实施方式中，绝缘层可以设置在公共源极图案CP和阱区域10W之间。公共源极图案CP可以穿过绝缘层以电连接到阱区域10W。
公共源极图案CP可以包括具有比源极结构SC低的电阻率的材料。例如，公共源极图案CP可以包括钨、钛、钽和/或其导电氮化物。
再次参照图2和3，电极结构ST可以包括下电极结构LST、上电极结构UST和/或在下电极结构LST和上电极结构UST之间的平面绝缘层50。下电极结构LST可以包括沿第一方向D1交替地堆叠在源极结构SC上的下栅电极EGE和GGE以及下绝缘层110a。上电极结构UST可以包括沿第一方向D1交替地堆叠在平面绝缘层50上的上栅电极CGE和SGE以及上绝缘层110b。平面绝缘层50可以插置在下栅电极EGE和GGE中最上面的栅电极GGE与上栅电极CGE和SGE中最下面的栅电极CGE之间。下绝缘层110a、上绝缘层110b和平面绝缘层50的每个可以具有第一方向D1上的厚度。平面绝缘层50的厚度可以大于下绝缘层110a和上绝缘层110b的每个的厚度。下绝缘层110a和上绝缘层110b可以具有基本相同的厚度，或者下绝缘层110a和上绝缘层110b中的至少一个可以比下绝缘层110a和上绝缘层110b中的其它绝缘层厚。作为示例，下绝缘层110a和上绝缘层110b中最上面的绝缘层110b可以比下绝缘层110a和上绝缘层110b中的其它绝缘层厚。作为示例，源极绝缘图案IS可以比每个下绝缘层110a薄。
下栅电极EGE和GGE以及上栅电极CGE和SGE可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)和/或过渡金属(例如钛或钽)。下绝缘层110a、上绝缘层110b和平面绝缘层50可以包括硅氧化物和/或低k电介质材料。在一些实施方式中，公共源极图案CP以及栅电极EGE、GGE、CGE和SGE可以通过相同的工艺同时形成，因而可以包括相同的材料。公共源极图案CP可以比下栅电极EGE和GGE的每个厚。
下栅电极EGE和GGE可以包括擦除控制栅电极EGE和在擦除控制栅电极EGE上的地选择栅电极GGE。擦除控制栅电极EGE可以与源极结构SC相邻。下绝缘层110a中最下面的下绝缘层可以设置在擦除控制栅电极EGE和源极结构SC之间。擦除控制栅电极EGE可以用作图1所示的用于控制存储单元阵列的擦除操作的擦除控制晶体管ECT的栅电极。地选择栅电极GGE可以用作图1所示的地选择晶体管GST的栅电极。擦除控制栅电极EGE和地选择栅电极GGE可以沿第二方向D2延伸。
上栅电极CGE和SGE可以包括单元栅电极CGE和串选择栅电极SGE。单元栅电极CGE可以设置在地选择栅电极GGE和串选择栅电极SGE之间，并且可以位于距衬底10的上表面10U不同的高度处。单元栅电极CGE可以用作图1所示的存储单元晶体管MCT的栅电极。每个单元栅电极CGE可以沿第二方向D2延伸。
参照图2，串选择栅电极SGE可以包括在第三方向D3上彼此横向间隔开的一对串选择栅电极SGE1和SGE2。该对串选择栅电极SGE1和SGE2可以通过其间的分隔绝缘图案105彼此分开。分隔绝缘图案105可以具有沿第二方向D2延伸的线形形状。分隔绝缘图案105可以包括绝缘材料(例如硅氧化物)。串选择栅电极SGE可以用作图1所示的串选择晶体管SST2的栅电极。在一些实施方式中，额外串选择栅电极SGE可以设置在串选择栅电极SGE和单元栅电极CGE中最上面的单元栅电极之间。在这种情况下，该额外串选择栅电极SGE可以包括在第三方向D3上彼此间隔开的一对额外串选择栅电极SGE1和SGE2，并且该额外串选择栅电极SGE和串选择栅电极SGE可以用作图1所示的串选择晶体管SST1和SST2的栅电极。
垂直半导体图案VS可以设置在衬底10上。每个垂直半导体图案VS可以沿第一方向D1延伸以穿透电极结构ST和源极结构SC。垂直半导体图案VS可以穿过公共源极图案CP。作为示例，垂直半导体图案VS可以分别延伸到源极通孔CPH中。
每个垂直半导体图案VS的下端部可以设置在衬底10或阱区域10W中。在俯视图中，垂直半导体图案VS可以沿一个方向排列或以Z字形形式排列。作为示例，在俯视图中，垂直半导体图案VS可以沿第二方向以Z字形形式排列。每个垂直半导体图案VS可以具有其下端闭合的管形状。垂直半导体图案VS可以包括半导体材料，诸如硅、锗或其化合物。垂直半导体图案VS可以包括掺杂杂质的半导体材料或不掺杂杂质的本征半导体材料。垂直半导体图案VS可以包括多晶半导体材料(例如多晶硅)。垂直半导体图案VS可以用作图1所示的擦除控制晶体管ECT、串选择晶体管SST和地选择晶体管GST以及存储单元晶体管MCT的沟道。
每个垂直半导体图案VS的下侧壁可以接触第一源极导电图案SCP1。具体地，参照图4和5，第一源极导电图案SCP1的垂直部分SP的每个可以接触每个垂直半导体图案VS的侧壁的一部分，并且可以围绕每个垂直半导体图案VS的侧壁的该部分。第一源极导电图案SCP1的水平部分HP可以插置在源极绝缘图案IS和第二源极导电图案SCP2之间。第一源极导电图案SCP1的水平部分HP可以接触源极绝缘图案IS。在一些实施方式中，源极绝缘图案IS可以被省略，因而第一源极导电图案SCP1的水平部分HP可以接触公共源极图案CP。第一源极导电图案SCP1的水平部分HP可以在其中包括间隙或接缝。垂直半导体图案VS可以通过源极结构SC连接到公共源极图案CP。
再次参照图2和3，数据存储图案DSP可以插置在垂直半导体图案VS的每个和电极结构ST之间。数据存储图案DSP可以沿第一方向D1延伸，并且可以围绕每个垂直半导体图案VS的侧壁。数据存储图案DSP可以具有其上端和下端敞开的管形状。数据存储图案DSP的下表面可以接触第一源极导电图案SCP1。
在一实施方式中，参照图4和5，数据存储图案DSP的下表面可以位于比擦除控制栅电极EGE的下表面低的高度处，并且可以接触第一源极导电图案SCP1的垂直部分SP的每个。当在此使用时，术语“高度”意思是从衬底10的上表面10U起垂直测量的距离。在一些实施方式中，数据存储图案DSP的下表面可以插置在每个垂直半导体图案VS的侧壁和第二源极导电图案SCP2之间。数据存储图案DSP的下表面可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处。
数据存储图案DSP可以是NAND闪速存储器件的数据存储层。数据存储图案DSP可以包括在垂直半导体图案VS的每个和电极结构ST之间的第一绝缘图案210、在第一绝缘图案210和电极结构ST之间的第二绝缘图案200、以及在垂直半导体图案VS的每个和第一绝缘图案210之间的第三绝缘图案220。第一绝缘图案210可以是电荷存储层，例如陷阱绝缘层、含导电纳米点的绝缘层、或浮置栅电极。作为示例，第一绝缘图案210可以包括硅氮化物、硅氮氧化物、富硅氮化物、纳米晶体硅和层叠陷阱层中的至少一种。第二绝缘图案200可以包括具有比第一绝缘图案210大的带隙的材料。第二绝缘图案200可以是阻挡绝缘层，并且可以包括例如铝氧化物或铪氧化物的高k电介质材料。第三绝缘图案220可以包括具有比第一绝缘图案210大的带隙的材料。第三绝缘图案220可以是隧道绝缘层，并且可以包括例如硅氧化物或高k电介质材料。
虚设数据存储图案DSPr可以设置在垂直半导体图案VS的每个和衬底10或阱区域10W之间。虚设数据存储图案DSPr的至少一部分可以设置在衬底10或阱区域10W中。每个垂直半导体图案VS可以通过虚设数据存储图案DSPr与衬底10或阱区域10W隔离。虚设数据存储图案DSPr可以延伸到每个垂直半导体图案VS的侧壁上。虚设数据存储图案DSPr可以覆盖每个垂直半导体图案VS的下部。虚设数据存储图案DSPr可以具有U形剖面。数据存储图案DSP可以与虚设数据存储图案DSPr间隔开，且第一源极导电图案SCP1的垂直部分SP在它们之间。
虚设数据存储图案DSPr的最上表面可以高于公共源极图案CP的下表面。作为示例，虚设数据存储图案DSPr的最上表面可以设置在公共源极图案CP的上表面和下表面之间。虚设数据存储图案DSPr可以穿过公共源极图案CP。虚设数据存储图案DSPr的最上表面可以接触第一源极导电图案SCP1的垂直部分SP的每个。虚设数据存储图案DSPr可以具有与数据存储图案DSP基本相同的多层结构。例如，虚设数据存储图案DSPr可以包括第一虚设绝缘图案210r、在第一虚设绝缘图案210r和衬底10或阱区域10W之间的第二虚设绝缘图案200r、以及在第一虚设绝缘图案210r和每个垂直半导体图案VS之间的第三虚设绝缘图案220r。第一虚设绝缘图案210r、第二虚设绝缘图案200r和第三虚设绝缘图案220r可以分别包括与第一绝缘图案210、第二绝缘图案200和第三绝缘图案220相同的材料。
再次参照图2和3，掩埋绝缘图案160可以填充每个垂直半导体图案VS的内部。掩埋绝缘图案160可以包括例如硅氧化物。导电垫150可以设置在每个垂直半导体图案VS上。导电垫150可以覆盖掩埋绝缘图案160的上表面和每个垂直半导体图案VS的最上表面。导电垫150可以包括掺杂杂质的半导体材料和/或导电材料。在下文中，包括垂直半导体图案VS、数据存储图案DSP和掩埋绝缘图案160的结构是指垂直结构VP。
多个电极结构ST可以在第三方向D3上通过间隙填充绝缘图案GS彼此间隔开设置。每个间隙填充绝缘图案GS可以沿第二方向D2延伸。间隙填充绝缘图案GS可以设置在源极结构SC的彼此相反侧，并且可以彼此间隔开且源极结构SC在它们之间。源极结构SC可以沿着间隙填充绝缘图案GS的侧壁延伸。间隙填充绝缘图案GS可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。每个间隙填充绝缘图案GS可以包括其中不含固相材料的空隙VD，但不限于此。空隙VD可以沿第二方向D2延伸。如图4和5所示，每个间隙填充绝缘图案GS可以包括朝向源极结构SC突出的突起部分PT。每个间隙填充绝缘图案GS可以不包括连接到衬底10和/或阱区域10W的导电层。
盖绝缘层120可以设置在电极结构ST上，并且可以覆盖电极结构ST的上表面和导电垫150的上表面。层间绝缘层130可以设置在盖绝缘层120上，并且可以覆盖间隙填充绝缘图案GS的上表面。盖绝缘层120和层间绝缘层130可以包括绝缘材料(例如硅氧化物)。第一接触125可以设置在导电垫150上。第一接触125可以穿过盖绝缘层120以连接到导电垫150。第二接触135可以穿过层间绝缘层130以连接到第一接触125。第一接触125和第二接触135可以包括导电材料(例如钨)。位线BL可以设置在层间绝缘层130上。位线BL可以沿第三方向D3延伸，并且可以在第二方向D2上彼此间隔开。垂直半导体图案VS可以包括不连接到第一接触125或第二接触135的虚设垂直半导体图案DVS。除虚设垂直半导体图案DVS以外的每个垂直半导体图案VS可以通过第一接触125和第二接触135电连接到位线BL中的对应位线。位线BL可以包括导电材料。参照图1，随着擦除电压在存储单元阵列的擦除操作中被施加到源极结构SC，擦除控制晶体管ECT中可以产生栅诱导漏极泄漏(GIDL)电流。因此，可以对存储单元执行擦除操作。
根据示例实施方式，作为用于向源极结构SC施加电压的公共源极线的一部分的公共源极图案CP可以设置在衬底10和源极结构SC之间。因此，与包括其中公共源极图案设置在电极结构ST之间的结构的器件相比，由于根据示例实施方式的公共源极图案CP，电极结构ST之间的距离(例如间隙填充绝缘图案GS的宽度)可以被减小。
图6至15是沿图2的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。
参照图2和6，源极牺牲层LL可以在衬底10上形成。衬底10可以是半导体衬底(例如硅衬底、锗衬底或硅锗衬底)。源极牺牲层LL可以由与稍后将描述的下牺牲层LSL和上牺牲层USL(参照图8)相同的材料形成。例如，源极牺牲层LL可以包括硅氮化物。
源极绝缘图案IS和下牺牲图案LSP可以在源极牺牲层LL上形成。源极绝缘图案IS和下牺牲图案LSP的形成可以包括形成穿过源极绝缘图案IS和下牺牲图案LSP的开口250。开口250可以具有沿第二方向D2延伸的线形形状。下牺牲图案LSP可以包括硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种。
参照图2和7，缓冲绝缘层12和源极导电层SCP可以在下牺牲图案LSP上顺序地形成。缓冲绝缘层12可以形成为以均匀的厚度覆盖下牺牲图案LSP的上表面和开口250的内表面。源极导电层SCP可以填充开口250，并且可以延伸以覆盖下牺牲图案LSP的上表面。源极导电层SCP的上表面可以包括朝向开口250凹入的表面255。缓冲绝缘层12可以包括例如硅氧化物。源极导电层SCP可以包括例如用N型杂质掺杂的多晶硅层。
分隔层17可以被形成，以覆盖源极导电层SCP的凹入的表面255。分隔层17的形成可以包括：在源极导电层SCP上形成绝缘层；以及平坦化绝缘层，以暴露源极导电层SCP的上表面。分隔层17可以包括例如硅氧化物。
参照图2和8，下绝缘层110a和下牺牲层LSL可以在源极导电层SCP上交替地堆叠。下牺牲层LSL可以包括相对于下绝缘层110a具有蚀刻选择性的材料。在一些实施方式中，下牺牲层LSL可以包括与下牺牲图案LSP相同的材料。平面绝缘层50可以在下牺牲层LSL中最上面的下牺牲层上形成。平面绝缘层50可以包括例如硅氧化物。上绝缘层110b和上牺牲层USL可以在平面绝缘层50上交替地堆叠。上牺牲层USL可以包括相对于上绝缘层110b具有蚀刻选择性的材料。在一些实施方式中，上牺牲层USL可以包括与下牺牲层LSL和源极牺牲层LL相同的材料。作为示例，上牺牲层USL和下牺牲层LSL以及源极牺牲层LL可以包括硅氮化物，并且上绝缘层110b和下绝缘层110a可以包括硅氧化物。在下文中，包括上牺牲层USL和下牺牲层LSL、上绝缘层110b和下绝缘层110a以及平面绝缘层50的结构指的是模制结构MS。
分隔绝缘图案105可以在模制结构MS中形成。分隔绝缘图案105可以形成在上绝缘层110b中最上面的上绝缘层和上牺牲层USL中最上面的上牺牲层中。分隔绝缘图案105可以将最上面的上牺牲层USL分开。例如，最上面的上牺牲层USL可以由分隔绝缘图案105分成彼此横向间隔开的一对上牺牲层USL。
参照图2和9，垂直结构VP可以被形成，以穿透模制结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP、源极绝缘图案IS和源极牺牲层LL。垂直结构VP的形成可以包括：形成穿透模制结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP、源极绝缘图案IS和源极牺牲层LL的垂直孔VH，以暴露衬底10；以及在垂直孔VH中顺序地形成数据存储层DSL和垂直半导体图案VS。垂直孔VH可以延伸到衬底10中。数据存储层DSL和垂直半导体图案VS可以填充垂直孔VH的一部分，并且可以以均匀的厚度覆盖垂直孔VH的内表面。垂直结构VP的形成还可以包括：在形成数据存储层DSL和垂直半导体图案VS之后，形成掩埋绝缘图案160以填充垂直孔VH的剩余部分。
数据存储层DSL可以包括顺序地堆叠在垂直孔VH的内表面上的阻挡绝缘层、电荷存储层和隧道绝缘层。垂直半导体图案VS可以通过以下形成：通过化学气相沉积或原子层沉积在数据存储层DSL上以均匀的厚度沉积半导体层；然后执行平坦化工艺。垂直半导体图案VS可以包括掺杂杂质的半导体材料或不掺杂杂质的本征半导体材料。垂直结构VP的形成还可以包括在垂直半导体图案VS的顶部上形成导电垫150。在形成导电垫150之后，盖绝缘层120可以在模制结构MS上形成，以覆盖导电垫150的上表面。
参照图2和10，沟槽T可以被形成，以穿透盖绝缘层120和模制结构MS从而暴露源极导电层SCP。沟槽T中的至少一个可以穿过分隔层17。沟槽T可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开。沟槽T可以与垂直结构VP横向间隔开。牺牲间隔物层170可以在每个沟槽T的内表面上形成。牺牲间隔物层170可以形成为填充每个沟槽T的一部分，并以均匀的厚度覆盖每个沟槽T的内表面。牺牲间隔物层170可以包括相对于模制结构MS具有蚀刻选择性的材料。例如，牺牲间隔物层170可以包括多晶硅。
参照图2和11，牺牲间隔物层170可以被各向异性地蚀刻，以在每个沟槽T的内表面上形成牺牲间隔物171。当牺牲间隔物层170被各向异性地蚀刻时，源极导电层SCP的在每个沟槽T下方的部分和缓冲绝缘层12的在每个沟槽T下方的部分也可以被蚀刻，从而可以在每个沟槽T中形成穿通区域H以暴露下牺牲图案LSP。由穿通区域H暴露的下牺牲图案LSP可以通过执行各向同性蚀刻工艺被去除，从而可以形成水平凹陷区域HR以暴露数据存储层DSL的一部分。各向同性蚀刻工艺可以使用相对于牺牲间隔物171、源极导电层SCP、缓冲绝缘层12和源极绝缘图案IS具有蚀刻选择性的蚀刻条件来执行。水平凹陷区域HR可以从穿通区域H水平地延伸到源极导电层SCP和源极绝缘图案IS之间。源极导电层SCP的填充在下牺牲图案LSP的开口250中的部分可以用作支撑件，以防止模制结构MS在水平凹陷区域HR的形成期间坍塌。
参照图2和12，数据存储层DSL的由水平凹陷区域HR暴露的部分可以被去除，以暴露垂直半导体图案VS的侧壁的一部分。随着数据存储层DSL的所述部分被去除，数据存储层DSL可以被分成彼此垂直间隔开的数据存储图案DSP和虚设数据存储图案DSPr。数据存储层DSL的所述部分的去除可以通过使用相对于源极导电层SCP、垂直半导体图案VS和牺牲间隔物171具有蚀刻选择性的蚀刻条件的蚀刻工艺来执行。当数据存储层DSL的所述部分被去除时，源极绝缘图案IS的上部以及缓冲绝缘层12的一部分可以一起被去除，并且底切区域UC可以被形成。底切区域UC可以是沿着垂直半导体图案VS的侧壁从水平凹陷区域HR垂直(例如在第一方向D1及其相反方向上)延伸的空的空间。底切区域UC可以在垂直半导体图案VS的侧壁和源极导电层SCP之间以及在垂直半导体图案VS的侧壁和源极绝缘图案IS之间延伸。底切区域UC可以暴露数据存储图案DSP的下表面和虚设数据存储图案DSPr的上表面。
参照图2和13，侧壁导电层180可以在底切区域UC、水平凹陷区域HR和穿通区域H中形成。侧壁导电层180可以通过化学气相沉积工艺或原子层沉积工艺形成。侧壁导电层180可以是掺杂杂质的半导体层，例如掺杂N型杂质的多晶硅层。例如，侧壁导电层180可以使用硅源(例如，乙硅烷(Si2H6)、甲硅烷(SiH4)、丙硅烷(Si3H8)或氯硅烷(二氯硅烷、三氯硅烷、四氯硅烷等))或其混合物连同N型掺杂剂形成。侧壁导电层180可以通过沉积工艺以均匀的厚度覆盖底切区域UC的内表面、水平凹陷区域HR的内表面和穿通区域H的内表面，并且可以不完全填充穿通区域H。在侧壁导电层180的沉积期间，图4和5所示的气隙AG或接缝可以在侧壁导电层180中形成。侧壁导电层180可以接触垂直半导体图案VS的侧壁和源极绝缘图案IS的上表面。
参照图2和14，可以对侧壁导电层180执行各向同性蚀刻工艺，以在底切区域UC和水平凹陷区域HR中形成第一源极导电图案SCP1。牺牲间隔物171和侧壁导电层180可以被一起去除或分开去除。暴露模制结构MS的侧壁的栅极分隔区域GIR可以在第一源极导电图案SCP1之间形成。蚀刻侧壁导电层180和牺牲间隔物171的各向同性蚀刻工艺可以使用相对于模制结构MS具有蚀刻选择性的蚀刻条件来执行。作为示例，各向同性蚀刻工艺可以是使用标准清洁1(SC1)或氢氧化铵(NH4OH)溶液的湿蚀刻工艺。
源极导电层SCP可以在侧壁导电层180的各向同性蚀刻期间被蚀刻，从而可以形成第二源极导电图案SCP2。包括第一源极导电图案SCP1和第二源极导电图案SCP2的结构指的是源极结构SC。栅极分隔区域GIR可以暴露模制结构MS的侧壁、源极结构SC的侧壁和源极牺牲层LL。
参照图2和15，由栅极分隔区域GIR暴露的下牺牲层LSL和上牺牲层USL以及源极牺牲层LL可以被去除。因此，栅极区域GR可以在下绝缘层110a之间以及在上绝缘层110b之间形成，并且下凹陷区域LGR可以在源极绝缘图案IS和衬底10之间形成。栅极区域GR和下凹陷区域LGR的形成可以包括：通过执行使用相对于下绝缘层110a和上绝缘层110b、数据存储图案DSP、第一源极导电图案SCP1和第二源极导电图案SCP2、源极绝缘图案IS和衬底10具有蚀刻选择性的蚀刻条件的各向同性蚀刻工艺，蚀刻下牺牲层LSL和上牺牲层USL以及源极牺牲层LL。栅极区域GR和下凹陷区域LGR的每个可以从栅极分隔区域GIR中的对应栅极分隔区域水平地延伸，并且可以暴露数据存储图案DSP的侧壁的一部分和虚设数据存储图案DSPr的侧壁的一部分。此后，栅电极EGE、GGE、CGE和SGE以及公共源极图案CP可以被同时形成，以分别填充栅极区域GR和下凹陷区域LGR。栅电极EGE、GGE、CGE和SGE以及公共源极图案CP的形成可以包括例如：形成电极层，以填充栅极分隔区域GIR、栅极区域GR和下凹陷区域LGR；以及去除电极层的在栅极分隔区域GIR中的部分，以局部地形成栅电极EGE、GGE、CGE和SGE以及公共源极图案CP。
再次参照图2和3，间隙填充绝缘图案GS可以分别在栅极分隔区域GIR中形成。空隙VD可以在间隙填充绝缘图案GS的每个或一些中形成。在一些实施方式中，每个间隙填充绝缘图案GS可以不包括空隙VD。第一接触125可以在盖绝缘层120中形成以连接到导电垫150。层间绝缘层130可以在盖绝缘层120上形成。第二接触135可以在层间绝缘层130中形成以连接到第一接触125。位线BL可以在层间绝缘层130上形成。因此，可以制造三维半导体存储器件。
根据示例实施方式，公共源极图案CP可以随栅电极EGE、GGE、CGE和SGE同时形成。因此，可以简化三维半导体存储器件的制造工艺。
图16是示出根据示例实施方式的三维半导体存储器件的剖视图。相同的标记用于表示与图3至5所示相同的元件，因而省略其详细描述。
参照图16，根据示例实施方式的三维半导体存储器件可以包括外围逻辑结构PS和在外围逻辑结构PS上的单元阵列结构CS。外围逻辑结构PS可以包括在衬底10上的外围逻辑电路PTR和覆盖外围逻辑电路PTR的下层间绝缘层41。衬底10可以包括由隔离层13限定的有源区域。外围逻辑电路PTR可以包括行解码器和列解码器、页缓冲器以及控制电路。外围逻辑电路PTR可以包括在衬底10上的外围栅极绝缘层21、在外围栅极绝缘层21上的外围栅电极23、在外围栅电极23的彼此相反侧的源极/漏极区域25。
外围逻辑结构PS可以包括设置在衬底10上的外围布线结构31和33。具体地，外围电路布线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。例如，外围接触插塞31和外围电路布线33可以连接到NMOS晶体管和PMOS晶体管。
下层间绝缘层41可以形成在衬底10上。下层间绝缘层41可以覆盖外围逻辑电路PTR、外围接触插塞31和外围电路布线33。下层间绝缘层41可以是多层绝缘层。例如，下层间绝缘层41可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
单元阵列结构CS可以包括公共源极图案CP、源极结构SC、电极结构ST、垂直半导体图案VS和/或数据存储图案DSP。公共源极图案CP和穿透公共源极图案CP的间隙填充绝缘图案GS可以接触下层间绝缘层41。垂直结构VP的下部可以插入到下层间绝缘层41的上部中。
穿通通路TV可以设置为穿透间隙填充绝缘图案GS，并连接单元阵列结构CS的布线CCL和外围逻辑结构PS的布线PPL(例如外围电路布线33之一)。穿通通路TV可以通过间隙填充绝缘图案GS与源极结构SC或公共源极图案CP电分离。穿通通路TV可以包括金属、导电金属氮化物或掺杂半导体材料。
图17至25是沿图2的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。相同的标记用于表示与图6至15所示相同的元件，因而省略其详细描述。
参照图2和17，外围逻辑结构PS可以在衬底10上形成。衬底10可以是体硅衬底。限定有源区域的隔离层13可以在衬底10中形成。
外围逻辑结构PS的形成可以包括：在衬底10上形成外围逻辑电路PTR；形成连接到外围逻辑电路PTR的外围布线结构31和33；以及形成下层间绝缘层41。外围逻辑电路PTR可以包括使用衬底10作为沟道的MOS晶体管。外围逻辑电路PTR的形成可以包括：在衬底10中形成隔离层13，以限定有源区域；在衬底10上顺序地形成外围栅极绝缘层21和外围栅电极23；以及在外围栅电极23的彼此相反侧的衬底10中注入杂质，以形成源极/漏极区域25。外围栅极间隔物可以在外围栅电极23的侧壁上形成。
下层间绝缘层41可以包括单个绝缘层或多个堆叠的绝缘层，以覆盖外围逻辑电路PTR。下层间绝缘层41可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
外围布线结构31和33的形成可以包括：形成外围接触插塞31，以穿透下层间绝缘层41的部分；以及形成外围电路布线33，以连接到外围接触插塞31。
公共源极图案CP和水平半导体层100可以在下层间绝缘层41上顺序地形成。公共源极图案CP可以由具有比稍后将描述的源极结构SC低的电阻率的材料形成。例如，公共源极图案CP可以包括钨、钛、钽和/或其导电氮化物。水平半导体层100可以由诸如多晶硅的半导体材料形成。水平半导体层100可以包括掺杂杂质的半导体材料和/或不掺杂杂质的本征半导体材料。水平半导体层100可以具有单晶结构、多晶结构和非晶结构中的至少一种。
参照图2和18，第一缓冲绝缘层11a可以在水平半导体层100上形成。第一缓冲绝缘层11a可以通过氧化水平半导体层100的表面或者通过沉积硅氧化物层而形成。下牺牲图案LSP、第二缓冲绝缘层12和源极导电层SCP可以在第一缓冲绝缘层11a上顺序地形成。分隔层17可以在源极导电层SCP上形成。模制结构MS可以在源极导电层SCP上形成。下牺牲图案LSP、第二缓冲绝缘层12、源极导电层SCP和模制结构MS的形成可以与参照图7和8描述的那些基本相同。
参照图2和19，垂直结构VP可以被形成，以穿透模制结构MS、源极导电层SCP、第二缓冲绝缘层12、下牺牲图案LSP和第一缓冲绝缘层11a从而连接到水平半导体层100。垂直结构VP可以与公共源极图案CP的上表面间隔开。在一些实施方式中，垂直结构VP可以接触公共源极图案CP的上表面。在盖绝缘层120被形成以覆盖垂直结构VP之后，沟槽T可以被形成，以穿透模制结构MS并暴露源极导电层SCP。牺牲间隔物层170可以在沟槽T的内表面上形成。
参照图2和20，牺牲间隔物层170可以被各向异性地蚀刻，以在每个沟槽T的内表面上形成牺牲间隔物171。当牺牲间隔物层170被各向异性地蚀刻时，穿通区域H可以被形成，以暴露下牺牲图案LSP。通过执行各向同性蚀刻工艺，由穿通区域H暴露的下牺牲图案LSP可以被去除，以形成水平凹陷区域HR。
参照图2和21，数据存储层DSL的由水平凹陷区域HR暴露的部分可以被去除，因而暴露每个垂直半导体图案VS的侧壁的一部分。随着数据存储层DSL的所述部分被去除，数据存储层DSL可以被分成数据存储图案DSP和虚设数据存储图案DSPr，并且还可以形成底切区域UC。第一缓冲绝缘层11a和第二缓冲绝缘层12的至少部分也可以连同数据存储层DSL的所述部分被去除。
参照图2和22，侧壁导电层180可以在底切区域UC、水平凹陷区域HR和穿通区域H中形成。侧壁导电层180可以接触半导体图案VS的侧壁和水平半导体层100的上表面。
参照图2和23，可以对侧壁导电层180执行各向同性蚀刻工艺，以在底切区域UC和水平凹陷区域HR中形成第一源极导电图案SCP1。在侧壁导电层180的各向同性蚀刻期间，源极导电层SCP可以被蚀刻以形成第二源极导电图案SCP2。包括第一源极导电图案SCP1和第二源极导电图案SCP2的结构指的是源极结构SC。通过侧壁导电层180的各向同性蚀刻，栅极分隔区域GIR可以被形成。栅极分隔区域GIR可以暴露模制结构MS的侧壁、源极结构SC的侧壁和水平半导体层100。
参照图2和24，由栅极分隔区域GIR暴露的下牺牲层LSL和上牺牲层USL可以被去除。因此，栅极区域可以在下绝缘层110a之间以及在上绝缘层110b之间形成。栅电极EGE、GGE、CGE和SGE可以被形成，以填充栅极区域。
参照图2和25，间隙填充绝缘图案GS可以被形成，以分别填充栅极分隔区域GIR。间隙填充绝缘图案GS的下表面GS_b可以高于公共源极图案CP的最上表面。间隙填充绝缘图案GS的下表面GS_b可以与公共源极图案CP间隔开。第一接触125可以在盖绝缘层120中形成，以连接到导电垫150。层间绝缘层130可以在盖绝缘层120上形成。第二接触135可以在层间绝缘层130中形成，以连接到第一接触125。位线BL可以在层间绝缘层130上形成。因此，可以制造三维半导体存储器件。
再次参照图2和25，在通过根据示例实施方式的制造方法制造的三维半导体存储器件中，垂直结构VP的下部可以与公共源极图案CP间隔开。水平半导体层100可以设置在垂直结构VP和公共源极图案CP之间，并且垂直结构VP的下部可以设置在水平半导体层100中。源极结构SC可以通过水平半导体层100电连接到公共源极图案CP。因此，垂直半导体图案VS可以通过源极结构SC和水平半导体层100连接到公共源极图案CP。第一源极导电图案SCP1的垂直部分(参见例如图4和5的SP)可以插入到水平半导体层100的上部中。
间隙填充绝缘图案GS可以与公共源极图案CP的上表面间隔开，且水平半导体层100在它们之间。间隙填充绝缘图案GS可以重叠公共源极图案CP。
图26是沿图2的线I-I'截取的剖视图，示出了制造三维半导体存储器件的方法。相同的标记用于表示与图17至25所示相同的元件，因而省略其详细描述。
在本实施方式中，图24所示的栅极分隔区域GIR可以被形成为进一步延伸以暴露公共源极图案CP。因此，填充栅极分隔区域GIR的间隙填充绝缘图案GS的下表面GS_b可以接触公共源极图案CP的上表面。间隙填充绝缘图案GS可以穿透水平半导体层100。
图27是示出根据示例实施方式的包括单元阵列区域和连接区域的三维半导体存储器件的俯视图。图28是示出图27的单元阵列区域和连接区域中的源极结构的俯视图。图29是示出图27的单元阵列区域和连接区域中的单元栅电极、擦除控制栅电极和公共源极图案的俯视图。图30是示出地选择栅电极和公共源极图案的俯视图。图31是示出公共源极图案的俯视图。
参照图27至31，在根据示例实施方式的包括单元阵列区域CAR和连接区域CNR的三维半导体存储器件中，第一源极导电图案SCP1可以部分具有凹陷侧壁OP。第二源极导电图案SCP2可以从第一源极导电图案SCP1的上表面延伸到第一源极导电图案SCP1的凹陷侧壁OP上。源极结构SC可以具有这样的结构：沿第二方向D2延伸的一对线形部分在连接区域CNR中彼此连接。栅电极SGE、CGE、GGE和EGE可以在连接区域CNR中在第二方向D2上具有阶梯形状。接触插塞CPG可以设置在栅电极SGE、CGE、GGE和EGE上。
单元栅电极CGE和擦除控制栅电极EGE可以具有这样的结构：沿第二方向D2延伸的一对线形部分在连接区域CNR中彼此连接。如图30所示，地选择栅电极GGE的沿第二方向D2延伸的一对线形部分可以在连接区域CNR中不彼此连接。源极结构SC、单元栅电极CGE、擦除控制栅电极EGE和地选择栅电极GGE可以包括通孔，垂直结构VP可以延伸穿过该通孔。
公共源极图案CP可以根据形成公共源极图案CP的方法而具有各种各样的形状。在一些实施方式中，参照图29，公共源极图案CP可以具有这样的结构：沿第二方向D2延伸的一对线形部分可以在连接区域CNR中彼此连接。公共源极图案CP可以包括通孔(例如图4和5的源极通孔CPH)，垂直结构VP可以延伸穿过该通孔。在一些实施方式中，参照图30，公共源极图案CP的沿第二方向D2延伸的一对线形部分可以在连接区域CNR中不彼此连接。图29和30所示的公共源极图案CP的形状可以通过参照图5至15描述的制造方法形成。参照图31，公共源极图案CP可以不被间隙填充绝缘图案GS分开。此外，公共源极图案CP可以不被垂直结构VP穿透。图31所示的公共源极图案CP的形状可以通过参照图17至26描述的制造方法形成。
虽然已经参照本发明构思的示例实施方式具体显示并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离本公开的如由所附权利要求限定的精神和范围。
本申请要求享有2018年6月21日在韩国知识产权局提交的韩国专利申请第10-2018-0071518号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种三维半导体存储器件，包括：
衬底；
电极结构，包括堆叠在所述衬底上的栅电极；
源极结构，在所述电极结构和所述衬底之间；
垂直半导体图案，穿过所述电极结构和所述源极结构；
数据存储图案，在所述垂直半导体图案的每个和所述电极结构之间；以及
公共源极图案，在所述源极结构和所述衬底之间，
其中所述公共源极图案具有比所述源极结构低的电阻率，并且通过所述源极结构连接到所述垂直半导体图案，以及
其中所述垂直半导体图案穿过所述公共源极图案并且与所述公共源极图案间隔开。
2.根据权利要求1所述的三维半导体存储器件，其中所述公共源极图案包括钨、钛、钽和/或其导电氮化物。
3.根据权利要求2所述的三维半导体存储器件，还包括覆盖所述垂直半导体图案的每个的下部的虚设数据存储图案，
其中所述虚设数据存储图案穿过所述公共源极图案。
4.根据权利要求2所述的三维半导体存储器件，其中所述源极结构的下表面接触所述公共源极图案的上表面。
5.根据权利要求2所述的三维半导体存储器件，其中所述源极结构包括：
垂直部分，沿着所述垂直半导体图案的侧壁延伸；以及
水平部分，从所述垂直部分横向延伸并且在所述电极结构之下。
6.根据权利要求5所述的三维半导体存储器件，其中所述源极结构的所述垂直部分的下部连接到所述公共源极图案的上部。
7.根据权利要求5所述的三维半导体存储器件，还包括在所述源极结构的所述水平部分和所述公共源极图案之间的源极绝缘图案。
8.根据权利要求2所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案穿过所述公共源极图案。
9.根据权利要求8所述的三维半导体存储器件，还包括：
第一布线，在所述电极结构上；
第二布线，在所述公共源极图案和所述衬底之间；以及
穿通通路，穿过所述间隙填充绝缘图案以连接所述第一布线和所述第二布线。
10.根据权利要求1所述的三维半导体存储器件，其中所述公共源极图案与所述垂直半导体图案间隔开。
11.根据权利要求10所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案重叠所述公共源极图案。
12.根据权利要求1所述的三维半导体存储器件，还包括在所述源极结构和所述公共源极图案之间的水平半导体层，
其中所述垂直半导体图案的下部在所述水平半导体层中，以及
其中所述垂直半导体图案通过所述源极结构和所述水平半导体层连接到所述公共源极图案。
13.根据权利要求12所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案的下表面与所述公共源极图案的上表面间隔开，且所述水平半导体层在它们之间。
14.根据权利要求12所述的三维半导体存储器件，其中所述源极结构包括沿着所述垂直半导体图案的侧壁延伸的垂直部分，以及
其中所述垂直部分的下部连接到所述水平半导体层。
15.根据权利要求12所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案的下表面接触所述公共源极图案的上表面。
16.一种三维半导体存储器件，包括：
衬底；
电极结构，包括堆叠在所述衬底上的栅电极；
源极结构，在所述电极结构和所述衬底之间；
垂直半导体图案，穿过所述电极结构和所述源极结构；
数据存储图案，在所述垂直半导体图案的每个和所述电极结构之间；
公共源极图案，在所述源极结构和所述衬底之间并且连接到所述源极结构的下表面；以及
源极绝缘图案，在所述源极结构和所述公共源极图案之间，
其中所述垂直半导体图案穿过所述公共源极图案。
17.根据权利要求16所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案穿透所述公共源极图案。
18.根据权利要求17所述的三维半导体存储器件，其中所述源极结构沿着所述间隙填充绝缘图案的侧壁延伸并且穿透所述源极绝缘图案。
19.根据权利要求16所述的三维半导体存储器件，其中所述源极结构包括：
垂直部分，沿着所述垂直半导体图案的侧壁延伸；以及
水平部分，从所述垂直部分横向延伸并且在所述电极结构之下。
20.根据权利要求19所述的三维半导体存储器件，其中所述源极结构的所述垂直部分的下部在所述公共源极图案中。
21.根据权利要求16所述的三维半导体存储器件，还包括在所述衬底和所述公共源极图案之间的外围逻辑结构，
其中所述外围逻辑结构包括外围逻辑电路、覆盖所述外围逻辑电路的下层间绝缘层和在所述下层间绝缘层中的第一布线，以及
其中所述公共源极图案在所述下层间绝缘层上。
22.根据权利要求21所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案包括空隙。
23.根据权利要求21所述的三维半导体存储器件，还包括：
间隙填充绝缘图案，将所述电极结构分成两个电极结构；
第二布线，在所述电极结构上；以及
穿通通路，穿过所述间隙填充绝缘图案并且连接所述第一布线和所述第二布线。
24.一种三维半导体存储器件，包括：
衬底；
电极结构，包括堆叠在所述衬底上的栅电极；
源极结构，在所述电极结构和所述衬底之间；
垂直半导体图案，穿过所述电极结构和所述源极结构；
数据存储图案，在所述垂直半导体图案的每个和所述电极结构之间；以及
公共源极图案，在所述源极结构和所述衬底之间，
其中所述源极结构包括：
垂直部分，沿着所述垂直半导体图案的侧壁；和
水平部分，从所述垂直部分横向延伸并且在所述电极结构之下，其中所述垂直部分的下部连接到所述公共源极图案，以及
其中所述垂直半导体图案穿过所述公共源极图案并且与所述公共源极图案间隔开。
25.根据权利要求24所述的三维半导体存储器件，其中所述电极结构包括由间隙填充绝缘图案分开的多个电极结构，以及
其中所述间隙填充绝缘图案穿透所述公共源极图案。
CN201910525108.5A 2018-06-21 2019-06-18 三维半导体存储器件 Active CN110634874B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0071518 2018-06-21
KR1020180071518A KR102641737B1 (ko) 2018-06-21 2018-06-21 3차원 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
CN110634874A CN110634874A (zh) 2019-12-31
CN110634874B true CN110634874B (zh) 2024-01-30

Family

ID=68968778

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910525108.5A Active CN110634874B (zh) 2018-06-21 2019-06-18 三维半导体存储器件

Country Status (3)

Country Link
US (2) US10964714B2 (zh)
KR (1) KR102641737B1 (zh)
CN (1) CN110634874B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868032B2 (en) * 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
JP2020092141A (ja) 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
US11721727B2 (en) * 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US11404429B2 (en) * 2018-12-21 2022-08-02 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
JP2020145296A (ja) * 2019-03-06 2020-09-10 キオクシア株式会社 半導体記憶装置
DE102020109687A1 (de) * 2019-07-29 2021-02-04 Samsung Electronics Co., Ltd. Halbleiterspeicherbauelement
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
JP2021048228A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 メモリデバイス
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) * 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11309328B2 (en) * 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102682345B1 (ko) 2020-01-17 2024-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN111276490B (zh) * 2020-02-18 2021-09-14 长江存储科技有限责任公司 一种三维存储器及其制作方法
KR20210109703A (ko) * 2020-02-27 2021-09-07 삼성전자주식회사 3차원 반도체 메모리 소자
US11557597B2 (en) * 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法
WO2021184329A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
KR20210132970A (ko) 2020-04-28 2021-11-05 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
KR20210148460A (ko) 2020-05-28 2021-12-08 삼성전자주식회사 반도체 소자
US11476332B2 (en) 2020-06-02 2022-10-18 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11557569B2 (en) * 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11706918B2 (en) * 2020-07-01 2023-07-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11889683B2 (en) * 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113394226B (zh) * 2020-07-03 2022-06-28 长江存储科技有限责任公司 三维存储器及三维存储器制作方法
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法
KR20220018343A (ko) * 2020-08-06 2022-02-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220082619A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US12040223B2 (en) * 2021-01-05 2024-07-16 Micron Technology, Inc. Microelectronic devices including voids neighboring conductive contacts, and related memory devices, electronic systems, and methods
KR20220108975A (ko) * 2021-01-28 2022-08-04 삼성전자주식회사 분리 패턴들을 갖는 반도체 소자 및 전자 시스템
KR20220109911A (ko) * 2021-01-29 2022-08-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
KR20220156679A (ko) * 2021-05-17 2022-11-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US12087628B2 (en) * 2021-10-25 2024-09-10 Sandisk Technologies Llc High aspect ratio via fill process employing selective metal deposition and structures formed by the same
US12087626B2 (en) 2021-10-25 2024-09-10 Sandisk Technologies Llc High aspect ratio via fill process employing selective metal deposition and structures formed by the same
KR20240001553A (ko) * 2022-06-27 2024-01-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US20240213094A1 (en) * 2022-12-23 2024-06-27 Sandisk Technologies Llc Self-aligned line-and-via structure and method of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN107293544A (zh) * 2016-03-31 2017-10-24 爱思开海力士有限公司 半导体器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3280704B2 (ja) 1992-05-29 2002-05-13 株式会社東芝 半導体記憶装置
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
KR101624980B1 (ko) * 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
KR101738533B1 (ko) 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
US9111799B2 (en) * 2010-05-25 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor device with a pick-up region
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
KR101778287B1 (ko) * 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101325492B1 (ko) 2012-02-24 2013-11-07 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
US8987089B1 (en) * 2013-09-17 2015-03-24 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
WO2015195405A1 (en) * 2014-06-17 2015-12-23 SanDisk Technologies, Inc. A three-dimensional non-volatile memory device having a silicide source line and method of making thereof
US9583439B1 (en) * 2015-08-10 2017-02-28 Macronix International Co., Ltd. Memory device comprising memory strings penetrating through a stacking structure and electrically contacting with a metal layer and method for fabricating the same
KR102485088B1 (ko) * 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9779948B1 (en) * 2016-06-17 2017-10-03 Sandisk Technologies Llc Method of fabricating 3D NAND
KR102632478B1 (ko) 2016-09-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치
US9985098B2 (en) * 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
KR102624170B1 (ko) * 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
US10347654B1 (en) * 2018-05-11 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device employing discrete backside openings and methods of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN107293544A (zh) * 2016-03-31 2017-10-24 爱思开海力士有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20190393238A1 (en) 2019-12-26
US10964714B2 (en) 2021-03-30
US20210242237A1 (en) 2021-08-05
KR102641737B1 (ko) 2024-03-04
US11616076B2 (en) 2023-03-28
KR20190143691A (ko) 2019-12-31
CN110634874A (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
CN110634874B (zh) 三维半导体存储器件
KR102631939B1 (ko) 3차원 반도체 메모리 장치
KR102624170B1 (ko) 3차원 반도체 메모리 장치
CN110416219B (zh) 三维半导体存储器件
CN110518014B (zh) 三维半导体存储器器件及其制造方法
CN107017261B (zh) 半导体器件
KR102614728B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
CN111952309A (zh) 三维半导体存储器件
CN111863822A (zh) 三维半导体存储器件
CN111354731A (zh) 三维半导体存储器件
KR102702595B1 (ko) 3차원 반도체 메모리 장치
US20210296359A1 (en) Three-dimensional semiconductor memory devices
CN112542467A (zh) 半导体存储器件和制造该半导体存储器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant