CN110416219B - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN110416219B
CN110416219B CN201910359902.7A CN201910359902A CN110416219B CN 110416219 B CN110416219 B CN 110416219B CN 201910359902 A CN201910359902 A CN 201910359902A CN 110416219 B CN110416219 B CN 110416219B
Authority
CN
China
Prior art keywords
pattern
substrate
data storage
insulating
source conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910359902.7A
Other languages
English (en)
Other versions
CN110416219A (zh
Inventor
郑恩宅
申重植
辛东润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110416219A publication Critical patent/CN110416219A/zh
Application granted granted Critical
Publication of CN110416219B publication Critical patent/CN110416219B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种三维半导体存储器件包括：衬底；电极结构，包括在垂直于衬底的上表面延伸的第一方向上顺序地堆叠在衬底上的多个栅电极；在衬底与电极结构之间的源极导电图案；穿透电极结构和源极导电图案的垂直半导体图案；以及在垂直半导体图案与电极结构之间沿第一方向延伸的数据存储图案。数据存储图案的下表面接触源极导电图案。数据存储图案的下表面的一部分处于距离衬底的上表面的相对于数据存储图案的下表面的另一部分距离衬底的上表面的高度不同的高度处。

Description

三维半导体存储器件
技术领域
本公开的一些示例实施方式涉及三维半导体器件，更具体地，涉及包括三维布置的存储单元的三维半导体存储器件。
背景技术
半导体器件可以被高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成度可以基于其用于单位存储单元的面积。因此，2D或平面半导体器件的集成密度可以基于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中利用相对高成本的设备来制造这种精细图案，并且2D或平面半导体器件的集成密度的增长会受到限制。
发明内容
已经开发出了包括三维存储单元的三维半导体存储器件来克服上述限制。
根据本发明构思的一些示例实施方式，一种三维半导体存储器件可以包括衬底、在衬底上的电极结构、在衬底与电极结构之间的源极导电图案、穿透电极结构和源极导电图案的垂直半导体图案、以及在垂直半导体图案与电极结构之间沿第一方向延伸的数据存储图案。电极结构可以包括在第一方向上顺序堆叠的多个栅电极，其中第一方向垂直于衬底的上表面延伸。数据存储图案的下表面可以接触源极导电图案。相对于数据存储图案的下表面的另一部分距离衬底的上表面的高度，数据存储图案的下表面的一部分可以处于距离衬底的上表面的不同的高度处。
根据本发明构思的一些示例实施方式，一种三维半导体存储器件可以包括衬底、在衬底上的电极结构、在衬底与电极结构之间的源极导电图案、穿透电极结构和源极导电图案的垂直半导体图案、以及在垂直半导体图案与电极结构之间沿第一方向延伸的数据存储图案。电极结构可以包括在第一方向上顺序堆叠的多个栅电极，其中第一方向垂直于衬底的上表面延伸。数据存储图案的下表面接触源极导电图案。数据存储图案的下表面可以是基本上平坦的。
附图说明
图1是示出根据一些示例实施方式的三维半导体存储器件的单元阵列的示意电路图。
图2是示出根据一些示例实施方式的三维半导体存储器件的俯视图。
图3是沿图2的线I-I'截取的剖视图。
图4是示出图3的源极结构SC的俯视图。
图5是示出图3的擦除控制栅电极EGE、地选择栅电极GGE和单元栅电极CGE的俯视图。
图6A是图3的部分A的放大图。
图6B是图6A的部分AA的放大图。
图7A、8A、9A和10A是示出根据一些示例实施方式的三维半导体存储器件的一部分的剖视图，并且是与图3的部分A对应的放大图。
图7B、8B、9B和10B分别是图7A、8A、9A和10A的部分AA的放大图。
图11、12、13、14、15、16、17、18、19、20、21和22是沿图2的线I-I'截取的剖视图，示出了根据一些示例实施方式的制造三维半导体存储器件的方法。
图23A、23B、23C、24、25A、25B、26A、26B和27是示出形成三维半导体存储器件的数据存储图案的方法的视图，并且是与图19的部分B对应的放大图。
具体实施方式
现在将参照附图更全面地描述各种各样的示例实施方式，附图中示出了一些示例实施方式。然而，本发明构思可以实现为许多替代形式，并且不应被解释为仅限于这里阐述的一些示例实施方式。
图1是示出根据一些示例实施方式的三维半导体存储器件100的单元阵列的示意电路图。
参照图1，三维(3D)半导体存储器件100可以包括公共源极线CSL、多个位线BL0-BL2、以及在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到位线BL0-BL2的每个。单元串CSTR可以共同连接到公共源极线CSL。例如，单元串CSL可以设置在位线BL0-BL2与一个公共源极线CSL之间。在一些示例实施方式中，公共源极线CSL可以包括二维布置的多个公共源极线。在这种情况下，相同的电压可以被施加到公共源极线CSL，或者每个公共源极线CSL可以被独立地控制。
每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、存储单元晶体管MCT、地选择晶体管GST以及擦除控制晶体管ECT。每个存储单元晶体管MCR可以包括数据存储元件。在一些示例实施方式中，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以连接到位线BL0-BL2中的对应一个。在另外的实施方式中，每个单元串CSTR可以包括一个串选择晶体管。在一些示例实施方式中，与第一串选择晶体管SST1和第二串选择晶体管SST2类似，每个单元串CSTR的地选择晶体管GST可以包括串联连接的多个MOS晶体管。
每个单元串CSTR的存储单元晶体管MCT可以位于与公共源极线CSL不同的距离处。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。每个单元串CSTR的擦除控制晶体管ECT可以连接在地选择晶体管GST与公共源极线CSL之间。在一些示例实施方式中，每个单元串CSTR可以包括虚设单元DMC，虚设单元DMC连接在第一串选择晶体管SST1与存储单元晶体管MCT中的相邻一个之间和/或地选择晶体管GST与存储单元晶体管MCT中的相邻一个之间。
第一串选择晶体管SST1可以由第一串选择线SSL1控制。第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多个字线WL0-WLn控制。每个虚设单元DMC可以由虚设字线DWL控制。此外，地选择晶体管GST可以由地选择线GSL控制。擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到单元串CSTR中的相应单元串的擦除控制晶体管ECT的源极。
位于与公共源极线CSL基本相同的距离(例如，在制造公差和/或材料公差内的相同距离)处的存储单元晶体管MCT的栅电极可以共同连接到字线WL0-WLn中的一个，因而可以处于等电位状态。在一些示例实施方式中，尽管存储单元晶体管MCT的栅电极位于与公共源极线CSL基本相同的水平(例如，在制造公差和/或材料公差内的相同水平)处，但是设置在不同行或列中的栅电极可以被独立地控制。
地选择线GSL0-GSL2以及串选择线SSL1和SSL2可以沿x方向延伸，并且可以分别在y方向上彼此间隔开。位于与公共源极线CSL基本相同的水平(例如，在制造公差和/或材料公差内的相同水平)处的地选择线GSL0-GSL2可以彼此电分离，位于与公共源极线CSL基本相同水平(例如，在制造公差和/或材料公差内的相同水平)处的串选择线SSL1或SSL2可以彼此电分离。此外，各个单元串CSTR的擦除控制晶体管ECT可以由公共擦除控制线ECL控制。擦除控制晶体管ECT可以在存储单元阵列的擦除操作期间产生栅诱导漏极泄漏(GIDL)电流。
图2是示出根据一些示例实施方式的三维半导体存储器件100的俯视图。图3是沿图2的线I-I'截取的剖视图。图4是示出图3的源极结构SC的截取的俯视图。图5是示出图3的擦除控制栅电极(EGE)、地选择栅电极(GGE)和单元栅电极(CGE)的俯视图。图6A是图3的部分A的放大图。图6B是图6A的部分AA的放大图。
参照图2和3，源极结构SC和电极结构ST可以设置在衬底10上。衬底10可以是半导体衬底，例如硅衬底、锗衬底或硅-锗衬底。阱区域10w可以设置在衬底10中，使得阱区域10w是衬底10的有限部分。衬底10可以具有第一导电类型。阱区域10w可以包括与第一导电类型不同的第二导电类型的杂质。例如，第一导电类型可以是P型，第二导电类型可以是N型。在这种情况下，阱区域10w可以包括例如磷或砷的N型杂质。在一些示例实施方式中，阱区域10w可以被省略。
源极结构SC可以插置在衬底10与电极结构ST之间，并且可以设置在阱区域10w上。源极结构SC和电极结构ST可以在垂直于衬底10的上表面10U延伸的第一方向D1上顺序地堆叠在衬底10上。如至少图2-3所示，电极结构ST可以沿平行于衬底10的上表面10U的第二方向D2延伸。源极结构SC可以在电极结构ST下方沿第二方向D2延伸。源极结构SC可以包括顺序地堆叠在衬底10上的第一源极导电图案SCP1和第二源极导电图案SCP2，使得第一源极导电图案SCP1在衬底10与电极结构ST之间并且第二源极导电图案SCP2在第一源极导电图案SCP1与电极结构ST之间。因此，将理解，三维半导体存储器件100可以包括在衬底10与电极结构ST之间的源极导电图案(第一源极导电图案SCP1、第二源极导电图案SCP2，或者第一源极导电图案SCP1和第二源极导电图案SCP2两者)。第一源极导电图案SCP1可以直接接触阱区域10w。在一些示例实施方式中，绝缘层可以设置在第一源极导电图案SCP1与阱区域10w之间。第一源极导电图案SCP1和第二源极导电图案SCP2可以包括掺杂有第二导电类型的杂质的半导体材料。第一源极导电图案SCP1中的杂质浓度可以大于第二源极导电图案SCP2中的杂质浓度。作为示例，第一源极导电图案SCP1和第二源极导电图案SCP2可以包括掺杂有例如磷或砷的N型杂质的多晶硅。N型杂质的浓度在第一源极导电图案SCP1中可以比在第二源极导电图案SCP2中大。
当在这里描述时，将理解，相对于参考元件，“在”另一元件“上”的一元件可以在所述另一元件上方或下方。此外，“在”另一元件“上”的一元件可以“直接在”所述另一元件“上”(例如，与所述另一元件接触)，或者可以“间接在”所述另一元件“上”(例如，通过插置元件和/或间隔而不与所述另一元件直接接触)。
参照图3和4，第一源极导电图案SCP1可以具有凹陷侧壁OP。每个凹陷侧壁OP可以朝第一源极导电图案SCP1的内部凹入。第一源极导电图案SCP1可以具有在与第二方向D2交叉且与衬底10的上表面10U平行的第三方向D3上彼此相对的至少一对凹陷侧壁OP。第二源极导电图案SCP2可以覆盖第一源极导电图案SCP1的上表面，并且可以在凹陷侧壁OP上延伸。第二源极导电图案SCP2的一部分可以覆盖第一源极导电图案SCP1的凹陷侧壁OP，并且可以接触衬底10或阱区域10w上的绝缘层11。在一些示例实施方式中，绝缘层11可以被省略。在这种情况下，第二源极导电图案SCP2的所述部分可以直接接触衬底10或阱区域10w。
再次参照图2和3，电极结构ST可以包括下电极结构LST、上电极结构UST、以及在下电极结构LST与上电极结构UST之间的平面绝缘层50。下电极结构LST可以包括沿第一方向D1交替地堆叠在源极结构SC上的下栅电极EGE和GGE以及下绝缘层110a。上电极结构UST可以包括沿第一方向D1交替地堆叠在平面绝缘层50上的上栅电极CGE和SGE以及上绝缘层110b。因此，如至少图3所示，电极结构ST可以包括沿第一方向D1顺序地堆叠在衬底10上的栅电极(统称下栅电极EGE和GGE以及上栅电极CGE和SGE)。平面绝缘层50可以插置在下栅电极EGE和GGE中最上面的栅电极GGE与上栅电极CGE和SGE中最下面的栅电极CGE之间。每个下绝缘层110a、每个上绝缘层110b以及平面绝缘层50可以具有第一方向D1上的厚度。平面绝缘层50的厚度可以大于下绝缘层110a和上绝缘层110b的每个的厚度。下绝缘层110a和上绝缘层110b可以具有基本相同的厚度(例如，在制造公差和/或材料公差内的相同厚度)，或者下绝缘层110a和上绝缘层110b的一部分可以比下绝缘层110a和上绝缘层110b的另一部分厚。作为示例，下绝缘层110a和上绝缘层110b中最上面的绝缘层110b可以比下绝缘层110a和上绝缘层110b中的其它绝缘层厚。
下栅电极EGE和GGE以及上栅电极CGE和SEG可以包括掺杂半导体(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)和/或过渡金属(例如钛或钽)。下绝缘层110a、上绝缘层110b和平面绝缘层50可以包括硅氧化物和/或低k电介质材料。
参照图2、3和5，下栅电极EGE和GGE可以包括擦除控制栅电极EGE和擦除控制栅电极EGE上的地选择栅电极GGE。擦除控制栅电极EGE可以与源极结构SC相邻。下绝缘层110a中最下面的一个可以设置在擦除控制栅电极EGE与源极结构SC之间。擦除控制栅电极EGE可以用作用于控制图1所示的存储单元阵列的擦除操作的擦除控制晶体管ECT的栅电极。地选择栅电极GGE可以用作图1所示的地选择晶体管GST的栅电极。擦除控制栅电极EGE和地选择栅电极GGE可以沿第二方向D2延伸。
上栅电极CGE和SGE可以包括单元栅电极CGE和串选择栅电极SGE。单元栅电极CGE可以设置在地选择栅电极GGE与串选择栅电极SGE之间，并且可以相对于彼此位于距离衬底10的上表面10U的不同高度处。单元栅电极CGE可以用作图1所示的存储单元晶体管MCT的栅电极。单元栅电极CGE可以沿第二方向D2延伸。
参照图2和3，串选择栅电极SGE可以包括在第三方向D3上彼此横向间隔开的一对串选择栅电极SGE1和SGE2。该对串选择栅电极SGE1和SGE2可以通过其间的分离绝缘图案105彼此分离。分离绝缘图案105可以具有沿第二方向D2延伸的线形形状。分离绝缘图案105可以包括例如硅氧化物的绝缘材料。串选择栅电极SGE可以用作图1所示的串选择晶体管SST2的栅电极。在一些示例实施方式中，额外串选择栅电极SGE可以设置在串选择栅电极SGE与单元栅电极CGE中最上面的栅电极之间。在这种情况下，额外串选择栅电极SGE可以包括在第三方向D3上彼此间隔开的一对额外串选择栅电极SGE1和SGE2，并且额外串选择栅电极SGE和串选择栅电极SGE可以用作串选择晶体管SST1和SST2的栅电极。
垂直半导体图案VS可以设置在衬底10上。每个垂直半导体图案VS可以沿第一方向D1延伸以穿透电极结构ST和源极结构SC。每个垂直半导体图案VS的下端部分可以设置在衬底10或阱区域10w中。在俯视图中，垂直半导体图案VS可以沿一方向或以Z字形形式布置。每个垂直半导体图案VS可以具有其下端闭合的管形状或通心粉形状。垂直半导体图案VS可以包括半导体材料，例如硅、锗或其化合物。垂直半导体图案VS可以包括掺杂杂质的半导体材料或未掺杂杂质的本征半导体材料。垂直半导体图案VS可以包括多晶半导体材料。垂直半导体图案VS可以用作图1所示的擦除控制晶体管ECT、串选择晶体管SST和地选择晶体管GST以及存储单元晶体管MCT的沟道。
每个垂直半导体图案VS的下侧壁可以接触第一源极导电图案SCP1。
参照图6A，第一源极导电图案SCP1可以包括在衬底10上(例如，相对于衬底10在电极结构ST下方)沿第二方向D2基本上平行(例如，在制造公差和/或材料公差内平行)于衬底10的上表面10U延伸的水平部分HP、以及在第一方向D1上从水平部分HP突出(“延伸”)的垂直部分SP。第一源极导电图案SCP1的垂直部分SP可以接触每个垂直半导体图案VS的侧壁的一部分，并且可以围绕和/或覆盖每个垂直半导体图案VS的侧壁的所述部分。第一源极导电图案SCP1的水平部分HP可以插置在衬底10的上表面10U与第二源极导电图案SCP2之间。第一源极导电图案SCP1的水平部分HP可以接触衬底10或阱区域10w。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁与衬底10之间以及在每个垂直半导体图案VS的侧壁与第二源极导电图案SCP2之间延伸。第一源极导电图案SCP1的水平部分HP可以在其中包括至少一个气隙AG或接缝。
再次参照图2和3，数据存储图案DSP可以插置在每个垂直半导体图案VS与电极结构ST之间。数据存储图案DSP可以沿第一方向D1延伸，并且可以围绕每个垂直半导体图案VS的侧壁。数据存储图案DSP可以具有其上端和下端敞开的管形状或通心粉形状。如至少图3所示，并且如至少图6A-6B进一步所示，数据存储图案DSP的下表面DSP_L可以接触第一源极导电图案SCP1。
参照图6A和6B，数据存储图案DSP的下表面DSP_L可以位于比擦除控制栅电极EGE的下表面EGE_L低的高度处(例如，相对于擦除控制栅电极EGE的下表面EGE_L靠近衬底10的上表面10U)，并且可以接触第一源极导电图案SCP1的垂直部分SP。当在此使用时，术语“高度”意思是从衬底10的上表面10U起测量的距离。在一些示例实施方式中，数据存储图案DSP的下部可以插置在每个垂直半导体图案VS的侧壁与第二源极导电图案SCP2之间。数据存储图案DSP的下表面DSP_L可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处(“相对于第一源极导电图案SCP1的水平部分HP的上表面HP_U远离衬底10的上表面10U”)。
数据存储图案DSP可以是NAND闪速存储器件的数据存储层。数据存储图案DSP可以包括在每个垂直半导体图案VS与电极结构ST之间的第一绝缘图案210、在第一绝缘图案210与电极结构ST之间的第二绝缘图案200、以及在每个垂直半导体图案VS与第一绝缘图案210之间的第三绝缘图案220。第一绝缘图案210可以是电荷存储层，例如陷阱绝缘层、包含导电纳米点的绝缘层、或浮置栅电极。作为示例，第一绝缘图案210可以包括硅氮化物、硅氮氧化物、富硅氮化物、纳米晶体硅和层叠陷阱层中的至少一种。第二绝缘图案200可以包括具有比第一绝缘图案210大的带隙的材料。因此，第二绝缘图案200可以包括与第一绝缘图案210不同的材料。第二绝缘图案200可以是阻挡层，并且可以包括例如铝氧化物或铪氧化物的高k电介质材料。第三绝缘图案220可以包括具有比第一绝缘图案210大的带隙的材料。第三绝缘图案220可以是隧道绝缘层并且可以包括例如硅氧化物。
相对于衬底10的上表面10U，数据存储图案DSP的下表面DSP_L的一部分可以相对于数据存储图案DSP的下表面DSP_L的另一部分位于距离衬底10的上表面10U的不同高度处。如至少图6A-6B所示，第二绝缘图案200的下表面200L可以相对于第一绝缘图案210的下表面210L位于距离衬底10的上表面10U的不同高度处。在一些示例实施方式中，包括至少图6B所示的示例实施方式，第二绝缘图案200的下表面200L可以位于比第一绝缘图案210的下表面210L高的高度处(“可以相对于第一绝缘图案210的下表面210L远离衬底10的上表面10U”)。第三绝缘图案220的下表面220L可以相对于第一绝缘图案210的下表面210L位于距离衬底10的上表面10U的不同高度处。在一些示例实施方式中，第三绝缘图案220的下表面220L可以位于比第一绝缘图案210的下表面210L低的高度处(“可以相对于第一绝缘图案210的下表面210L靠近衬底10的上表面10U”)。第三绝缘图案220的下表面220L和第一绝缘图案210的下表面210L可以在相对于衬底10的上表面10U倾斜的同时彼此对准。
第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以接触第一源极导电图案SCP1的垂直部分SP。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁的垂直延伸方向(例如第一方向D1)上具有宽度SP_W。第一源极导电图案SCP1的垂直部分SP的宽度SP_W可以在远离每个垂直半导体图案VS的侧壁的方向上增大。
参照图2、3和6A，虚设数据存储图案DSPr可以设置在每个垂直半导体图案VS与衬底10或阱区域10w之间。虚设数据存储图案DSPr可以设置在衬底10或阱区域10w中。每个垂直半导体图案VS可以通过虚设数据存储图案DSPr与衬底10或阱区域10w间隔开(“不与衬底10或阱区域10w直接接触”)。虚设数据存储图案DSPr可以设置在每个垂直半导体图案VS的下表面与衬底10或阱区域10w之间，并且可以延伸到每个垂直半导体图案VS的侧壁上。虚设数据存储图案DSPr可以具有U形剖面。数据存储图案DSP可以在第一方向D1上与虚设数据存储图案DSPr间隔开(“不与虚设数据存储图案DSPr直接接触”)，并且源极结构SC在它们之间。
虚设数据存储图案DSPr的最上表面可以低于衬底10的上表面10U。虚设数据存储图案DSPr可以与数据存储图案DSP垂直间隔开，并且第一源极导电图案SCP1的垂直部分SP在它们之间。如至少图6A所示，虚设数据存储图案DSPr的最上表面可以接触第一源极导电图案SCP1的垂直部分SP。虚设数据存储图案DSPr可以具有与数据存储图案DSP基本相同的多层结构(例如，在制造公差和/或材料公差内的相同多层结构)。例如，虚设数据存储图案DSPr可以包括在每个垂直半导体图案VS与衬底10或阱区域10w之间的第一虚设绝缘图案210r、在第一虚设绝缘图案210r与衬底10或阱区域10w之间的第二虚设绝缘图案200r、以及在第一虚设绝缘图案210r与每个垂直图案VS之间的第三虚设绝缘图案220r。第一虚设绝缘图案210r、第二虚设绝缘图案200r和第三虚设绝缘图案220r可以分别包括与第一绝缘图案210、第二绝缘图案200和第三绝缘图案220相同的材料，使得虚设数据存储图案DSPr和数据存储图案DSP包括相同(“共同”)的材料。
再次参照图2和3，掩埋绝缘图案160可以填充每个垂直半导体图案VS的内部。掩埋绝缘图案160可以包括例如硅氧化物。导电垫150可以设置在每个垂直半导体图案VS上。导电垫150可以覆盖掩埋绝缘图案160的上表面和每个垂直半导体图案VS的最上表面。导电垫150可以包括掺杂杂质的半导体材料和/或导电材料。数据存储图案DSP可以从每个垂直半导体图案VS的侧壁延伸到导电垫150的侧壁。数据存储图案DSP可以围绕导电垫150的侧壁。数据存储图案DSP的最上表面可以与导电垫150的上表面基本上共面(例如，在制造公差和/或材料公差内共面)。
公共源极插塞CSP可以分别设置在电极结构ST的彼此相反侧，并且可以连接到衬底10或阱区域10w。公共源极插塞CSP可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开，并且电极结构ST在它们之间。公共源极插塞CSP可以不与垂直半导体图案VS直接接触。
公共源极插塞CSP可以分别设置在源极结构SC的彼此相反侧，并且可以在第三方向D3上与源极结构SC彼此间隔开。在一些示例实施方式中，电极结构ST可以设置在相邻的公共源极区域之间。公共源极区域可以分别设置在电极结构ST的彼此相反侧的衬底10中，并且可以沿第二方向D2延伸。在这种情况下，公共源极插塞CSP可以分别设置在电极结构ST的彼此相反侧，并且可以分别连接到公共源极区域。侧壁绝缘间隔物SS可以分别设置在电极结构ST的彼此相反侧。每个侧壁绝缘间隔物SS可以设置在每个公共源极插塞CSP与电极结构ST之间。每个侧壁绝缘间隔物SS可以在每个公共源极插塞CSP与源极结构SC之间延伸，并且可以接触衬底10或阱区域10w。公共源极插塞CSP可以包括导电材料。侧壁绝缘间隔物SS可以包括例如硅氮化物。
盖绝缘层120可以设置在电极结构ST上，并且可以覆盖电极结构ST的上表面和导电垫150的上表面。盖绝缘层120的上表面可以与公共源极插塞CSP的上表面基本上共面(例如，在制造公差和/或材料公差内共面)。层间绝缘层130可以设置在盖绝缘层120上以覆盖公共源极插塞CSP的上表面。盖绝缘层120和层间绝缘层130可以包括例如硅氧化物的绝缘材料。第一接触125可以设置在导电垫150上。第一接触125可以穿透盖绝缘层120以连接到导电垫150。第二接触135可以穿透层间绝缘层130以连接到第一接触125。第一接触125和第二接触135可以包括导电材料。位线BL可以设置在层间绝缘层130上。位线BL可以沿第三方向D3延伸并且可以在第二方向D2上彼此间隔开。垂直半导体图案VS可以包括不与第一接触125或第二接触135连接的虚设垂直半导体图案DVS。除虚设垂直半导体图案DVS以外的每个垂直半导体图案VS可以通过第一接触125和第二接触135电连接到位线BL中的对应一个。位线BL可以包括导电材料。参照图1，随着擦除电压在存储单元阵列的擦除操作期间被施加到源极结构SC，可以在擦除控制晶体管ECT中产生栅诱导漏极泄漏(GIDL)电流。因此，可以对存储单元执行擦除操作。
图7A是示出根据一些示例实施方式的三维半导体存储器件100的一部分的剖视图，并且是与图3的部分A对应的放大图。图7B是图7A的部分AA的放大图。在下文中主要描述图7A-7B所示的示例实施方式与前述示例实施方式之间的不同之处。
参照图7A和7B，数据存储图案DSP的下表面DSP_L可以位于比擦除控制栅电极EGE的下表面EGE_L低的高度处(“相对于擦除控制栅电极EGE的下表面EGE_L靠近衬底10的上表面10U”)(因而可以相对于栅电极(EGE、GGE、CGE、SGE)中最下面的栅电极的下表面靠近衬底10的上表面10U)，并且可以接触第一源极导电图案SCP1的垂直部分SP。数据存储图案DSP的下表面DSP_L可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处。
数据存储图案DSP的下表面DSP_L可以与衬底10的上表面10U基本平行(例如，在制造公差和/或材料公差内平行)。数据存储图案DSP的下表面DSP_L可以是平坦的或基本上平坦的(例如，在制造公差和/或材料公差内是平坦的)。第一绝缘图案210的下表面210L、第二绝缘图案200的下表面200L和第三绝缘图案220的下表面220L可以位于距离衬底10的上表面10U的基本相同的高度(例如，在制造公差和/或材料公差内的相同高度)处。第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以接触第一源极导电图案SCP1的垂直部分SP。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁的延伸方向(例如第一方向D1)上具有宽度SP_W。第一源极导电图案SCP1的垂直部分SP的宽度SP_W可以在远离每个垂直半导体图案VS的侧壁的方向上基本恒定(例如，在制造公差和/或材料公差内恒定)。
图8A是示出根据一些示例实施方式的三维半导体存储器件100的一部分的剖视图，并且是与图3的部分A对应的放大图。图8B是图8A的部分AA的放大图。在下文中主要描述图8A-8B所示的示例实施方式与前述示例实施方式之间的不同之处。
参照图8A和8B，数据存储图案DSP的下表面DSP_L可以位于比擦除控制栅电极EGE的下表面EGE_L低的高度处，并且可以接触第一源极导电图案SCP1的垂直部分SP。数据存储图案DSP的下表面DSP_L可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处。
数据存储图案DSP可以包括第一绝缘图案210、第二绝缘图案200和第三绝缘图案220。第二绝缘图案200可以包括第一部分P1和在第一部分P1与第一源极导电图案SCP1之间的第二部分P2。第二绝缘图案200的第二部分P2可以接触第一源极导电图案SCP1的垂直部分SP。作为示例，第二绝缘图案200的第二部分P2可以包括与第二绝缘图案200的第一部分P1不同的材料。作为另一示例，第二绝缘图案200的第二部分P2可以包括与第二绝缘图案200的第一部分P1相同的材料，并且可以包括密度比第二绝缘图案200的第一部分P1的材料小的材料。第二绝缘图案200的第二部分P2可以包括例如硅氧化物。
数据存储图案DSP的下表面DSP_L可以与衬底10的上表面10U基本平行(例如，在制造公差和/或材料公差内平行)。数据存储图案DSP的下表面DSP_L可以是基本上平坦的(例如，在制造公差和/或材料公差内是平坦的)。第一绝缘图案210的下表面210L、第二绝缘图案200的下表面200L和第三绝缘图案220的下表面220L可以位于距离衬底10的上表面10U的基本相同的高度(例如，在制造公差和/或材料公差内的相同高度)处。第二绝缘图案200的下表面200L可以对应于第二绝缘图案200的第二部分P2的下表面。第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以接触第一源极导电图案SCP1的垂直部分SP。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁的延伸方向(例如第一方向D1)上具有宽度SP_W。第一源极导电图案SCP1的垂直部分SP的宽度SP_W可以在远离每个垂直半导体图案VS的侧壁的方向上基本恒定(例如，在制造公差和/或材料公差内恒定)。
图9A是示出根据一些示例实施方式的三维半导体存储器件100的一部分的剖视图，并且是与图3的部分A对应的放大图。图9B是图9A的部分AA的放大图。在下文中主要描述图9A-9B所示的示例实施方式与前述示例实施方式之间的不同之处。
参照图9A和9B，数据存储图案DSP的下表面DSP_L可以位于比擦除控制栅电极EGE的下表面EGE_L低的高度处，并且可以接触第一源极导电图案SCP1的垂直部分SP。数据存储图案DSP的下表面DSP_L可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处。
相对于衬底10的上表面10U，数据存储图案DSP的下表面DSP_L的一部分可以位于与数据存储图案DSP的下表面DSP_L的另一部分不同的高度处。第二绝缘图案200的下表面200L可以位于与第一绝缘图案210的下表面210L不同的高度处。例如，第二绝缘图案200的下表面200L可以位于比第一绝缘图案210的下表面210L高的高度处(“相对于第一绝缘图案210的下表面210L远离衬底10的上表面10U”)。第三绝缘图案220的下表面220L可以位于与第一绝缘图案210的下表面210L不同的高度处。例如，第三绝缘图案220的下表面220L可以位于比第一绝缘图案210的下表面210L高的高度处(“相对于第一绝缘图案210的下表面210L远离衬底10的上表面10U”)。因为第一绝缘图案210的下表面210L位于比第二绝缘图案200的下表面200L和第三绝缘图案220的下表面220L低的高度处(“相对于第二绝缘图案200的下表面200L和第三绝缘图案220的下表面220L靠近衬底10的上表面10U”)，所以第一绝缘图案210可以比第二绝缘图案200和第三绝缘图案220朝衬底10突出得更远。
第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以接触第一源极导电图案SCP1的垂直部分SP。第一绝缘图案210的突出部分可以设置在第一源极导电图案SCP1的垂直部分SP中，并且可以被第一源极导电图案SCP1的垂直部分SP覆盖。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁的延伸方向(例如第一方向D1)上具有宽度SP_W。第一源极导电图案SCP1的垂直部分SP的宽度SP_W可以在远离每个垂直半导体图案VS的侧壁的方向上减小然后增大。
图10A是示出根据一些示例实施方式的三维半导体存储器件100的一部分的剖视图，并且是与图3的部分A对应的放大图。图10B是图10A的部分AA的放大图。在下文中主要描述图10A-10B所示的示例实施方式与前述示例实施方式之间的不同之处。
参照图10A和10B，数据存储图案DSP的下表面DSP_L可以位于比擦除控制栅电极EGE的下表面EGE_L低的高度处(“相对于擦除控制栅电极EGE的下表面EGE_L靠近衬底10的上表面10U”)，并且可以接触第一源极导电图案SCP1的垂直部分SP。数据存储图案DSP的下表面DSP_L可以位于比第一源极导电图案SCP1的水平部分HP的上表面HP_U高的高度处。
相对于衬底10的上表面10U，数据存储图案DSP的下表面DSP_L的一部分可以位于与数据存储图案DSP的下表面DSP_L的另一部分不同的高度处。第二绝缘图案200的下表面200L可以位于与第一绝缘图案210的下表面210L不同的高度处。例如，第二绝缘图案200的下表面200L可以位于比第一绝缘图案210的下表面210L低的高度处(“相对于第一绝缘图案210的下表面210L靠近衬底10的上表面10U”)。第三绝缘图案220的下表面220L可以位于与第一绝缘图案210的下表面210L不同的高度处。例如，第三绝缘图案220的下表面220L可以位于比第一绝缘图案210的下表面210L高的高度处(“相对于第一绝缘图案210的下表面210L远离衬底10的上表面10U”)。第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以在相对于衬底10的上表面10U倾斜的同时彼此对准。
第一至第三绝缘图案210、200和220的下表面210L、200L和220L可以接触第一源极导电图案SCP1的垂直部分SP。第一源极导电图案SCP1的垂直部分SP可以在每个垂直半导体图案VS的侧壁的延伸方向(例如第一方向D1)上具有宽度SP_W。第一源极导电图案SCP1的垂直部分SP的宽度SP_W可以在远离每个垂直半导体图案VS的侧壁的方向上减小。
根据一些示例实施方式，源极结构SC和电极结构ST可以顺序地堆叠在衬底10上，并且垂直半导体图案VS可以穿透源极结构SC和电极结构ST。源极结构SC的第一源极导电图案SCP1可以直接接触垂直半导体图案VS的下侧壁。因此，用于垂直半导体图案VS与第一源极导电图案SCP1之间的电连接的工艺可以被省略。
此外，第一源极导电图案SCP1可以包括在第一方向D1上从水平部分HP突出的垂直部分SP，并且数据存储图案DSP的下表面DSP_L可以接触第一源极导电图案SCP1的垂直部分SP。数据存储图案DSP的下表面DSP_L的轮廓可以各种各样地改变，从而可以优化擦除控制栅电极EGE与第一源极导电图案SCP1之间的距离。因此，可以在存储单元阵列的擦除操作期间优化栅诱导漏极泄漏(GIDL)电流，因而改善三维半导体器件的操作特性。
图11、12、13、14、15、16、17、18、19、20、21和22是沿图2的线I-I'截取的剖视图，示出了根据一些示例实施方式的制造三维半导体存储器件的方法。图23A、23B、23C、24、25A、25B、26A、26B和27是示出形成三维半导体存储器件的数据存储图案的方法的视图，并且是与图19的部分B对应的放大图。
参照图2和11，绝缘层11a可以在衬底10上形成。衬底10可以是半导体衬底，例如硅衬底、锗衬底或硅-锗衬底。绝缘层11a可以包括例如硅氧化物。
参照图2和12，下牺牲图案LSP和掩模图案MP可以在绝缘层11a上顺序地形成。下牺牲图案LSP可以通过在绝缘层11a上形成下牺牲层、在下牺牲层上形成掩模图案MP、以及使用掩模图案MP作为蚀刻掩模蚀刻牺牲层以暴露绝缘层11a而形成。通过蚀刻工艺，下牺牲图案LSP可以包括暴露绝缘层11a的开口250。下牺牲图案LSP可以包括相对于绝缘层11a具有蚀刻选择性的材料。例如，下牺牲图案LSP可以包括硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种。
参照图2和13，在形成下牺牲图案LSP之后，掩模图案MP可以被去除。此后，缓冲绝缘层12和源极导电层SCP可以在牺牲图案LSP上顺序地形成。缓冲绝缘层12可以形成为以均匀的厚度覆盖下牺牲图案LSP的上表面和下牺牲图案LSP由开口250暴露的侧壁。源极导电层SCP可以形成为以均匀的厚度覆盖下牺牲图案LSP的上表面和开口250的内表面。因此，源极导电层SCP的上表面可以包括朝开口250凹入的表面255。缓冲绝缘层12可以包括例如硅氧化物。源极导电层SCP可以包括例如掺杂有N型杂质的多晶硅层。
参照图2和14，分离层13可以被形成以覆盖源极导电层SCP的凹陷表面255。分离层13的形成可以包括在源极导电层SCP上形成分离层13、以及使分离层13平坦化以暴露源极导电层SCP的上表面。分离层13可以包括例如硅氧化物。
参照图2和15，下绝缘层110a和下牺牲层LSL可以在源极导电层SCP上交替地堆叠。下牺牲层LSL可以包括相对于下绝缘层110a具有蚀刻选择性的材料。在一些示例实施方式中，下牺牲层LSL可以包括与下牺牲图案LSP相同的材料。平面绝缘层50可以在下牺牲层LSL中的最上面的一个上形成。平面绝缘层50可以以比每个下绝缘层110a大的厚度形成，并且可以包括例如硅氧化物。上绝缘层110b和上牺牲层USL可以在平面绝缘层50上交替地堆叠。上牺牲层USL可以包括相对于上绝缘层110b具有蚀刻选择性的材料。在一些示例实施方式中，上牺牲层USL可以包括与下牺牲层LSL和下牺牲图案LSP相同的材料。作为示例，上牺牲层USL和下牺牲层LSL可以包括硅氮化物，上部绝缘层110b和下绝缘层110a可以包括硅氧化物。上牺牲层USL和下牺牲层LSL、上绝缘层110b和下绝缘层110a以及平面绝缘层50可以构成模制结构MS。
参照图2和16，分离绝缘图案105可以在模制结构MS中形成。分离绝缘图案105可以分离上牺牲层USL中最上面的一个。例如，最上面的上牺牲层USL可以被分离绝缘图案105分离成彼此横向间隔开的一对上牺牲层USL。此后，垂直结构VP可以被形成以穿透模制结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP和绝缘层11a。垂直结构VP的形成可以包括：形成穿透模制结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP和绝缘层11a的垂直孔VH以暴露衬底10，以及在垂直孔VH中顺序地形成数据存储层DSL和垂直半导体图案VS。数据存储层DSL和垂直半导体图案VS可以填充垂直孔VH的一部分，并且可以以均匀的厚度覆盖垂直孔VH的内表面。垂直结构VP的形成还可以包括在形成数据存储层DSL和垂直半导体图案VS之后形成掩埋绝缘图案160以填充垂直孔VH的剩余部分。
数据存储层DSL可以包括顺序地堆叠在垂直孔VH的内表面上的阻挡绝缘层、电荷存储层和隧道绝缘层。垂直半导体图案VS可以通过使用化学气相沉积或原子层沉积在数据存储层DSL上以均匀的厚度沉积半导体层、然后执行平坦化工艺以暴露模制结构MS的上表面而形成。垂直半导体图案VS可以包括掺杂杂质的半导体材料或未掺杂杂质的本征半导体材料。垂直结构VP的形成还可以包括在垂直半导体图案VS的上端上形成导电垫150。导电垫150的下表面可以比最上面的上牺牲层USL的上表面高地定位。在形成导电垫150之后，盖绝缘层120可以在模制结构MS上形成以覆盖导电垫150的上表面。
参照图2和17，沟槽T可以被形成为穿透盖绝缘层120和模制结构MS以暴露源极导电层SCP。沟槽T可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开。沟槽T可以与垂直结构VP横向间隔开。牺牲间隔物层170可以在每个沟槽T的内表面上形成。牺牲间隔物层170可以填充每个沟槽T的一部分，并且可以形成为以均匀的厚度覆盖每个沟槽T的内表面。牺牲间隔物层170可以包括相对于模制结构MS具有蚀刻选择性的材料。例如，牺牲间隔物层170可以包括多晶硅。
参照图2和18，牺牲间隔物层170可以被各向异性地蚀刻，以在每个沟槽T的内表面上形成牺牲间隔物171。当牺牲间隔物层170被各向异性地蚀刻时，源极导电层SCP的一部分被每个沟槽T暴露，并且缓冲绝缘层12的一部分也可以被蚀刻，使得通孔H可以在每个沟槽T中形成以暴露下牺牲图案LSP。由通孔H暴露的下牺牲图案LSP可以通过执行各向同性蚀刻工艺被去除，从而可以形成水平凹陷区域HR以暴露数据存储层DSL的一部分。各向同性蚀刻工艺可以使用相对于牺牲间隔物171、源极导电层SCP、缓冲绝缘层12和绝缘层11a具有蚀刻选择性的蚀刻条件被执行。水平凹陷区域HR可以在源极导电层SCP与衬底10之间从通孔H水平地延伸，并且可以是源极导电层SCP与衬底10之间的空白空间。源极导电层SCP的填充在下牺牲图案LSP的开口250内部的部分可以用作支撑件，以防止模制结构MS在水平凹陷区域HR的形成期间倒塌。
参照图2和19，数据存储层DSL的由水平凹陷区域HR暴露的部分可以被去除以暴露垂直半导体图案VS的侧壁的一部分，使得数据存储层DSL可以被划分为彼此垂直间隔开的数据存储图案DSP和虚设数据存储图案DSPr。数据存储层DSL的所述部分的去除可以包括通过利用相对于衬底10、源极导电层SCP、垂直半导体图案VS和牺牲间隔物171的蚀刻选择性执行蚀刻工艺而去除绝缘层11a和缓冲绝缘层12的一部分。因此，源极导电层SCP的下表面和衬底10的上表面10U可以通过水平凹陷区域HR暴露，并且与源极导电层SCP的一部分接触的绝缘层11可以留在衬底10上。随着数据存储层DSL的所述部分被去除，可以形成底切区域UC。底切区域UC可以是从水平凹陷区域HR垂直(例如沿第一方向D1)延伸的空白空间。底切区域UC可以在垂直半导体图案VS的侧壁与源极导电层SCP的侧壁之间以及在半导体图案VS的侧壁与衬底10之间延伸。底切区域UC可以暴露数据存储图案DSP的下表面和虚设数据存储图案DSPr的上表面。随着去除数据存储层DSL的所述部分的蚀刻工艺各种各样地改变，数据存储图案DSP的下表面的轮廓和虚设数据存储图案DSPr的上表面的轮廓可以各种各样地改变。
图23A、23B和23C示出形成数据存储图案DSP的方法的示例，并且是与图19的部分B对应的放大图。
参照图23A，数据存储层DSL可以包括在垂直半导体图案VS与模制结构MS之间的第一绝缘层210F、在第一绝缘层210F与模制结构MS之间的第二绝缘层200F、以及在第一绝缘层210F与垂直半导体图案VS之间的第三绝缘层220F。第一绝缘层210F、第二绝缘层200F和第三绝缘层220F可以分别对应于NAND闪速存储器件的电荷存储层、阻挡绝缘层和隧道绝缘层。水平凹陷区域HR可以暴露数据存储层DSL的第二绝缘层200F。数据存储层DSL的所述部分的去除可以包括通过执行第一蚀刻工艺而蚀刻第二绝缘层200F的一部分。第一蚀刻工艺可以使用相对于衬底10、源极导电层SCP、牺牲间隔物171和第一绝缘层210F具有蚀刻选择性的蚀刻条件被执行。绝缘层11a和缓冲绝缘层12的一部分可以通过第一蚀刻工艺被去除，因而暴露第一绝缘层210F。由于第一蚀刻工艺，第二绝缘层200F的剩余部分(例如第二虚设绝缘图案200r)可以留在衬底10中。第一蚀刻工艺可以是使用例如氢氟酸(HF)的湿蚀刻工艺。
参照图23B，数据存储层DSL的所述部分的去除可以包括通过执行第二蚀刻工艺而蚀刻第一绝缘层210F的一部分。第二蚀刻工艺可以使用相对于衬底10、源极导电层SCP、牺牲间隔物171以及第二绝缘层200F和第三绝缘层220F具有蚀刻选择性的蚀刻条件被执行。由于第二蚀刻工艺，第三绝缘层220F可以被暴露，并且第一绝缘层210F的剩余部分(例如第一虚设绝缘图案210r)可以留在衬底10中。第二蚀刻工艺可以是使用例如磷酸的湿蚀刻工艺。
参照图23C，数据存储层DSL的所述部分的去除可以包括通过执行第三蚀刻工艺而蚀刻第三绝缘层220F的一部分。第三蚀刻工艺可以使用相对于衬底10、源极导电层SCP、牺牲间隔物171、垂直半导体图案VS和第一绝缘层210F具有蚀刻选择性的蚀刻条件被执行。第二绝缘层200F的一部分也可以通过第三蚀刻工艺被蚀刻。由于第三蚀刻工艺，垂直半导体图案VS的侧壁可以被暴露，并且第三绝缘层220F的剩余部分(例如第三虚设绝缘图案220r)可以留在衬底10中。第三蚀刻工艺可以是使用例如氢氟酸的湿蚀刻工艺。
通过执行第一至第三蚀刻工艺，可以形成底切区域UC。第一绝缘层210F可以被划分成通过底切区域UC彼此垂直间隔开的第一绝缘图案210和第一虚设绝缘图案210r。第二绝缘层200F可以被划分成通过底切区域UC彼此垂直间隔开的第二绝缘图案200和第二虚设绝缘图案200r。第三绝缘层220F可以被划分成通过底切区域UC彼此垂直间隔开的第三绝缘图案220和第三虚设绝缘图案220r。第一至第三绝缘图案210、200和220可以构成数据存储图案DSP。第一虚设绝缘图案210r、第二虚设绝缘图案200r和第三虚设绝缘图案220r可以分别对应于第一绝缘层210F的剩余部分(例如第一虚设绝缘图案210r)、第二绝缘层200F的剩余部分(例如第二虚设绝缘图案210r)、以及第三绝缘层220F的剩余部分(例如第三虚设绝缘图案220r)，并且可以构成虚设数据存储图案DSPr。通过控制第一至第三蚀刻工艺的蚀刻条件，数据存储图案DSP可以形成为具有如图6A和6B所示的以下结构：第二绝缘图案200的下表面200L比第一绝缘图案210的下表面210L高地定位，并且第三绝缘图案220的下表面220L比第一绝缘图案210的下表面210L低地定位。
图24示出形成数据存储图案DSP的方法的示例，并且是与图19的部分B对应的放大图。
首先，如参照图23A和23B所述，通过执行第一蚀刻工艺和第二蚀刻工艺，第二绝缘层200F的一部分和第一绝缘层210F的一部分可以被蚀刻。第三绝缘层220F可以通过第二蚀刻工艺被暴露。
参照图24，数据存储层DSL的所述部分的去除可以包括通过执行第四蚀刻工艺而蚀刻第三绝缘层220F的一部分。第四蚀刻工艺可以使用相对于衬底10、源极导电层SCP和牺牲间隔物171具有蚀刻选择性的蚀刻条件被执行。第四蚀刻工艺的蚀刻条件可以相对于第一至第三绝缘层210F、200F和220F不具有蚀刻选择性。在第四蚀刻工艺的蚀刻条件下，第一至第三绝缘层210F、200F和220F的蚀刻速率可以基本相等(例如，在制造公差和/或材料公差内相等)。第一至第三绝缘层210F、200F和220F的每个的一部分可以被蚀刻。垂直半导体图案VS的侧壁可以通过第四蚀刻工艺被暴露。
底切凹陷区域UC可以通过执行第一蚀刻工艺、第二蚀刻工艺和第四蚀刻工艺而形成。因此，包括第一至第三绝缘图案210、200和220的数据存储图案DSP以及包括第一至第三虚设绝缘图案210r、200r和220r的虚设数据存储图案DSPr可以被形成。根据一些示例实施方式，第四蚀刻工艺可以使用相对于第一至第三绝缘层210F、200F和220F不具有蚀刻选择性的蚀刻条件被执行，但是在第四蚀刻工艺期间，通过蚀刻工艺的微负载效应，第一绝缘层210F的蚀刻量可以小于第二绝缘层200F和第三绝缘层220F的每个的蚀刻量。因此，数据存储图案DSP可以形成为具有基本上平坦(例如，在制造公差和/或材料公差内平坦)的下表面DSP_L，如图7A和7B所示。
图25A和25B示出形成数据存储图案DSP的方法的示例，并且是与图19的部分B对应的放大图。
如参照图23A至23C所述，第一绝缘层210F的一部分、第二绝缘层200F的一部分和第三绝缘层220F的一部分可以通过执行第一至第三蚀刻工艺被蚀刻。垂直半导体图案VS的侧壁可以通过第三蚀刻工艺被暴露。底切区域UC可以通过第一至第三蚀刻工艺形成。
参照图25A，第四绝缘层190可以被形成以覆盖水平凹陷区域HR和底切凹陷区域UC的内表面。第四绝缘层190可以以均匀的厚度覆盖水平凹陷区域HR和底切凹陷区域UC的内表面。第四绝缘层190可以通过例如原子层沉积工艺形成。在一些示例实施方式中，第四绝缘层190可以包括与第二绝缘层200F不同的材料。在另外的实施方式中，第四绝缘层190可以包括与第二绝缘层200F相同的材料，并且可以包括密度比第二绝缘层200F的材料小的材料。例如，第四绝缘层190可以包括硅氧化物。
参照图25B，第四绝缘层190的一部分可以从水平凹陷区域HR和底切区域UC的内表面被去除。第四绝缘层190的去除可以包括使用相对于衬底10、源极导电层SCP、牺牲间隔物171和垂直半导体图案VS具有蚀刻选择性的蚀刻条件执行第五蚀刻工艺。垂直半导体图案VS的侧壁可以通过第五蚀刻工艺被暴露。第四绝缘层190的剩余部分190r可以填充底切区域UC的一部分。第四绝缘层190的剩余部分190r可以覆盖第二绝缘图案200的下表面。第四绝缘层190的剩余部分190r可以对应于参照图8A和8B描述的第二绝缘图案200的第二部分P2。根据一些示例实施方式，数据存储图案DSP可以形成为具有基本上平坦(例如，在制造公差和/或材料公差内平坦)的下表面DSP_L，如图8A和8B所示。
图26A和26B示出形成数据存储图案DSP的方法的示例，并且是与图19的部分B对应的放大图。
首先，如参照图23A和23B所述，通过执行第一蚀刻工艺和第二蚀刻工艺，第二绝缘层200F的一部分和第一绝缘层210F的一部分可以被蚀刻。第三绝缘层220F可以通过第二蚀刻工艺被暴露。
参照图26A，可以执行氧化工艺。因此，第一绝缘层210F的端部、源极导电层SCP的下表面和衬底10的上表面10U可以被氧化而形成氧化物层195。
参照图26B，在形成氧化物层195之后，第三绝缘层220F的一部分可以通过执行参照图23C描述的第三蚀刻工艺被蚀刻。通过第三蚀刻工艺，第二绝缘层200F的一部分也可以被蚀刻，并且垂直半导体图案VS的侧壁可以被暴露。根据一些示例实施方式，氧化物层195可以在第三蚀刻工艺期间减少和/或最小化第一绝缘层210F的蚀刻。因此，第一绝缘图案210可以形成为比第二绝缘图案200和第三绝缘图案220朝向衬底10突出得更远，如图9A和9B所示。氧化物层195可以在第三蚀刻工艺期间被去除。
图27示出形成数据存储图案DSP的方法的示例，并且是与图19的部分B对应的放大图。
参照图27，数据存储层DSL的所述部分的去除可以包括通过使用相对于衬底10、源极导电层SCP、垂直半导体图案VS和牺牲间隔物171具有蚀刻选择性的蚀刻条件执行蚀刻工艺而蚀刻数据存储层DSL的一部分。通过控制蚀刻工艺的蚀刻条件，数据存储图案DSP可以形成为具有如图10A和10B所示的以下结构：第二绝缘图案200的下表面200L比第一绝缘图案210的下表面210L低地定位，并且第三绝缘图案220的下表面220L比第一绝缘图案210的下表面210L高地定位。
参照图2和20，侧壁导电层180可以在底切区域UC、水平凹陷区域HR和通孔H中形成。侧壁导电层180可以通过化学气相沉积工艺或原子层沉积工艺形成。侧壁导电层180可以是掺杂杂质的半导体层，例如掺杂N型杂质的多晶硅层。侧壁导电层180可以通过沉积工艺以均匀的厚度覆盖底切区域UC、水平凹陷区域HR和通孔H的内表面，并且可以不完全填充通孔H。在侧壁导电层180的沉积期间，图6A所示的气隙AG或接缝可以在水平凹陷区域HR中形成。侧壁导电层180可以直接接触垂直半导体图案VS的侧壁和衬底10的上表面10U。
参照图2和21，可以对侧壁导电层180执行各向同性蚀刻工艺，以在底切区域UC和水平凹陷区域HR中形成第一源极导电图案SCP1。在侧壁导电层180的各向同性蚀刻工艺期间，牺牲间隔物171可以被去除，从而可以形成暴露模制结构MS的侧壁的栅极分离区域GIR。各向同性蚀刻工艺可以使用相对于模制结构MS具有蚀刻选择性的蚀刻条件被执行。作为示例，蚀刻侧壁导电层180和牺牲间隔物171的各向同性蚀刻工艺可以是使用标准清洁1(SC1)或氢氧化铵(NH4OH)溶液的湿蚀刻工艺，
源极导电层SCP可以在侧壁导电层180的各向同性蚀刻工艺期间被蚀刻。第二源极导电图案SCP2可以通过源极导电层SCP的蚀刻而形成。第一源极导电图案SCP1和第二源极导电图案SCP2可以构成源极结构SC。栅极分离区域GIR可以暴露模制结构MS的侧壁、源极结构SC的侧壁和衬底10的上表面10U。
参照图2和22，由栅极分离区域GIR暴露的下牺牲层LSL和上牺牲层USL可以被去除。因此，栅极区域GR可以在下绝缘层110a之间以及上绝缘层110b之间形成。栅极区域GR的形成可以包括通过使用相对于下绝缘层110a和上绝缘层110b、数据存储图案DSP、第一源极导电图案SCP1和第二源极导电图案SCP2以及衬底10具有蚀刻选择性的蚀刻条件执行各向同性蚀刻工艺而蚀刻下牺牲层LSL和上牺牲层USL。每个栅极区域GR可以从栅极分离区域GIR中的对应一个水平地延伸，并且可以暴露数据存储图案的侧壁的一部分。此后，栅电极EGE、GGE、CGE和SGE可以被形成以填充栅极区域GR。例如，栅电极EGE、GGE、CGE和SGE的形成可以包括形成栅电极层以填充栅极分离区域GIR和栅极区域GR、以及去除填充栅极分离区域GIR和栅极区域GR的栅电极层的一部分，以在栅极区域GR中局部地形成栅电极EGE、GGE、CGE和SGE。
再次参照图2和3，公共源极插塞CSP可以分别在栅极分离区域GIR中形成，并且侧壁绝缘间隔物SS可以分别在栅极分离区域GIR中形成。公共源极插塞CSP和侧壁绝缘间隔物SS可以分别局部地形成在栅极分离区域GIR中。第一接触125可以在盖绝缘层120中形成以连接到导电垫150。层间绝缘层130可以在盖绝缘层120上形成并且可以覆盖公共源极插塞CSP的上表面。第二接触135可以在层间绝缘层130中形成以连接到第一接触125。位线BL可以在层间绝缘层130上形成。垂直半导体图案VS可以包括不与第一接触125和第二接触135连接的虚设垂直半导体图案DVS。除虚设垂直半导体图案DVS以外的每个垂直半导体图案VS可以通过第一接触125和第二接触135电连接到位线BL中的对应一个。
虽然已经参照本发明构思的一些示例实施方式具体显示并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离如由所附权利要求限定的本公开的精神和范围。
本申请要求享有2018年4月30日向韩国知识产权局提交的韩国专利申请第10-2018-0049926号的优先权，其公开通过引用全文合并于此。

Claims (19)

1.一种三维半导体存储器件，包括：
衬底；
在所述衬底上的电极结构，所述电极结构包括在垂直于所述衬底的上表面的第一方向上顺序堆叠的多个栅电极；
在所述衬底与所述电极结构之间的源极导电图案；
穿透所述电极结构和所述源极导电图案的垂直半导体图案；以及
沿所述第一方向延伸的数据存储图案，所述数据存储图案在所述垂直半导体图案与所述电极结构之间，
其中所述数据存储图案的下表面接触所述源极导电图案，以及
其中相对于所述衬底的所述上表面，所述数据存储图案的所述下表面的第一部分与所述数据存储图案的所述下表面的第二部分位于不同的高度处。
2.根据权利要求1所述的三维半导体存储器件，其中
所述数据存储图案包括：
在所述垂直半导体图案与所述电极结构之间的第一绝缘图案，和
在所述第一绝缘图案与所述电极结构之间的第二绝缘图案，以及相对于所述衬底的所述上表面，所述第一绝缘图案的下表面与所述第二绝缘图案的下表面位于不同的高度处。
3.根据权利要求2所述的三维半导体存储器件，其中所述第二绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面远离所述衬底的所述上表面。
4.根据权利要求2所述的三维半导体存储器件，其中所述第二绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面靠近所述衬底的所述上表面。
5.根据权利要求2所述的三维半导体存储器件，其中所述第一绝缘图案的所述下表面和所述第二绝缘图案的所述下表面接触所述源极导电图案。
6.根据权利要求2所述的三维半导体存储器件，其中
所述数据存储图案还包括在所述第一绝缘图案与所述垂直半导体图案之间的第三绝缘图案，以及
相对于所述衬底的所述上表面，所述第一绝缘图案的下表面与所述第三绝缘图案的下表面位于不同的高度处。
7.根据权利要求6所述的三维半导体存储器件，其中
所述第二绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面远离所述衬底的所述上表面，以及
所述第三绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面靠近所述衬底的所述上表面定位。
8.根据权利要求6所述的三维半导体存储器件，其中
所述第二绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面靠近所述衬底的所述上表面，以及
所述第三绝缘图案的所述下表面相对于所述第一绝缘图案的所述下表面远离所述衬底的所述上表面。
9.根据权利要求6所述的三维半导体存储器件，其中所述第一绝缘图案的所述下表面相对于所述第二绝缘图案的所述下表面和所述第三绝缘图案的所述下表面两者靠近所述衬底的所述上表面。
10.根据权利要求6所述的三维半导体存储器件，其中所述第一绝缘图案的所述下表面、所述第二绝缘图案的所述下表面和所述第三绝缘图案的所述下表面每个接触所述源极导电图案。
11.根据权利要求1所述的三维半导体存储器件，其中
所述电极结构沿与所述衬底的所述上表面平行的第二方向延伸，
所述源极导电图案包括：
水平部分，在所述衬底上沿所述第二方向延伸，和
垂直部分，沿所述第一方向从所述水平部分延伸并且覆盖所述垂直半导体图案的侧壁的一部分，以及
所述数据存储图案的所述下表面接触所述源极导电图案的所述垂直部分。
12.根据权利要求11所述的三维半导体存储器件，其中所述数据存储图案的所述下表面相对于所述源极导电图案的所述水平部分的上表面远离所述衬底的所述上表面，并且相对于所述多个栅电极中最下面的栅电极的下表面靠近所述衬底的所述上表面。
13.根据权利要求11所述的三维半导体存储器件，还包括：
在所述垂直半导体图案与所述衬底之间的虚设数据存储图案，
其中所述虚设数据存储图案在所述第一方向上与所述数据存储图案隔离且所述源极导电图案在所述虚设数据存储图案与所述数据存储图案之间，以及
其中所述虚设数据存储图案的最上表面接触所述源极导电图案的所述垂直部分。
14.根据权利要求13所述的三维半导体存储器件，其中所述虚设数据存储图案的所述最上表面位于比所述衬底的所述上表面低的高度。
15.根据权利要求14所述的三维半导体存储器件，其中所述虚设数据存储图案和所述数据存储图案包括相同的材料。
16.根据权利要求1所述的三维半导体存储器件，其中
所述源极导电图案包括：
在所述衬底与所述电极结构之间的第一源极导电图案，和
在所述第一源极导电图案与所述电极结构之间的第二源极导电图案，
其中所述第一源极导电图案和所述第二源极导电图案每个包括掺杂有第一导电类型杂质的半导体材料，
其中所述第一源极导电图案中的杂质浓度不同于所述第二源极导电图案中的杂质浓度，以及
其中所述数据存储图案的所述下表面接触所述第一源极导电图案。
17.根据权利要求1所述的三维半导体存储器件，还包括：
公共源极插塞，穿透所述电极结构并且与所述垂直半导体图案隔离，
其中所述公共源极插塞连接到所述衬底。
18.一种三维半导体存储器件，包括：
衬底；
在所述衬底上的电极结构，所述电极结构包括在垂直于所述衬底的上表面的第一方向上顺序堆叠的多个栅电极；
在所述衬底与所述电极结构之间的源极导电图案；
穿透所述电极结构和所述源极导电图案的垂直半导体图案；以及
沿所述第一方向延伸的数据存储图案，所述数据存储图案在所述垂直半导体图案与所述电极结构之间，
其中所述数据存储图案的下表面接触所述源极导电图案，以及
其中所述数据存储图案的所述下表面是基本上平坦的，
其中，
所述数据存储图案包括：
在所述垂直半导体图案与所述电极结构之间的第一绝缘图案，和
在所述第一绝缘图案与所述电极结构之间的第二绝缘图案，
所述第一绝缘图案和所述第二绝缘图案中的每个绝缘图案的下表面接触所述源极导电图案，
所述第二绝缘图案包括第一部分和在所述第一部分与所述源极导电图案之间的第二部分，以及
所述第二部分接触所述源极导电图案并且包括比所述第一部分的材料的密度小的材料。
19.根据权利要求18所述的三维半导体存储器件，其中
所述第一绝缘图案包括与所述第二绝缘图案不同的材料。
CN201910359902.7A 2018-04-30 2019-04-30 三维半导体存储器件 Active CN110416219B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180049926A KR102624619B1 (ko) 2018-04-30 2018-04-30 3차원 반도체 메모리 장치
KR10-2018-0049926 2018-04-30

Publications (2)

Publication Number Publication Date
CN110416219A CN110416219A (zh) 2019-11-05
CN110416219B true CN110416219B (zh) 2024-03-29

Family

ID=68291701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910359902.7A Active CN110416219B (zh) 2018-04-30 2019-04-30 三维半导体存储器件

Country Status (3)

Country Link
US (2) US11063057B2 (zh)
KR (1) KR102624619B1 (zh)
CN (1) CN110416219B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019201074A (ja) * 2018-05-15 2019-11-21 東芝メモリ株式会社 半導体記憶装置
KR102614849B1 (ko) 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR102707458B1 (ko) * 2018-12-21 2024-09-23 삼성전자주식회사 3차원 반도체 메모리 장치
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
KR102706736B1 (ko) * 2019-08-22 2024-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN111771281B (zh) * 2020-01-17 2021-07-20 长江存储科技有限责任公司 三维存储器件及其制作方法
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20210128791A (ko) 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 소거방법
CN113644075B (zh) 2020-04-27 2024-02-27 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
CN111788686B (zh) 2020-04-27 2021-08-31 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
KR20210132970A (ko) * 2020-04-28 2021-11-05 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
TWI743836B (zh) * 2020-04-30 2021-10-21 大陸商長江存儲科技有限責任公司 立體記憶體元件及其製作方法
KR20210148460A (ko) * 2020-05-28 2021-12-08 삼성전자주식회사 반도체 소자
KR20220016714A (ko) 2020-08-03 2022-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220028929A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN114843274A (zh) * 2021-02-01 2022-08-02 富泰华工业（深圳）有限公司 半导体装置
KR20220153871A (ko) * 2021-05-12 2022-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
CN107425005A (zh) * 2016-05-23 2017-12-01 爱思开海力士有限公司 半导体装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9530781B2 (en) 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102400184B1 (ko) * 2015-03-17 2022-05-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
KR102332359B1 (ko) 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
US9589981B2 (en) * 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9583439B1 (en) 2015-08-10 2017-02-28 Macronix International Co., Ltd. Memory device comprising memory strings penetrating through a stacking structure and electrically contacting with a metal layer and method for fabricating the same
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102543998B1 (ko) 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102549452B1 (ko) 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10134752B2 (en) 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
CN107425005A (zh) * 2016-05-23 2017-12-01 爱思开海力士有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
US11063057B2 (en) 2021-07-13
US20190333922A1 (en) 2019-10-31
KR102624619B1 (ko) 2024-01-15
CN110416219A (zh) 2019-11-05
US11785768B2 (en) 2023-10-10
US20210327892A1 (en) 2021-10-21
KR20190125739A (ko) 2019-11-07

Similar Documents

Publication Publication Date Title
CN110416219B (zh) 三维半导体存储器件
CN110634874B (zh) 三维半导体存储器件
KR102631939B1 (ko) 3차원 반도체 메모리 장치
KR102624170B1 (ko) 3차원 반도체 메모리 장치
KR102505240B1 (ko) 3차원 반도체 메모리 장치
US10177164B2 (en) Semiconductor device
KR102589594B1 (ko) 반도체 메모리 소자
CN110518014B (zh) 三维半导体存储器器件及其制造方法
KR102414511B1 (ko) 3차원 반도체 소자
US11968836B2 (en) Three-dimensional semiconductor memory devices
US11864385B2 (en) Three-dimensional semiconductor memory device
US20210296359A1 (en) Three-dimensional semiconductor memory devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant