KR20210132970A - 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 개시의 반도체 소자는 기판 상의 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고; 상기 게이트 구조체를 관통하는 채널 구조체; 및 상기 기판과 상기 게이트 구조체 사이에 배치되는 소스 도전 패턴을 포함하며, 상기 소스 도전 패턴은, 하부 소스 도전 패턴과 하부 소스 도전 패턴 상의 상부 소스 도전 패턴을 포함하고, 상기 채널 구조체는, 상기 소스 도전 패턴을 관통하는 절연 패턴; 상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및 상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고, 상기 채널 패턴의 바닥면은, 상기 상부 소스 도전 패턴의 상면보다 높은 레벨에 위치하고, 상기 최하위 게이트 전극의 바닥면보다 낮은 레벨에 위치한다.

Description

채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING CHANNEL PATTERN AND METHOD FOR MANUFACTURING SAME}
채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
수직형 낸드 플래쉬 메모리 소자의 데이터 소거는 드레인 누설 전류(gate-induced drain leakage, GIDL)를 이용하여 정공을 생성하는 기들 소거 동작(GIDL erase operation)에 의해 수행될 수 있다.
수직형 낸드 플래쉬 메모리 소자에서 기들 소거 동작을 수행할 경우, 정공의 생성을 위해 소거 제어 트랜지스터의 채널 영역의 주변에 불순물을 확산시키는 것이 필요하다. 이에, 수직형 낸드 플래쉬 메모리 소자에는 기판과 게이트 전극 사이에 위치하는 소스 도전 패턴이 포함하는 불순물을 열처리 공정을 통해 확산시키는 방법이 적용될 수 있다.
채널 패턴은 폴리실리콘을 포함할 수 있다. 그런데, 폴리실리콘이 결정 구조를 갖기 때문에, 불순물의 확산이 진행되는 채널 패턴의 결정들의 배열 상태에 따라 확산 진행 정도가 달라질 수 있다. 즉, 채널 패턴의 일부 영역에서는 확산이 잘 되고 다른 일부 영역에서는 확산이 잘 진행되지 않을 수 있다. 그 결과, 소거 제어 트랜지스터의 채널 영역의 일부 주변 영역에는 확산이 과도하게 진행되어 불순물의 농도가 지나치게 높고, 다른 일부 주변 영역에는 확산이 부족하게 진행되어 불순물의 농도가 필요로 하는 정도보다 낮을 수 있다. 이에 따라, 기들 소거 동작의 신뢰성이 저하되는 문제점이 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 수직형 낸드 플레쉬 메모리 소자에서 기들 소거 동작에 필요한 N형 불순물의 확산 거리를 물리적으로 개선하는 것이다. 또한, 물리적 거리를 확보한 후에도, N형 불순물의 확산 정도를 적절히 제어할 수 있는 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 반도체 소자는, 기판 상의 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고; 상기 게이트 구조체를 관통하는 채널 구조체; 및 상기 기판과 상기 게이트 구조체 사이에 배치되는 소스 도전 패턴을 포함하며, 상기 소스 도전 패턴은, 하부 소스 도전 패턴과 하부 소스 도전 패턴 상의 상부 소스 도전 패턴을 포함하고, 상기 채널 구조체는, 상기 소스 도전 패턴을 관통하는 절연 패턴; 상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및 상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고, 상기 채널 패턴의 바닥면은, 상기 상부 소스 도전 패턴의 상면보다 높은 레벨에 위치하고, 최하위 게이트 전극의 바닥면보다 낮은 레벨에 위치할 수 있다.
본 개시의 일 실시예에 의한 반도체 소자는, 기판 상의 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고; 상기 게이트 구조체를 관통하는 채널 구조체; 및 상기 기판과 상기 게이트 구조체 사이에 배치되는 소스 도전 패턴을 포함하며, 상기 소스 도전 패턴은, 하부 소스 도전 패턴과 하부 소스 도전 패턴 상의 상부 소스 도전 패턴을 포함하고, 상기 채널 구조체는, 상기 소스 도전 패턴을 관통하는 절연 패턴; 상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및 상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고, 상기 하부 소스 도전 패턴의 일부는, 상기 절연 패턴과 상기 데이터 저장 패턴 사이에 개재되며, 상기 채널 패턴의 바닥면에 접하고, 상기 채널 패턴의 바닥면은 상기 데이터 저장 패턴의 바닥면보다 높은 레벨에 위치할 수 있다.
본 개시의 일 실시예에 의한 반도체 소자는, 기판 상에 배치되는 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고, 상기 기판과 상기 게이트 구조체 사이에 배치되는 하부 소스 도전 패턴; 상기 하부 소스 도전 패턴과 상기 게이트 구조체 사이에 배치되는 상부 소스 도전 패턴; 상기 게이트 구조체를 관통하는 채널 구조체; 상기 채널 구조체를 관통하는 공통 소스 구조체; 상기 채널 구조체 상에 배치되는 컨택; 및 상기 컨택 상에 배치되는 비트라인을 포함하며, 상기 채널 구조체는, 상기 상부 소스 도전 패턴과 상기 하부 소스 도전 패턴을 관통하는 절연 패턴, 상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및 상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고, 상기 데이터 저장 패턴은, 상기 채널 패턴 상에 순차로 적층되는 터널 절연층, 전하 저장층 및 블로킹층을 포함하고, 상기 하부 소스 도전 패턴은, 상기 기판의 상면을 덮는 수평 연장부; 상기 절연 패턴과 상부 소스 도전 패턴 사이로 연장하는 수직 확장부; 및 상기 수직 확장부의 상면으로부터 돌출된 돌출부를 포함하며, 상기 돌출부는, 상기 절연 패턴과 상기 터널 절연층 사이에 개재되며, 상기 채널 패턴의 바닥면과 접하는 제1 돌출부를 포함할 수 있다.
본 개시의 실시예에 따르면, 기들 소거 트랜지스터와 소스 도전 패턴 간에 적절한 물리적 거리를 제공하고, 채널 패턴과 소스 도전 패턴의 계면에 확산 제어를 위한 불순물을 제공할 수 있다. 이에 따라, 소거 동작을 위한 정공을 적절히 확보하여, 기들 소거 동작의 신뢰성을 개선할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 셀 영역에 대한 개략적인 레이아웃이다.
도 2는 도 1의 에 Ⅰ-Ⅰ'대한 단면도이다.
도 3은 도 2의 소스 도전 패턴의 평면 레이아웃이다.
도 4a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 4b는 도 4a의 A1 영역에 대한 확대도이다.
도 5a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 5b는 도 5a의 A2 영역에 대한 확대도이다.
도 6a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 6b는 도 6a의 A3 영역에 대한 확대도이다.
도 7a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 7b는 도 7a의 A4 영역에 대한 확대도이다.
도 8a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 8b는 도 8a의 A5 영역에 대한 확대도이다.
도 9a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 9b는 도 9a의 A6 영역에 대한 확대도이다.
도 10a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 10b는 도 10a의 A7 영역에 대한 확대도이다.
도 11a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 11b는 도 11a의 A8 영역에 대한 확대도이다.
도 12a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다.
도 12b는 도 11a의 A9 영역에 대한 확대도이다.
도 13 내지 도 24는 본 개시의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 셀 영역에 대한 개략적인 레이아웃이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자는 채널 구조체들(CH), 공통 소스 구조체들(CSS), 스트링 선택 라인들(SSL), 스트링 선택 라인 분리 패턴(SSLC), 및 비트라인들(BL)을 포함할 수 있다.
채널 구조체들(CH)은 원형 모양을 가질 수 있다. 채널 구조체들(CH)은 제1 방향(D1)을 따라 배열되어 패드 행이 형성될 수 있으며, 복수의 패드 행들이 제2 방향(D2)을 따라 평행하게 배열될 수 있다. 채널 구조체들(CH)은 육방 조밀 격자 형태 또는 지그재그 모양으로 배열될 수 있다.
공통 소스 구조체들(CSS)이 제2 방향(D2)으로 연장되며, 채널 구조체들(CH)을 사이에 두고 서로 평행하게 배치될 수 있다. 공통 소스 구조체들(CSS)은 공통 소스 라인(CSL)과 스페이서(SS)를 포함할 수 있다. 공통 소스 라인(CSL)의 양 측면에 스페이서(SS)가 배치될 수 있다.
스트링 선택 라인들(SSL)이 공통 소스 구조체들(CSS)사이에 배치될 수 있다. 스트링 선택 라인들(SSL)은 공통 소스 구조체들(CSS)에 의해 서로 분리될 수 있고, 또한 스트링 선택 라인 분리 패턴(SSLC)에 의해 서로 분리될 수 있다.
스트링 선택 라인 분리 패턴(SSLC)은 제2 방향으로(D2) 연장되며, 스트링 선택 라인들(SSL)을 서로 제1 방향(D1)으로 이격되는 한 쌍의 스트링 선택 라인으로 분리할 수 있다.
비트라인들(BL)이 제1 방향(D1)으로 연장되며, 서로 평행하게 배치될 수 있다. 비트라인들(BL)은 채널 구조체들(CH)과 수직으로 중첩되도록 배치될 수 있다. 예를 들어, 하나의 채널 구조체(CH)는 두 개의 비트라인(BL)과 중첩될 수 있다.
도 2는 도 1의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 3은 도 2의 소스 도전 패턴의 평면 레이아웃이다.
도 2를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자는, 기판(10), 절연막(11), 소스 도전 패턴(70), 게이트 구조체(80), 채널 구조체(CH), 더미 채널 구조체(DCH), 캡핑층(50), 공통 소스 구조체(CSS), 버퍼 패턴(BF), 하부 컨택(90), 층간절연층(93), 및 상부 컨택(95)을 포함할 수 있다.
기판(10)은 반도체 기판일 수 있다. 예를 들어, 기판(10)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
소스 도전 패턴(70)이 기판(10) 상에 배치될 수 있다. 소스 도전 패턴(70)은 하부 소스 도전 패턴(71)과 상부 소스 도전 패턴(73)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 하부 소스 도전 패턴(71)이 기판(10)의 상면을 덮을 수 있다. 하부 소스 도전 패턴(71)은 리세스된 측면(RS)을 포함할 수 있다. 리세스된 측면(RS)은 하부 소스 도전 패턴(71)의 내측으로 오목한 형상을 가질 수 있다. 절연막(11)이 리세스된 측면(RS)들 사이로 노출되는 기판(10) 상에 제공될 수 있다.
상부 소스 도전 패턴(73)은 하부 소스 도전 패턴(71) 상에 배치될 수 있다. 상부 소스 도전 패턴(73)은 하부 소스 도전 패턴(71)의 상면과 측면을 덮을 수 있다. 상부 소스 도전 패턴(73)은 하부 소스 도전 패턴(71)의 리세스된 측면(RS)을 덮을 수 있다. 하부 소스 도전 패턴(71)의 일부는 상부 소스 도전 패턴(73)에 형성된 홀 내로 연장될 수 있다. 상부 소스 도전 패턴(73)은 절연막(11)을 덮을 수 있다. 일 실시예에 있어서, 절연막(11)이 생략되는 경우, 상부 소스 도전 패턴(73)은 리세스된 측면(RS) 사이로 노출되는 기판(10)의 상면을 직접 덮을 수 있다.
상부 소스 도전 패턴(73)과 하부 소스 도전 패턴(71)은 각각 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 상부 소스 도전 패턴(73)과 하부 소스 도전 패턴(71)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상부 소스 도전 패턴(73)과 하부 소스 도전 패턴(71)의 불순물의 농도는 서로 다를 수 있다. 예를 들어, N형 불순물의 농도는 하부 소스 도전 패턴(71) 내에서 상부 소스 도전 패턴(73)보다 클 수 있다.
다시, 도 2를 참조하면, 게이트 구조체(80)가 소스 도전 패턴(70) 상에 배치될 수 있다. 게이트 구조체(80)는 서로 교대로 반복하여 적층되는 절연층(21d, 21u)과 게이트 전극(82d, 82d-1, 82d-2 82u)을 포함할 수 있다.
게이트 전극(82d, 82d-1, 82d-2 82u)은 하부 게이트 전극(82d, 82d-1, 82d-2)과 상부 게이트 전극(82u)을 포함할 수 있다. 절연층(21d, 21u)은 하부 게이트 전극((82d, 82d-1, 82d-2)과 상부 게이트 전극(82u) 사이에 위치하는 평탄층(23)을 포함할 수 있다.
하부 게이트 전극(82d, 82d-1, 82d-2)은 소거 제어 게이트 전극(ERS)과 접지 선택 게이트 전극(GSL)을 포함할 수 있다. 소거 제어 게이트 전극(ERS)은 기판(10) 상에서 하부 게이트 전극(82d, 82d-1, 82d-2)들 중 최하위 게이트 전극(82d-1)일 수 있다. 일 실시예에 있어서, 하부 게이트 전극(82d, 82d-1, 82d-2)은 2층의 소거 제어 게이트 전극(82d-1, 82d-2)(ERS)을 포함할 수 있다. 즉, 하부 게이트 전극(82d, 82d-1, 82d-2) 중 최하위층의 게이트 전극(82d-1)과 수직으로 가장 가깝게 위치하는 게이트 전극(82d-2)도 소거 제어 게이트 전극(ERS)일 수 있다. 접지 선택 게이트 전극 (GSL)은 소거 제어 게이트 전극 (ERS) 상에 위치할 수 있다. 접지 선택 게이트 전극(GSL)은 하부 게이트 전극(82d, 82d-1, 82d-2) 중 최상위층(82d)일 수 있다. 여기서, 소거 제어 게이트 전극(ERS)은 반도체 소자의 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들의 게이트 전극으로 이용될 수 있다. 접지 선택 게이트 전극(GSL)은 반도체 소자의 메모리 셀 어레이의 접지 선택 트랜지스터의 게이트 전극으로 이용될 수 있다.
평탄층(23)은 하부 게이트 전극(82d, 82d-1, 82d-2) 중 최상위층의 게이트 전극(82d)과 상부 게이트 전극(82u) 중 최하위층의 게이트 전극 사이에 개재될 수 있다. 평탄층(23)은 하부 게이트 전극(82d, 82d-1, 82d-2)들 사이에 개재되는 하부 절연층(21d) 및/또는 상부 게이트 전극(82u)들 사이에 개재되는 상부 절연층(21u)과 다른 두께를 가질 수 있다. 예를 들어, 평탄층(23)은 하부 절연층(21d) 및 상부 절연층(21u)보다 두꺼운 두께를 가질 수 있다.
상부 게이트 전극(82u)은 셀 게이트 전극(CGL)과 스트링 선택 게이트 전극(SSL)을 포함할 수 있다. 셀 게이트 전극(CGL)은 평탄층(23)과 스트링 선택 게이트 전극(SSL) 사이에 배치될 수 있다. 스트링 선택 게이트 전극(SSL)은 셀 게이트 전극(CGL) 상에 배치되며, 상부 게이트 전극(82u) 중 최상위층일 수 있다.
예를 들어, 하부 게이트 전극(82d, 82d-1, 82d-2)과 상부 게이트 전극(82u)은 금속, 도핑된 반도체, 도전성 금속질화물 및/또는 전이 금속을 포함할 수 있다. 하부 절연층(21d), 상부 절연층(21u) 및 평탄층(23)은 실리콘 산화물 및/또는 저유전막을 포함할 수 있다.
채널 구조체(CH)는 하부 소스 도전 패턴(71) 상에서 게이트 구조체(80)를 수직으로 관통할 수 있다. 채널 구조체(CH)는 절연 패턴(45), 채널 패턴(43), 데이터 저장 패턴(41), 및 도전 패드(47)을 포함할 수 있다.
데이터 저장 패턴(41)이 채널 패턴(43)의 외측에 배치될 수 있다. 데이터 저장 패턴(41)은 채널 패턴(43)과 게이트 구조체(80) 사이에 개재될 수 있다. 채널 패턴(43)이 절연 패턴(45)과 데이터 저장 패턴(41) 사이에 개재될 수 있다. 절연 패턴(45)이 채널 패턴(43)의 내측에 배치될 수 있다. 절연 패턴(45)은 채널 패턴(43)의 바닥면보다 하측으로 연장되어 하부 소스 도전 패턴(71)과 상부 소스 도전 패턴(73)을 관통할 수 있다. 절연 패턴(45)의 바닥면은 더미 채널 구조체(DCH)와 접촉할 수 있다.
채널 패턴(43)과 데이터 저장 패턴(41)은 각각 내부가 빈 실린더 또는 파이프 형상을 가질 수 있다. 예를 들어, 채널 패턴(43)은 실리콘, 게르마늄 또는 실리콘 게르마늄과 같은 반도체 물질을 포함할 수 있다. 또는, 채널 패턴(43)은 불순물이 도핑 되지 않은 진성 반도체(intrinsic semiconductor)를 포함하거나 또는 불순물이 도핑된 반도체를 포함할 수 있다. 채널 패턴(43)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다.
더미 채널 구조체(DCH)는 기판(10)과 하부 소스 도전 패턴(71) 사이에 배치될 수 있다. 더미 채널 구조체(DCH)와 채널 구조체(CH) 사이에 소스 도전 패턴(70)이 배치되어, 더미 채널 구조체(DCH)와 채널 구조체(CH)는 서로 수직으로 이격될 수 있다. 더미 채널 구조체(DCH)와 채널 구조체(CH)는 수직으로 중첩될 수 있다. 더미 채널 구조체(DCH)는 더미 채널 패턴(43d)과 더미 데이터 저장 패턴(41d)을 포함할 수 있다.
도전 패드(47)가 절연 패턴(45)과 채널 패턴(43) 상에 배치될 수 있다. 도전 패드(47)는 데이터 저장 패턴(41)의 내측에 배치될 수 있다. 데이터 저장 패턴(41)이 도전 패드(47)의 외측면을 덮을 수 있다. 도전 패드(47)의 상면과 데이터 저장 패턴(41)의 상면은 실질적으로 공면을 이룰 수 있다. 예를 들어, 도전 패드(47)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다.
캡핑층(50)이 게이트 구조체(80) 상에 배치되며, 게이트 구조체(80)의 상면, 데이터 저장 패턴(41)의 상면 및 도전 패드(47)의 상면을 덮을 수 있다. 공통 소스 구조체(CCS)가 게이트 구조체(80)와 캡핑층(50)을 수직으로 관통할 수 있다. 공통 소스 라인(CSL)과 게이트 구조체(80) 사이에 스페이서(SS)가 개재될 수 있다. 공통 소스 라인(CSL)의 일부가 기판(10) 내로 연장될 수 있다. 버퍼 패턴(BF)이 스페이서(SS)의 외측면의 일부를 감쌀 수 있다. 버퍼 패턴(BF)은 상부 소스 도전 패턴(73) 내에 배치되며, 버퍼 패턴(BF)의 상면은 하부 절연층(21d) 중 최하위 하부 절연층과 접할 수 있다.
캡핑층(50) 상에 층간절연층(93)이 배치될 수 있다. 예를 들어, 캡핑층(50)과 층간절연층(93)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 하부 컨택(90)이 캡핑층(50)을 관통하여 도전 패드(47)에 연결될 수 있다. 상부 컨택(95)이 층간절연층(93)을 관통하여 하부 컨택(90)에 연결될 수 있다. 하부 컨택(90)과 상부 컨택(95)은 도전 물질을 포함할 수 있다.
도 4a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 4b는 도 4a의 A1 영역에 대한 확대도이다. 도 5a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 5b는 도 5a의 A2 영역에 대한 확대도이다.
도 4a 내지 도 5b를 참조하면, 데이터 저장 패턴(41)은 블로킹층(41a), 전하 저장층(41b), 및 터널 절연층(41c)을 포함할 수 있다. 더미 데이터 저장 패턴(41d)은 더미 블로킹층(41d_a), 더미 전하 저장층(41d_b), 및 더미 터널 절연층(41d_c)을 포함할 수 있다. 전하 저장층(41b)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 예를 들어, 전하 저장층(41b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 블로킹층(41a)은 전하 저장층(41c)보다 큰 밴드갭을 갖는 물질을 포함할 수 있다. 예들 들어, 블로킹층(41a) 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 터널 절연층(41c)은 전하 저장층(41c)보다 큰 밴드갭을 갖는 물질을 포함할 수 있다. 터널 절연층(41c)는 예를 들어, 실리콘 산화막을 포함할 수 있다. 더미 데이터 저장 패턴(41d)은 데이터 저장 패턴(41)과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 채널 패턴(43)의 바닥면(43_L)은 데이터 저장 패턴(41)의 바닥면(41_L)보다 높은 레벨에 위치할 수 있다. 채널 패턴(43)의 바닥면(43_L)은 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)보다 낮은 레벨에서, 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)과 인접하게 배치될 수 있다.
도 4a 및 도 4b를 참조하면, 하부 소스 도전 패턴(71)은 수평 연장부(71a), 수직 확장부(71b) 및 돌출부(71c)를 포함할 수 있다. 수평 연장부(71a)는 기판(10)의 상면을 직접 덮으며, 기판(10)과 상부 소스 도전 패턴(73) 사이에 개재될 수 있다. 수직 확장부(71b)는 수평 연장부(71a)로부터 위로 및 아래로 연장되며, 수평 연장부(71a)의 상부 및 하부으로부터 각각 돌출된 형상을 가질 수 있다. 수직 확장부(71b)는 기판(10)과 절연 패턴(45) 사이로 연장될 수 있고, 상부 소스 절연 패턴(45)과 절연 패턴(45) 사이로 연장될 수 있다. 수직 확장부(71b)는 절연 패턴(45)의 외측면에 접촉하며, 절연 패턴(45)의 외측면의 일부를 감쌀 수 있다.
일 실시예에 있어서, 돌출부(71c)는 수직 확장부(71b)로부터 돌출되는 형상을 가질 수 있다. 돌출부(71c)는 수직 확장부(71b)의 상부 및 하부로부터 각각 위로 및 아래로 돌출된 형상을 가질 수 있다. 돌출부(71c)는 절연 패턴(45)의 외측면의 일부를 감쌀 수 있다.
돌출부(71c)는 수직 확장부(71b)의 상부로부터 위로 연장되며, 데이터 저장 패턴(41)과 절연 패턴(45) 사이에 개재될 수 있다. 돌출부(71c)의 상면은 채널 패턴(43)의 바닥면(43_L)과 접할 수 있다. 돌출부(71c)는 수직 확장부(71b)의 하부로부터 아래로 연장되며, 더미 데이터 저장 패턴(41d)과 절연 패턴(45) 사이에 개재될 수 있다. 돌출부(71c)의 바닥면은 더미 채널 패턴(43d)의 상면과 접촉할 수 있다. 돌출부(71c)의 외측면은 터널 절연층(41c)의 내측면 또는 더미 터널 절연층(41c)의 내측면과 접할 수 있다.
일 실시예에 있어서, 돌출부(71c)의 상면은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높고, 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)(즉, 최하위 소거 제어 게이트 전극(ERS)의 바닥면)보다 낮은 레벨에 위치할 수 있다. 이에, 돌출부(71c)의 상면에 접하는 채널 패턴(43)의 바닥면(43_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높고, 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)보다 낮은 레벨에 위치할 수 있다. 데이터 저장 패턴(41)의 바닥면(41_L)에 접하는 수직 확장부(71b)의 상면은 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다. 이에, 데이터 저장 패턴(41)의 바닥면(41_L)도 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다.
도 5a 및 도 5b를 참조하면, 일 실시예에 있어서, 데이터 저장 패턴(41)의 바닥면(41_L)에 접하는 수직 확장부(71b)의 상면은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 이에, 데이터 저장 패턴(41)의 바닥면(41_L)도 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다.
도 6a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 6b는 도 6a의 A3 영역에 대한 확대도이다.
도 6a 및 도 6b를 참조하면, 일 실시예에 있어서, 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)의 바닥면(41_L)은 상부 소스 도전 패턴(73)의 상면(73_U)과 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L) 사이에서, 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)의 바닥면(41_L)은 실질적으로 공면(co-planar)을 이룰 수 있다. 일 실시예에 있어서, 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)의 바닥면(41_L)은 상부 소스 도전 패턴(73)의 바닥면(73_L)보다 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)에 더 가깝게 배치될 수 있다. 예를 들어, 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)의 바닥면(41_L)은 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)과 실질적으로 동일한 레벨에 위치할 수 있다.
도 7a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 7b는 도 7a의 A4 영역에 대한 확대도이다. 도 8a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 8b는 도 8a의 A5 영역에 대한 확대도이다. 도 9a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 9b는 도 9a의 A6 영역에 대한 확대도이다. 도 10a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 10b는 도 10a의 A7 영역에 대한 확대도이다.
도 7a 내지 도 10b를 참조하면, 일 실시예에 있어서, 하부 소스 도전 패턴(71)은 복수의 돌출부(71c, 71d)들을 포함할 수 있다. 복수의 돌출부(71c, 71d)는 제1 돌출부(71c)와 제2 돌출부(71d)를 포함할 수 있다. 제1 돌출부(71c)와 제2 돌출부(71d)는 서로 수평 방향으로 이격될 수 있다. 제1 돌출부(71c)와 제2 돌출부(71d)의 높이는 서로 다를 수 있다. 일 실시예에 있어서, 제1 돌출부(71c)와 제2 돌출부(71d)의 높이는 서로 실질적으로 동일할 수도 있다. 일 실시예에 있어서, 제1 돌출부(71c)와 제2 돌출부(71d) 중 적어도 하나는 상면의 일부가 다른 일부와 다른 레벨에 위치할 수 있다. 일 실시예에 있어서, 제1 돌출부(71c)와 제2 돌출부(71d) 중 적어도 하나는 상면이 평평할 수 있다.
일 실시예에 있어서, 제1 돌출부(71c)의 상면 중 적어도 일부가 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)보다는 낮은 레벨에 위치할 수 있다. 또한, 제2 돌출부(71d) 상면 중 적어도 일부가 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 최하위 게이트 전극(82d-1)의 바닥면(82d-1_L)보다는 낮은 레벨에 위치할 수 있다.
상기와 같이 하부 소스 도전 패턴(71)이 복수의 돌출부(71c, 72d)들을 포함함에 따라, 하부 소스 도전 패턴(71)의 상면과 접하는 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)의 바닥면(41_L)은 서로 다른 레벨에 위치할 수 있다. 또한, 데이터 저장 패턴(41)의 바닥면(41_L)의 일부는 다른 일부와 다른 레벨에 위치할 수 있다. 예를 들어, 데이터 저장 패턴(41)의 바닥면(41_L)의 일부는 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 다른 일부는 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다.
도 7a 내지 도 8b를 참조하면, 일 실시예에 있어서, 채널 패턴(43)의 바닥면(43_L)은 데이터 저장 패턴(41)의 바닥면(41_L) 중 최상면보다 높은 레벨에 위치할 수 있다. 즉, 채널 패턴(43)의 바닥면(43_L)은 블로킹층(41a), 전하 저장층(41b) 및 터널 절연층(41c) 각각의 바닥면들(41a_L, 41b_L, 41c_L) 중 가장 높은 레벨에 있는 바닥면보다 높은 레벨에 위치할 수 있다.
구제적으로, 도 7a 및 도 7b를 참조하면, 일 실시예에 있어서, 터널 절연층(41c)의 바닥면(41c_L)이 전하 저장층(41b)의 바닥면(41b_L)보다 높은 레벨에 위치하고, 블로킹층(41a)의 바닥면(41a_L)이 터널 절연층(41c)의 바닥면(41c_L)보다 높은 레벨에 위치할 수 있다. 채널 패턴(43)의 바닥면(43_L)은 터널 절연층(41c)의 바닥면(41c_L)보다 높은 레벨에 위치할 수 있다.
도 8a 및 도 8b를 참조하면, 일 실시예에 있어서, 블로킹층(41a)의 바닥면(41a_L)이 터널 절연층(41c)의 바닥면(41c_L)보다 높은 레벨에 위치하고, 전하 저장층(41b)의 바닥면(41b_L)이 블로킹층(41a)의 바닥면(41a_L)보다 높은 레벨에 위치할 수 있다. 채널 패턴(43)의 바닥면(43_L)은 전하 저장층(41b)의 바닥면(41b_L)보다 높은 레벨에 위치할 수 있다. 채널 패턴(43)의 바닥면(43_L)과 전하 저장층(41b)의 바닥면(41b_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 블로킹층(41a)의 바닥면(41a_L)과 터널 절연층(41c)의 바닥면(41c_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다. 또는, 일 실시예에 있어서, 블로킹층(41a)의 바닥면은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 터널 절연층(41c)만 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수도 있다.
도 9a 내지 도 10b를 참조하면, 일 실시예에 있어서, 채널 패턴(43)의 바닥면(43_L)은 데이터 저장 패턴(41)의 바닥면(41_L) 중 최상면보다 낮은 레벨에 위치할 수 있다. 즉, 채널 패턴(43)의 바닥면(43_L)은 블로킹층(41a), 전하 저장층(41b) 및 터널 절연층(41c) 각각의 바닥면들 중 가장 높은 레벨에 있는 바닥면보다 낮은 레벨에 위치할 수 있다. 데이터 저장 패턴(41)의 최상면은 채널 패턴(43)의 바닥면(43_L)보다 높은 레벨에 위치하고, 최하위 게이트 전극의 바닥면(82d-1_L)보다 낮은 레벨에 위치할 수 있다.
구제적으로, 도 9a 및 도 9b를 참조하면, 터널 절연층(41c)의 바닥면(41c_L)이 전하 저장층(41b)의 바닥면(41b_L)보다 높은 레벨에 위치할 수 있다. 채널 패턴(43)의 바닥면(43_L)이 터널 절연층(41c)의 바닥면(41c_L)보다 높은 레벨에 위치하고, 블로킹층(41a)의 바닥면(41a_L)이 채널 패턴(43)의 바닥면(43_L)보다 높은 레벨에 위치할 수 있다. 블로킹층(41a)의 바닥면(41a_L)과 채널 패턴(43)의 바닥면(43_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 터널 절연층(41c)의 바닥면(41c_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 전하 저장층(41b)의 바닥면(41b_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다. 또는, 일 실시예에 있어서, 터널 절연층(41c)의 바닥면(41c_L)과 전하 저장층(41b)의 바닥면(41b_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다.
도 10a 및 도 10b를 참조하면, 블로킹층(41a)의 바닥면(41a_L)이 터널 절연층(41c)의 바닥면(41c_L)보다 높은 레벨에 위치하고, 채널 패턴(43)의 바닥면(43_L)의 레벨이 블로킹층(41a)보다 높은 레벨에 위치할 수 있다. 전하 저장층(41b)의 바닥면(41b_L)은 채널 패턴(43)의 바닥면(43_L)보다 높은 레벨에 위치할 수 있다. 예를 들어, 채널 패턴(43)의 바닥면(43_L)과 전하 저장층(41b)의 바닥면(41b_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 블로킹층(41a)의 바닥면(41a_L)과 터널 절연층(41c)의 바닥면(41c_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다. 또는, 일 실시예에 있어서, 블로킹층(41a)의 바닥면(41a_L)은 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치하고, 터널 절연층(41c)의 바닥면(41c_L)만 상부 소스 도전 패턴(73)의 상면(73_U)보다 낮은 레벨에 위치할 수 있다.
도 11a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 11b는 도 11a의 A8 영역에 대한 확대도이다. 도 12a는 본 개시의 일 실시예에 따른 도 2의 P1 영역에 대한 확대도이다. 도 12b는 도 11a의 A9 영역에 대한 확대도이다.
도 11a 및 도 11b를 참조하면, 데이터 저장 패턴(41)의 바닥면(41_L)은 실질적으로 상부 소스 도전 패턴(73)의 바닥면(73_L)과 동일한 레벨에 위치할 수 있다. 즉, 수직 확장부(71b)의 상면이 수평 연장부(71a)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 돌출부(71c)의 수직 방향으로의 길이가 상부 소스 도전 패턴(73)의 두께보다 클 수 있다.
도 12a 및 도 12b를 참조하면, 일 실시예에 있어서, 데이터 저장 패턴(41)의 바닥면(41_L)은 상부 소스 도전 패턴(73)의 바닥면(73_L)보다 낮은 레벨에 위치할 수 있다. 이에, 데이터 저장 패턴(41)의 일부가 돌출부(71c)와 수평 연장부(71a) 사이에 개재될 수 있다.
이상의 도 4a 내지 도 12b에서와 같이, 채널 패턴(43)의 바닥면(43_L)이 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 바람직하게는, 채널 패턴(43)의 바닥면(43_L)이 소거 제어 트랜지스터(82d-1, ERL)의 바닥면(82d-1_L)과 실질적으로 동일한 레벨에 위치할 수도 있다. 또한, 데이터 저장 패턴(41)의 바닥면(41_L)도 적어도 일부가 상부 소스 도전 패턴(73)의 상면(73_U)보다 높은 레벨에 위치할 수 있다. 이와 같이, 채널 패턴(43)의 바닥면(43_L)과 데이터 저장 패턴(41)이 바닥면(41_L)의 레벨을 적절이 제어함으로써, 하부 소스 도전 패턴(71)의 적어도 일부를 최하위 게이트 전극(82d-1), 즉, 소거 제어 트랜지스터(ERL)와 가깝게 형성할 수 있다. 이에 따라, 하부 소스 도전 패턴(71)과 소거 제어 트랜지스터(ERL) 사이의 불순물의 물리적인 확산 거리를 적절히 제어할 수 있다.
또한, 채널 패턴(43)의 바닥면(43_L) 또는 하부 에는 C 및/또는 N이 포함될 수 있다. 이에 따라, 하부 소스 도전 패턴(71)과 소거 제어 트랜지스터(ERL)의 물리적 거리가 매우 가까운 경우에도, 불순물의 확산이 적절히 제어될 수 있다.
도 13 내지 도 24는 본 개시의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 상기 방법은 기판(10) 상에 절연막(11)을 형성하는 것, 및 상기 절연막(11) 상에 하부 희생 패턴(12)과 마스크 패턴(13)을 형성하는 것을 포함할 수 있다.
기판(10)은 반도체 기판일 수 있다. 예를 들어, 기판(10)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 절연막(11)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 하부 희생 패턴(12)을 형성하는 것은, 절연막(11) 상에 하부 희생막을 형성하는 것, 하부 희생막 상에 마스크 패턴(13)을 형성하는 것, 및 마스크 패턴(13)을 식각 마스크로 하여 하부 희생막을 식각하는 것을 포함할 수 있다. 하부 희생막이 일부 식각되어 개구부(OP)를 갖는 하부 희생 패턴(12)이 형성될 수 있다. 개구부(OP)를 통해 절연막(11)의 상면 일부가 노출될 수 있다.
하부 희생 패턴(12)은 절연막(11)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 희생 패턴(12)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 및 실리콘 저머늄 중 적어도 하나를 포함할 수 있다. 하부 희생 패턴(12)이 형성된 이후에 마스크 패턴(13)은 제거될 수 있다.
도 14을 참조하면, 상기 방법은 하부 희생 패턴(12)을 덮는 라이너(14)를 형성하는 것, 라이너(14) 상에 소스 도전층(15)을 형성하는 것, 소스 도전층(15) 상에 버퍼층(16)을 형성하는 것, 및 소스 도전층(15) 및 버퍼층(16) 상에 적층 구조체(20)를 형성하는 것을 포함할 수 있다.
라이너(14)가 하부 희생 패턴(12)의 상면과 측면을 컨포멀하게 덮을 수 있다. 예를 들어, 라이너(14)는 실리콘 산화물을 포함할 수 있다. 소스 도전층(15)이 라이너(14)의 상면을 덮고, 개구부(OP)를 채우며 라이너(14)의 측면을 덮을 수 있다. 소스 도전층(15)이 균일한 두께로 형성되며, 이에 개구부(OP)와 수직으로 중첩되는 위치에서 상면이 하측으로 리세스될 수 있다. 예를 들어, 소스 도전층(15)은 N형 불순물(예를 들어, 인(P) 또는 비소(As))이 도핑된 폴리실리콘막을 포함할 수 있다.
버퍼층(16)이 소스 도전층(15)의 리세스된 상면 상에 형성될 수 있다. 버퍼층(16)을 형성하는 것은 소스 도전층(15) 상에 절연막을 형성하는 것, 및 절연막을 평탄화하여 소스 도전층(15)의 상면을 노출하는 것을 포함할 수 있다. 예를 들어, 절연막(11)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(20)를 형성하는 것은, 소스 도전층(15) 상에 절연층(21d, 21u, 23)들과 희생층(22d, 22u)들을 교대로 적층하는 것을 포함할 수 있다. 절연층(21d, 21u, 23)들은 희생층(22d, 22u)들에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 실시예에 있어서, 희생층(22d, 22u)들은 하부 희생 패턴(12)과 동일한 물질을 포함할 수 있다. 예를 들어, 희생층(22d, 22u)들은 실리콘 질화물을 포함할 수 있고, 절연층(21d, 21u, 23)들은 실리콘 산화물을 포함할 수 있다.
절연층(21d, 21u, 23)들은 희생층(22d, 22u)들 사이에 배치되며, 상대적으로 두께가 두꺼운 평탄층(23)을 포함할 수 있다. 절연층(21d, 21u, 23)들은 평탄층(23)보다 아래에 위치하는 하부 절연층(21d)들 및 평탄층(23)보다 위에 위치하는 상부 절연층(21u)들을 포함할 수 있다. 희생층(22d, 22u)들도 평탄층(23)보다 아래에 위치하는 하부 희생층(22d)들 및 평탄층(23)보다 위에 위치하는 상부 희생층(22u)들을 포함할 수 있다.
도 15를 참조하면, 상기 방법은 절연막(11), 하부 희생 패턴(12), 라이너(14), 소스 도전층(15), 및 적층 구조체(20)를 관통하는 채널 구조체(CH)를 형성하는 것 및 적층 구조체(20)와 채널 구조체(CH) 상에 캡핑층(50)을 형성하는 것을 포함할 수 있다.
채널 구조체(CH)를 형성하는 것은 적층 구조체(20), 소스 도전층(15), 라이너(14), 하부 희생 패턴(12)을 관통하는 채널 홀(H)을 형성하는 것을 포함할 수 있다. 채널 홀(H)은 기판(10)을 노출할 수 있다. 채널 구조체(CH)를 형성하는 것은 채널 홀(H) 내에 데이터 저장 패턴(41), 채널층(42), 절연 패턴(45) 및 도전 패드(47)를 순차로 형성하는 것을 포함할 수 있다.
데이터 저장 패턴(41)과 채널층(42)이 각각 채널 홀(H) 내에서 컨포멀하게 형성될 수 있으며, 채널 홀(H)을 완전히 채우지 않을 수 있다. 절연 패턴(45)이 채널 홀(H) 내에 데이터 저장 패턴(41)과 채널층(42)이 형성되고 남은 공간을 채울 수 있다. 데이터 저장 패턴(41)은 순차로 적층되는 블로킹층, 전하 저장층 및 터널 절연층을 포함할 수 있다.
채널층(42)을 형성하는 것은 CVD 또는 ALD 공정을 통해 데이터 저장 패턴(41) 상에 반도체층을 컨포멀하게 증착하고, 이후 평탄화 공정을 수행하는 것을 포함할 수 있다. 채널층(42)은 불순물이 도핑된 반도체를 포함할 수 있고, 또는 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor)일 수 있다.
도전 패드(47)는 채널 홀(H) 내에서 데이터 저장 패턴(41), 채널층(42) 및 절연 패턴(45) 상에 형성될 수 있다. 도전 패드(47)가 형성된 후에, 캡핑층(50)이 적층 구조체(20)의 상면 및 도전 패드(47)의 상면을 덮도록 형성될 수 있다.
도 16을 참조하면, 상기 방법은 캡핑층(50) 및 적층 구조체(20)를 관통하는 트렌치(T)를 형성하는 것 및 트렌치(T) 내에 희생 스페이서층(55)을 형성하는 것을 포함할 수 있다. 트렌치(T)는 소스 도전층(15)을 노출시킬 수 있다. 일 실시예에 있어서, 트렌치(T)가 버퍼층(16)을 관통하여 버퍼 패턴(BF)이 형성될 수 있다.
희생 스페이서층(55)은 캡핑층(50)의 상면을 덮고 트렌치(T)를 일부 채우며 컨포멀하게 형성될 수 있다. 예를 들어, 희생 스페이서층(55)은 폴리실리콘막을 포함할 수 있다.
도 17를 참조하면, 상기 방법은 희생 스페이서(57)와 수직 관통 영역(VT)을 형성하는 것 및 하부 희생 패턴(12)을 제거하는 것 포함할 수 있다.
희생 스페이서(57)를 형성하는 것은 희생 스페이서층(55)을 이방성 식각하는 것을 포함할 수 있다. 희생 스페이서층(55)의 이방성 식각 공정에 의해 소스 도전층(15)과 라이너(14)가 일부 식각될 수 있다. 이에, 트렌치(T)가 수직 하측으로 연장되어 하부 희생 패턴(12)을 노출하는 수직 관통 영역(VT)이 형성될 수 있다. 수직 관통 영역(VT)은 절연막(11)을 노출할 수 있고, 기판(10)의 상면을 노출할 수도 있다.
하부 희생 패턴(12)을 제거하는 것은 수직 관통 영역(VT)을 통해 등방성 식각 공정을 수행하여 수평 관통 영역(HT)을 형성하는 것을 포함할 수 있다. 수평 관통 영역(HT)은 채널 구조체(CH)의 외측면, 즉, 데이터 저장 패턴(41)을 일부 노출할 수 있다. 또한, 수평 관통 영역(HT)은 라이너(14)의 내측면과 절연막(11)의 상면을 노출할 수 있다. 상기 등방성 식각 공정은 희생 스페이서(57), 소스 도전층(15), 라이너(14), 절연막(11) 및 버퍼 패턴(BF)에 대하여 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다.
수평 관통 영역(HT)이 형성되는 동안, 소스 도전층(15)은 적층 구조체(20)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
도 18 및 도 19을 참조하면, 상기 방법은 수평 관통 영역(HT)에 의해 노출되는 데이터 저장 패턴(41)의 일부를 제거하여 채널층(42)의 측면의 일부를 노출하는 것을 포함할 수 있다. 데이터 저장 패턴(41)이 일부 제거되어, 데이터 저장 패턴(41)이 수직으로 서로 이격된 데이터 저장 패턴(41) 및 더미 데이터 저장 패턴(41d)으로 분리될 수 있다. 서로 이격된 데이터 저장 패턴(41)과 더미 데이터 저장 패턴(41d) 사이로 채널층(42)의 일부가 노출될 수 있다.
데이터 저장 패턴(41)을 일부 제거하는 것은 절연막(11)을 일부 제거하고, 라이너(14)를 제거하는 것을 포함할 수 있다. 이에, 소스 도전층(15)의 바닥면과 기판(10)의 상면이 수평 관통 영역(HT)에 의해 노출될 수 있다.
데이터 저장 패턴(41)이 일부 제거됨에 따라 언더컷 영역(UC)이 형성될 수 있다. 언더컷 영역(UC)은 수평 관통 영역(HT)으로부터 수직으로 연장된 영역일 수 있다. 언더컷 영역(UC)은 기판(10)보다 아래에 위치하는 데이터 저장 패턴(41)의 일부가 제거되고, 소스 도전층(15)의 바닥면보다 위에 위치하는 데이터 저장 패턴(41)의 일부가 제거되어 형성될 수 있다. 언더컷 영역(UC)은 소스 도전층(15)과 채널층(42) 사이로 연장되며, 기판과 채널층(42) 사이로 연장될 수 있다.
데이터 저장 패턴(41)을 일부 제거하는 것은 기판(10), 소스 도전층(15), 채널층(42), 및 희생 스페이서(57)에 대하여 식각 선택비를 갖는 식각 공정을 통해 수행될 수 있다.
데이터 저장 패턴(41)의 바닥면과 더미 데이터 저장 패턴(41d)의 상면의 프로파일 각각은 데이터 저장 패턴(41)의 일부를 제거하는 식각 공정 조건이 변경됨에 따라 다양하게 변경될 수 있다.
도 20 및 도 21을 참조하면, 상기 방법은 수평 관통 영역(HT)과 언더컷 영역(UC)에 의해 노출된 채널층(42)을 일부 제거하는 것을 포함할 수 있다. 채널층(42)이 일부 제거되어, 채널층(42)이 서로 수직으로 이격된 채널 패턴(43)과 더미 채널 패턴(43d)으로 분리될 수 있다. 서로 이격된 채널 패턴(43)과 더미 채널 패턴(43d) 사이로 절연 패턴(45)의 일부가 노출될 수 있다.
채널층(42)이 일부 제거되는 과정에서 소스 도전층(15)도 일부 제거될 수 있다. 소스 도전층(15)이 일부 제거되면서 수평 관통 영역(HT)이 확장될 수 있다. 이에, 수평 관통 영역(HT)의 높이(W2)가 채널층(42)을 제거하기 전의 높이(W1, 도 19 참조)보다 커질 수 있다. 또한, 소스 도전층(15)이 일부 제거되어 언더컷 영역(UC)도 확장될 수 있다.
채널층(42)이 일부 제거됨에 따라 확장 언더컷 영역(UE)이 형성될 수 있다. 확장 언더컷 영역(UE)은 언더컷 영역(UC)으로부터 수직으로 연장된 영역일 수 있다. 확장 언더컷 영역(UE)은 데이터 저장 패턴(41)과 절연 패턴(45) 사이로 연장되며, 더미 데이터 저장 패턴(41d)과 절연 패턴(45) 사이로 연장될 수 있다. 확장 언더컷 영역(UE)이 형성됨에 따라, 채널 패턴(43)의 바닥면은 데이터 저장 패턴(41)의 바닥면보다 위에 위치할 수 있고, 더미 채널 패턴(43d)의 상면은 더미 데이터 저장 패턴(41d)의 상면보다 아래에 위치할 수 있다.
일 실시예에 있어서, 확장 언더컷 영역(UE)은 적층 구조체(20)에서 가장 낮은 높이에 위치하는 최하위 절연층(21d)의 상면(즉, 최하위 희생층(22d)의 바닥면)과 대응되는 레벨까지 연장될 수 있다. 즉, 채널 패턴(43)의 상면은 소스 도전층(15)의 상면과 동일하거나 그보다 높은 레벨에 위치하며, 최하위 절연층(21d)의 상면(즉, 최하위 희생층(22d)의 바닥면)과 동일하거나 그보다 낮은 레벨에 위치할 수 있다.
일 실시예에 있어서, 상기 방법은 채널 패턴(43)의 바닥면에 C 또는 N을 도핑하는 것을 포함할 수 있다. C 또는 N이 채널 패턴(43)의 바닥면 또는 채널 패턴(43)의 하부에 형성됨으로써, (이후에 형성되는 소스 도전 패턴의) N형 불순물을 확산시키는 후속 열처리 공정에서 N형 불순물의 확산이 제어될 수 있다. C 또는 N은 언더컷 영역(UC)과 확장 언더컷 영역(UE)을 통해 채널 패턴(43)에 주입될 수 있다. C 또는 N은 채널 패턴(43)의 하부뿐만 아니라, 인접한 영역에도 형성될 수 있다. 예를 들어, C 또는 N은 데이터 저장 패턴(41)의 표면에도 형성될 수 있다.
도 22를 참조하면, 상기 방법은 수평 관통 영역(HT), 언더컷 영역(UC), 확장 언더컷 영역(UE), 및 수직 관통 영역(VT) 내에 도전층(60)을 형성하는 것을 포함할 수 있다.
예를 들어, 도전층(60)은 CVD 또는 ALD를 이용하여 형성될 수 있다. 도전층(60)은 불순물이 도핑된 반도체층일 수 있다. 예를 들어, 도전층(60)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도전층(60)은 수평 관통 영역(HT), 언더컷 영역(UC), 확장 언더컷 영역(UE), 및 수직 관통 영역(VT)의 내면을 균일한 두께로 덮을 수 있다. 도전층(60)은 수직 관통 영역(VT)을 완전히 채우지 않을 수 있다. 수평 관통 영역(HT)을 채우는 도전층(60)의 일부에는 에어 갭 또는 심이 형성될 수 있다. 도전층(60)은 절연 패턴(45)의 측면을 직접 덮을 수 있다. 또한, 도전층(60)은 소스 도전층(15), 데이터 저장 패턴(41), 채널 패턴(43), 더미 데이터 저장 패턴(41d) 및 더미 채널 패턴(43d)과 직접 접촉할 수 있다.
도 23을 참조하면, 상기 방법은 도전층(60)을 일부 제거하여 소스 도전 패턴(70)을 형성하는 것 및 적층 구조체(20)를 관통하는 워드라인 컷(WLC)을 형성하는 것을 포함할 수 있다. 등방성 식각 공정을 통해 도전층(60) 중 수직 관통 영역(VT) 내에 형성된 일부가 제거됨으로써 하부 소스 도전 패턴(71)이 형성될 수 있다. 하부 소스 도전 패턴(71)은 수평 관통 영역(HT), 언더컷 영역(UC) 및 확장 언더컷 영역(UE) 내에 형성될 수 있다.
도전층(60)의 등방성 식각 공정 동안 소스 도전층(15)도 일부 식각될 수 있다. 소스 도전층(15)이 식각되어 상부 소스 도전 패턴(73)이 형성될 수 있다. 도전층(60)의 일부와 소스 도전층(15)의 일부가 식각되면서 워드 라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)은 적층 구조체(20)의 내측면을 노출시킬 수 있다.
도전층(60)을 일부 제거하는 등방성 식각 공정은 적층 구조체(20)에 대하여 식각 선택비를 갖는 식각 조건을 이용하여 수행될 수 있다. 예를 들어, 도전층(60)을 식각하는 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정일 수 있다.
도 24을 참조하면, 상기 방법은 게이트 전극(82)들을 형성하는 것을 포함할 수 있다. 게이트 전극(82)을 형성하는 것은, 적층 구조체(20)의 희생층(22d, 22u)들을 제거하여 게이트 영역을 형성하는 것을 포함할 수 있다. 희생층(22d, 22u)들을 제거하는 것은 절연층(21d, 21u, 23)들, 데이터 저장 패턴(41), 하부 소스 도전 패턴(71), 상부 소스 도전 패턴(73) 및 기판(10)에 대하여 식각 선택비를 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 게이트 영역은 절연층(21d, 21u, 23)들의 상면 및 하면을 노출하고, 데이터 저장 패턴(41)의 측면의 일부를 노출할 수 있다.
이후에, 게이트 영역을 채우는 게이트 전극(82)들이 형성될 수 있다. 게이트 전극(82)들을 형성하는 것은 워드 라인 컷(WLC)과 게이트 영역을 채우는 게이트 전극층을 형성하고, 이후에 게이트 전극층 중 워드 라인 컷(WLC)을 채우는 부분을 제거하여 게이트 전극(82)들을 게이트 영역 내에 형성하는 것을 포함할 수 있다.
도 2을 다시 참조하면, 상기 방법은 워드 라인 컷(WLC)들 내에 공통 소스 구조체(CSS)를 형성하는 것을 포함할 수 있다. 상기 방법은 캡핑층(50)을 관통하는 하부 컨택(90)을 형성하고, 캡핑층(50) 상에 층간절연층(93), 상부 컨택(95) 및 비트라인(BL)을 형성하는 것을 포함할 수 있다. 또한, 상기 방법은 열처리 공정을 통해 하부 소스 도전 패턴(71)으로부터 N형 불순물을 최하위 게이트 전극(82d-1) 주변으로 확산시키는 열처리 공정을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10 기판 11 절연막
12 하부 희생 패턴 13 마스크 패턴
14 라이너 15 소스 도전층
16 버퍼층 20 적층 구조체
21 절연층 21d 하부 절연층
21u 상부 절연층 22 희생층
22d 하부 희생층 22u 상부 희생층
23 평탄층 CH 채널 구조체
41 데이터 저장 패턴 41a 블로킹층
41b 전하 저장층 41c 터널 절연층
43 채널 패턴 45 절연 패턴
47 도전 패드 DCH 더미 채널 구조체
41d 더미 데이터 저장 패턴 43d 더미 채널 패턴
50 캡핑층 55 희생 스페이서층
57 희생 스페이서 VT 수직 관통 영역
HT 수평 관통 영역 UC 언더컷 영역
UE 확장 언더컷 영역 60 도전층
70 소스 도전 패턴 71 하부 소스 도전 패턴
73 상부 소스 도전 패턴 80 게이트 구조체
21 절연층 21d 하부 절연층
21u 상부 절연층 82 게이트 전극
82d 하부 게이트 전극 ERS 소거 제어 게이트 전극
GSL 접지 선택 게이트 전극 82u 상부 게이트 전극
CGL 셀 게이트 전극 SSL 스트링 선택 게이트 전극
23 평탄층 CSS 공통 소스 구조체
CSL 공통 소스 라인 SS 스페이서

Claims (10)

  1. 기판 상의 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고;
    상기 게이트 구조체를 관통하는 채널 구조체; 및
    상기 기판과 상기 게이트 구조체 사이에 배치되는 소스 도전 패턴을 포함하며,
    상기 소스 도전 패턴은,
    하부 소스 도전 패턴과 하부 소스 도전 패턴 상의 상부 소스 도전 패턴을 포함하고,
    상기 채널 구조체는,
    상기 소스 도전 패턴을 관통하는 절연 패턴;
    상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및
    상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고,
    상기 채널 패턴의 바닥면은,
    상기 상부 소스 도전 패턴의 상면보다 높은 레벨에 위치하고, 최하위 게이트 전극의 바닥면보다 낮은 레벨에 위치하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 패턴의 바닥면은,
    상기 데이터 저장 패턴의 바닥면보다 높은 레벨에 위치하는, 반도체 소자.
  3. 제2항에 있어서,
    상기 데이터 저장 패턴의 바닥면은,
    상기 상부 소스 도전 패턴의 상면보다 낮은 레벨에 위치하는, 반도체 소자.
  4. 제2항에 있어서,
    상기 데이터 저장 패턴의 바닥면은,
    상기 상부 소스 도전 패턴의 상면보다 높은 레벨에 위치하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 채널 패턴의 바닥면은,
    상기 데이터 저장 패턴의 바닥면과 동일한 레벨에 위치하는, 반도체 소자.
  6. 제1항에 있어서,
    상기 데이터 저장 패턴의 바닥면의 일부는 상기 상부 소스 도전 패턴의 상면보다 높은 레벨에 위치하고,
    상기 데이터 저장 패턴의 바닥면의 다른 일부는 상기 상부 소스 도전 패턴의 상면보다 낮은 레벨에 위치하는, 반도체 소자.
  7. 제1항에 있어서,
    상기 데이터 저장 패턴의 바닥면 중 최상면은 상기 채널 패턴의 바닥면보다 낮은 레벨에 위치하는, 반도체 소자.
  8. 제1항에 있어서,
    상기 데이터 저장 패턴의 바닥면 중 최상면은 상기 채널 패턴의 바닥면보다 높은 레벨에 위치하고, 상기 최하위 게이트 전극의 바닥면보다 낮은 레벨에 위치하는, 반도체 소자.
  9. 제1항에 있어서,
    상기 데이터 저장 패턴은,
    상기 채널 패턴의 외측면 상에 순차로 적층되는 블로킹층, 전하 저장층 및 터널 절연층을 포함하고,
    상기 블로킹층의 바닥면, 상기 전하 저장층의 바닥면, 및 상기 터널 절연층의 바닥면은 서로 다른 레벨에 위치하는, 반도체 소자.
  10. 기판 상의 게이트 구조체, 상기 게이트 구조체는 절연층과 게이트 전극이 교대로 적층되고;
    상기 게이트 구조체를 관통하는 채널 구조체; 및
    상기 기판과 상기 게이트 구조체 사이에 배치되는 소스 도전 패턴을 포함하며,
    상기 소스 도전 패턴은,
    하부 소스 도전 패턴과 하부 소스 도전 패턴 상의 상부 소스 도전 패턴을 포함하고,
    상기 채널 구조체는,
    상기 소스 도전 패턴을 관통하는 절연 패턴;
    상기 절연 패턴의 외측에 배치되는 데이터 저장 패턴; 및
    상기 절연 패턴과 상기 데이터 저장 패턴 사이에 배치되는 채널 패턴을 포함하고,
    상기 하부 소스 도전 패턴의 일부는,
    상기 절연 패턴과 상기 데이터 저장 패턴 사이에 개재되며, 상기 채널 패턴의 바닥면에 접하고,
    상기 채널 패턴의 바닥면은
    상기 데이터 저장 패턴의 바닥면보다 높은 레벨에 위치하는, 반도체 소자.
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