KR102641737B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체가 제공된다. 상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체, 상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들, 상기 수직 반도체 패턴들과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴, 및 상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체 보다 비저항이 낮은 물질을 포함하는 공통 소스 패턴이 제공된다. 상기 공통 소스 패턴은 상기 소스 구조체를 통하여 상기 수직 반도체 패턴들과 연결된다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조 공정의 단순화가 가능한 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체; 상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들; 상기 수직 반도체 패턴들과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴; 및 상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체 보다 비저항이 낮은 물질을 포함하는 공통 소스 패턴을 포함하고, 상기 공통 소스 패턴은 상기 소스 구조체를 통하여 상기 수직 반도체 패턴들과 연결될 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체; 상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들; 상기 수직 반도체 패턴들과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴; 상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체의 하면에 연결되는 공통 소스 패턴; 및 상기 소스 구조체와 상기 공통 소스 패턴 사이의 소스 절연 패턴을 포함하고, 상기 수직 반도체 패턴들은 상기 공통 소스 패턴을 관통할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체; 상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들; 상기 수직 반도체 패턴들과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴; 및 상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체의 하면에 연결되는 공통 소스 패턴을 포함하고, 상기 소스 구조체는 상기 수직 반도체 패턴들의 측벽을 따라 연장되는 수직부들 및 상기 수직부들로부터 상기 전극 구조체의 아래로 연장되는 수평부들을 포함하고, 상기 수직부들의 하부는 상기 공통 소스 패턴의 상부에 연결될 수 있다.
본 발명의 개념에 따르면, 전기적 특성이 향상된 3차원 반도체 메모리 장치를 제공할 수 있다. 또한, 제조 공정의 단순화가 가능한 3차원 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 도 2의 I-I'선에 따라 자른 단면도이다.
도 4 및 도 5는 도 3의 A부분의 확대도들이다.
도 6 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 17 내지 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도로, 도 2의 I-I'에 따라 자른 단면도이다.
도 27은 본 발명의 실시예들에 따른 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 3차원 반도체 메모리 장치의 평면도이다.
도 28 내지 도 31은 도 27의 소스 구조체, 셀 게이트 전극, 소거 제어 게이트 전극, 공통 소스 패턴을 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0-BL2), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 비트 라인들(BL0-BL2)의 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고 2차원적으로 배열될 수 있다. 이 경우, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 독립적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된, 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 상기 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 일 예로, 상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있고, 상기 제 2 스트링 선택 트랜지스터(SST2)는 대응하는 비트 라인(BL0, BL1, BL2)에 접속될 수 있다. 이와 달리, 상기 셀 스트링들(CSTR)의 각각은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 일 예로, 상기 셀 스트링들(CSTR)의 각각의 상기 접지 선택 트랜지스터(GST)는, 상기 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)과 유사하게, 서로 직렬 연결된 복수 개의 모스 트랜지스터들을 포함할 수도 있다.
상기 셀 스트링들(CSTR)의 각각의 상기 메모리 셀 트랜지스터들(MCT)은 상기 공통 소스 라인들(CSL)로부터의 거리가 서로 다를 수 있다. 상기 메모리 셀 트랜지스터들(MCT)은 상기 제 1 스트링 선택 트랜지스터(SST1)와 상기 접지 선택 트랜지스터(GST) 사이에서 서로 직렬 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 소거 제어 트랜지스터(ECT)는 상기 접지 선택 트랜지스터(GST)와 상기 공통 소스 라인(CSL) 사이에 연결될 수 있다. 일부 실시예들에 따르면, 상기 셀 스트링들(CSTR)의 각각은 상기 제 1 스트링 선택 트랜지스터(SST1)와 상기 메모리 셀 트랜지스터(MCT) 사이 및/또는, 상기 접지 선택 트랜지스터(GST)와 상기 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다.
상기 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있고, 상기 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있고, 상기 더미 셀들(DMC) 각각은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 상기 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있으며, 상기 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들은 독립적으로 제어될 수 있다.
상기 접지 선택 라인들(GSL0-GSL2) 및 상기 스트링 선택 라인들(SSL1, SSL2)은 x 방향을 따라 연장되며, y 방향으로 서로 이격될 수 있다. 상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2)은 전기적으로 서로 분리될 수 있고, 상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 레벨에 배치되는 스트링 선택 라인들(SSL1 또는 SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 소거 제어 트랜지스터들(ECT)은 상기 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 도 2의 I-I'선에 따라 자른 단면도이다. 도 4 및 도 5는 도 3의 A부분의 확대도들이다.
도 2 내지 도 5를 참조하면, 기판(10) 상에 소스 구조체(SC) 및 전극 구조체(ST)가 제공될 수 있다. 상기 기판(10)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 웰 영역(10W)이 상기 기판(10) 내에 제공될 수 있다. 상기 기판(10)은 제 1 도전형을 가질 수 있고, 상기 웰 영역(10W)은 상기 제 1 도전형과 다른 제 2 도전형을 갖는 불순물을 포함할 수 있다. 일 예로, 상기 제 1 도전형은 P형일수 있고, 상기 제 2 도전형은 N형일 수 있다. 이 경우, 상기 웰 영역(10W)은 N형 불순물(일 예로, 인(P) 또는 비소(As))을 포함할 수 있다. 일부 실예들에 따르면, 상기 웰 영역(10W)은 생략될 수도 있다.
상기 소스 구조체(SC)는 상기 기판(10)과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 소스 구조체(SC) 및 상기 전극 구조체(ST)는 상기 기판(10)의 상면(10U)에 수직한 제 1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 전극 구조체(ST)는 상기 기판(10)의 상기 상면(10U)에 평행한 제 2 방향(D2)으로 연장될 수 있고, 상기 소스 구조체(SC)는 상기 전극 구조체(ST) 아래에서 상기 제 2 방향(D2)으로 연장될 수 있다. 상기 소스 구조체(SC)는 상기 기판(10) 상에 차례로 적층된 제 1 소스 도전 패턴(SCP1) 및 제 2 소스 도전 패턴(SCP2)을 포함할 수 있다. 상기 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2)은 상기 제 2 도전형을 갖는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 제 1 소스 도전 패턴(SCP1) 내 상기 불순물의 농도는 상기 제 2 소스 도전 패턴(SCP2) 내 상기 불순물의 농도보다 클 수 있다. 일 예로, 상기 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2)은 N형 불순물(일 예로, 인(P) 또는 비소(As))이 도핑된 폴리실리콘을 포함할 수 있고, 상기 N형 불순물의 농도는 상기 제 2 소스 도전 패턴(SCP2) 내에서 보다 상기 제 1 소스 도전 패턴(SCP1) 내에서 클 수 있다.
상기 제 1 소스 도전 패턴(SCP1)은 리세스된 측벽들(OP)을 가질 수 있다. 상기 리세스된 측벽들(OP)의 각각은 상기 제 1 소스 도전 패턴(SCP1)의 내부를 향하여 오목할 수 있다. 상기 제 1 소스 도전 패턴(SCP1)은, 상기 기판(10)의 상기 상면(10U)에 평행하고 상기 제 2 방향(D2)에 교차하는 제 3 방향(D3)을 따라 서로 대향하는, 적어도 한 쌍의 상기 리세스된 측벽들(OP)을 가질 수 있다. 상기 제 1 소스 도전 패턴(SCP1)은 상기 기판(10)의 상기 상면(10U)에 실질적으로 평행하게 연장되는 수평부(HP), 및 상기 수평부(HP)로부터 상기 제 1 방향(D1) 및 이의 반대 방향으로 돌출되는 수직부들(SP)을 포함할 수 있다.
상기 제 2 소스 도전 패턴(SCP2)은 상기 제 1 소스 도전 패턴(SCP1)의 상면을 덮을 수 있고, 상기 제 1 소스 도전 패턴(SCP1)의 상기 리세스된 측벽들(OP) 상으로 연장될 수 있다. 상기 제 2 소스 도전 패턴(SCP2)의 일부는 상기 제 1 소스 도전 패턴(SCP1)의 상기 리세스된 측벽들(OP)을 덮을 수 있다. 상기 제 2 소스 도전 패턴(SCP2) 상에 분리막(17)이 제공될 수 있다. 상기 분리막(17)은 상기 제1소스 도전 패턴(SCP1)의 상기 리세스된 측벽들(OP)을 덮는 상기 제2 소스 도전 패턴(SCP2)의 상기 일부 상에 배치될 수 있다.
상기 소스 구조체(SC)와 상기 기판(10) 사이에 공통 소스 패턴(CP)이 제공될 수 있다. 상기 공통 소스 패턴(CP)은 상기 소스 구조체(SC)와 전기적으로 연결될 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 도 3의 리세스된 측벽들(OP)과 인접한 영역에서 상기 소스 구조체(SC)와 접할 수 있다. 상기 공통 소스 패턴(CP)은 도 1의 공통 소스 라인(CSL)의 일부를 구성하며, 상기 소스 구조체(SC)에 전압을 인가하는 통로가 될 수 있다.
상기 공통 소스 패턴(CP)과 상기 제 1 소스 도전 패턴(SCP1) 사이에 소스 절연 패턴(IS)이 제공될 수 있다. 일 예로, 상기 수평부(HP)와 상기 공통 소스 패턴(CP) 사이에 상기 소스 절연 패턴(IS)이 제공될 수 있다. 상기 소스 절연 패턴(IS)은 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 각 전극 구조체(ST) 아래에 분리되어 제공되고, 이하 설명될 갭필 절연 패턴(GS)에 의하여 서로 분리될 수 있으나, 이에 한정되지 않는다.
상기 제 2 소스 도전 패턴(SCP2)은 상기 제1 소스 도전 패턴(SCP1)의 상기 리세스된 측벽들(OP)을 따라 연장되어 상기 공통 소스 패턴(CP)의 상면과 접할 수 있다. 일 예로, 상기 제 2 소스 도전 패턴(SCP2)은 상기 소스 절연 패턴(IS)을 관통할 수 있다. 일 예로, 상기 제 2 소스 도전 패턴(SCP2)과 상기 소스 절연 패턴(IS) 사이에 버퍼 절연막(12)이 제공될 수 있다. 상기 버퍼 절연막(12)은 일 예로, 실리콘 산화막을 포함할 수 있다.
도 4에 도시된 바와 같이, 상기 제 1 소스 도전 패턴(SCP1)의 수직부들(SP)의 하부들은 상기 공통 소스 패턴(CP)에 연결될 수 있다. 일 예로, 상기 제 1 소스 도전 패턴(SCP1)의 수직부들(SP)의 하부들은 상기 공통 소스 패턴(CP)의 상부에 삽입될 수 있다. 상기 수직부들(SP)의 하면들은 상기 공통 소스 패턴(CP)의 상면보다 낮을 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 이를 관통하는 소스 관통홀들(CPH)을 포함할 수 있고, 상기 수직부들(SP)은 상기 소스 관통홀들(CPH) 내로 연장될 수 있다. 이와는 달리 도 5에 도시된 바와 같이, 상기 수직부들(SP)은 상기 공통 소스 패턴(CP)과 이격될 수 있다. 상기 수직부들(SP)은 이하 설명될 수직 반도체 패턴들(VS)의 각각의 측면과 상기 제 2 소스 도전 패턴(SCP2) 사이로 연장될 수 있다.
상기 공통 소스 패턴(CP)은 상기 기판(10)과 접할 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 상기 웰 영역(10W)과 접할 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 패턴(CP)과 상기 웰 영역(10W) 사이에 절연막이 제공될 수도 있으며, 상기 공통 소스 패턴(CP)은 상기 절연막을 관통하여 상기 웰 영역(10W)과 전기적으로 연결될 수 있다.
상기 공통 소스 패턴(CP)은 상기 소스 구조체(SC)보다 비저항이 낮은 물질을 포함할 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 도전성 질화물을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 전극 구조체(ST)는 하부 전극 구조체(LST), 상부 전극 구조체(UST), 및 상기 하부 전극 구조체(LST)와 상기 상부 전극 구조체(UST) 사이에 제공된 평탄 절연막(50)을 포함할 수 있다. 상기 하부 전극 구조체(LST)는 상기 소스 구조체(SC) 상에 상기 제 1 방향(D1)을 따라 교대로 적층된, 하부 게이트 전극들(EGE, GGE) 및 하부 절연막들(110a)을 포함할 수 있다. 상기 상부 전극 구조체(UST)는 상기 평탄 절연막(50) 상에 상기 제 1 방향(D1)을 따라 교대로 적층된, 상부 게이트 전극들(CGE, SGE) 및 상부 절연막들(110b)을 포함할 수 있다. 상기 평탄 절연막(50)은 상기 하부 게이트 전극들(EGE, GGE) 중 최상층의 게이트 전극(GGE), 및 상기 상부 게이트 전극들(CGE, SGE) 중 최하층의 게이트 전극(CGE) 사이에 개재될 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(50)의 각각은 상기 제 1 방향(D1)에 따른 두께를 가질 수 있다. 상기 평탄 절연막(50)은 상기 하부 및 상부 절연막들(110a, 110b)보다 두꺼운 두께를 가질 수 있다. 상기 하부 및 상부 절연막들(110a, 110b)은 실질적으로 서로 동일한 두께를 갖거나, 상기 하부 및 상부 절연막들(110a, 110b) 중 일부는 상기 하부 및 상부 절연막들(110a, 110b) 중 다른 일부보다 두꺼울 수 있다. 일 예로, 상기 하부 및 상부 절연막들(110a, 110b) 중 최상층의 절연막(110b)은 상기 하부 및 상부 절연막들(110a, 110b) 중 나머지 절연막들(110a, 110b)보다 두꺼울 수 있다. 일 예로, 상기 소스 절연 패턴(IS)은 상기 하부 절연막들(110a) 보다 얇을 수 있다.
상기 하부 게이트 전극들(EGE, GGE) 및 상기 상부 게이트 전극들(CGE, SGE)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (일 예로, 질화티타늄, 질화탄탈늄 등) 및/또는 전이금속(일 예로, 티타늄, 탄탈늄 등)을 포함할 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(50)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 일 예로, 상기 공통 소스 패턴(CP)과 상기 게이트 전극들(EGE, GGE, CGE, SGE)은 동일한 공정으로 동시에 형성되어, 동일한 물질을 포함할 수 있다. 상기 공통 소스 패턴(CP)은 상기 하부 게이트 전극들(EGE, GGE) 각각보다 두꺼울 수 있다.
상기 하부 게이트 전극들(EGE, GGE)은 소거 제어 게이트 전극(EGE), 및 상기 소거 제어 게이트 전극(EGE) 상의 접지 선택 게이트 전극(GGE)을 포함할 수 있다. 상기 소거 제어 게이트 전극(EGE)은 상기 소스 구조체(SC)에 인접할 수 있다. 상기 하부 절연막들(110a) 중 최하층의 하부 절연막(110a)이 상기 소거 제어 게이트 전극(EGE)과 상기 소스 구조체(SC) 사이에 개재될 수 있다. 상기 소거 제어 게이트 전극(EGE)은 도 1의 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(ECT)의 게이트 전극으로 이용될 수 있다. 상기 접지 선택 게이트 전극(GGE)은 도 1의 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 소거 제어 게이트 전극(EGE) 및 상기 접지 선택 게이트 전극(GGE)은 상기 제 2 방향(D2)으로 연장될 수 있다.
상기 상부 게이트 전극들(CGE, SGE)은 셀 게이트 전극들(CGE) 및 스트링 선택 게이트 전극(SGE)을 포함할 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 접지 선택 게이트 전극(GGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있고, 상기 기판(10)의 상기 상면(10U)으로부터 서로 다른 높이에 위치할 수 있다. 상기 셀 게이트 전극들(CGE)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 제 2 방향(D2)으로 연장될 수 있다. 도 2를 참조하면, 상기 스트링 선택 게이트 전극(SGE)은 수평적으로 서로 이격되는 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)을 포함할 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)은 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)은 이들 사이에 개재되는 분리 절연 패턴(105)에 의해 서로 분리될 수 있다. 상기 분리 절연 패턴(105)은 상기 제 2 방향(D2)으로 연장될 수 있다. 상기 분리 절연 패턴(105)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다. 상기 스트링 선택 게이트 전극(SGE)은 도 1의 스트링 선택 트랜지스터(SST2)의 게이트 전극으로 이용될 수 있다. 일부 실시예들에 따르면, 추가적인 스트링 선택 게이트 전극(SGE)이, 상기 셀 게이트 전극들(CGE) 중 최상층의 셀 게이트 전극(CGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있다. 이 경우, 상기 추가적인 스트링 선택 게이트 전극(SGE)은 상기 제 3 방향(D3)으로 서로 이격된, 추가적인 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)을 포함할 수 있고, 상기 추가적인 스트링 선택 게이트 전극(SGE) 및 상기 스트링 선택 게이트 전극(SGE)은 도 1의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들로 사용될 수 있다.
수직 반도체 패턴들(VS)이 상기 기판(10) 상에 제공될 수 있다. 상기 수직 반도체 패턴들(VS)의 각각은 상기 제 1 방향(D1)으로 연장되어 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있다. 실시예들에 있어서, 상기 수직 반도체 패턴들(VS)은 상기 공통 소스 패턴(CP)을 관통할 수 있다. 일 예로, 상기 수직 반도체 패턴들(VS)은 상기 소스 관통홀들(CPH) 내로 연장될 수 있다.
상기 수직 반도체 패턴들(VS)의 각각의 단부는 상기 기판(10) 및/또는 상기 웰 영역(10W) 내에 제공될 수 있다. 상기 수직 반도체 패턴들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 일 예로, 상기 수직 반도체 패턴들(VS)은, 평면적 관점에서, 상기 제 2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 상기 수직 반도체 패턴들(VS)의 각각은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 반도체 패턴들(VS)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 화합물과 같은 반도체 물질을 포함할 수 있다. 또한, 상기 수직 반도체 패턴들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 수직 반도체 패턴들(VS)은 다결정(polycrystalline) 반도체 물질, 일 예로 폴리 실리콘을 포함할 수 있다. 상기 수직 반도체 패턴들(VS)은 도 1을 참조하여 설명한, 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST), 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 이용될 수 있다.
상기 수직 반도체 패턴들(VS)의 각각의 하부 측면은 상기 제 1 소스 도전 패턴(SCP1)과 접할 수 있다. 구체적으로, 도 4 및 도 5를 참조하면, 상기 수직부들(SP)의 각각은 상기 수직 반도체 패턴들(VS)의 각각의 측면의 일부와 접할 수 있고, 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면의 상기 일부를 둘러쌀 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 상기 소스 절연 패턴(IS)과 상기 제 2 소스 도전 패턴(SCP2) 사이에 개재될 수 있다. 상기 수평부(HP)는 상기 소스 절연 패턴(IS)과 접할 수 있다. 다른 실시예들에 있어서, 상기 소스 절연 패턴(IS)은 생략될 수 있고, 상기 수평부(HP)는 상기 공통 소스 패턴(CP)과 접할 수 있다. 상기 수평부(HP)는 그 내부에 형성된 에어 갭들(AG) 또는 씸(seam)을 포함할 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 소스 구조체(SC)를 통해 상기 공통 소스 패턴(CP)과 연결될 수 있다.
도 2 및 도 3을 다시 참조하면, 데이터 저장 패턴(DSP)이 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 제 1 방향(D1)으로 연장될 수 있고, 상기 수직 반도체 패턴들(VS)의 각각의 상기 측벽을 둘러쌀 수 있다. 상기 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 데이터 저장 패턴(DSP)의 바닥면은 상기 제 1 소스 도전 패턴(SCP1)과 접할 수 있다.
구체적으로, 도 4 및 도 5를 참조하면, 상기 데이터 저장 패턴(DSP)의 상기 바닥면은 상기 소거 제어 게이트 전극(EGE)의 바닥면보다 낮은 높이에 위치할 수 있고, 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부들(SP)과 접촉할 수 있다. 본 명세서에서, 높이는 상기 기판(10)의 상기 상면(10U)으로부터 수직으로 측정된 거리를 의미한다. 일부 실시예들에 따르면, 상기 데이터 저장 패턴(DSP)의 상기 바닥면은 상기 수직 반도체 패턴들(VS)의 각각의 상기 측벽과 상기 제 2 소스 도전 패턴(SCP2) 사이에 개재될 수 있다. 상기 데이터 저장 패턴(DSP)의 상기 바닥면은 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)의 상면(HP_U)보다 높은 위치에 위치할 수 있다.
상기 데이터 저장 패턴(DSP)은 낸드 플래시 메모리 장치의 데이터 저장막일 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이의 제 1 절연패턴(210), 상기 제 1 절연패턴(210)과 상기 전극 구조체(ST) 사이의 제 2 절연패턴(200), 및 상기 제 1 절연패턴(210)과 상기 수직 반도체 패턴들(VS)의 각각 사이의 제 3 절연패턴(220)을 포함할 수 있다. 상기 제 1 절연패턴(210)은 전하 저장막일 수 있고, 일 예로, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 제 1 절연패턴(210)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 제 2 절연패턴(200)은 상기 제 1 절연패턴(210)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제 2 절연패턴(200)은 블로킹 절연막일 수 있고, 일 예로, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 상기 제 3 절연패턴(220)은 상기 제 1 절연패턴(210)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제 3 절연패턴(220)은 터널 절연막일 수 있고, 일 예로, 실리콘 산화막 또는 고유전막을 포함할 수 있다.
더미 데이터 저장 패턴(DSPr)이 상기 수직 반도체 패턴들(VS)의 각각과 상기 기판(10, 또는 상기 웰 영역(10W)) 사이에 배치될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)의 적어도 일부는 상기 기판(10) 또는 상기 웰 영역(10W) 내에 제공될 수 있고, 상기 수직 반도체 패턴들(VS)의 각각은 상기 더미 데이터 저장 패턴(DSPr)에 의해 상기 기판(10) 또는 상기 웰 영역(10W)으로부터 이격될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면 상으로 연장될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 수직부(SP)를 사이에 두고 상기 더미 데이터 저장 패턴(DSPr)으로부터 이격될 수 있다.
상기 더미 데이터 저장 패턴(DSPr)의 최상부면은 상기 공통 소스 패턴(CP)의 하면보다 높을 수 있다. 일 예로, 상기 더미 데이터 저장 패턴(DSPr)의 최상부면은 상기 공통 소스 패턴(CP)의 하면과 상면 사이에 위치할 수 있다. 상기 더미 데이터 저장 패턴(DSPr)의 상기 최상부면은 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)와 접촉할 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 데이터 저장 패턴(DSP)과 실질적으로 동일한 박막 구조를 가질 수 있다. 일 예로, 상기 더미 데이터 저장 패턴(DSPr)은 제 1 더미 절연패턴(210r), 상기 제 1 더미 절연패턴(210r)과 상기 기판(10, 또는 상기 웰 영역(10W)) 사이의 제 2 더미 절연패턴(200r), 및 상기 제 1 더미 절연패턴(210r)과 상기 수직 반도체 패턴들(VS)의 각각 사이의 제 3 더미 절연패턴(220r)을 포함할 수 있다. 상기 제 1 더미 절연패턴(210r), 상기 제 2 더미 절연패턴(200r), 및 상기 제 3 더미 절연패턴(220r)은 상기 제 1 절연패턴(210), 상기 제 2 절연패턴(200), 및 상기 제 3 절연패턴(220)과 각각 동일한 물질을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 매립 절연 패턴(160)이 상기 수직 반도체 패턴들(VS)의 각각의 내부를 채울 수 있다. 상기 매립 절연 패턴(160)은 일 예로, 실리콘 산화물을 포함할 수 있다. 도전 패드(150)가 상기 수직 반도체 패턴들(VS)의 각각 상에 제공될 수 있다. 상기 도전 패드(150)는 상기 매립 절연 패턴(160)의 상면 및 상기 수직 반도체 패턴들(VS)의 각각의 최상부면을 덮을 수 있다. 상기 도전 패드(150)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 이하, 상기 수직 반도체 패턴(VS), 상기 데이터 저장 패턴(DSP), 및 상기 매립 절연 패턴(160)을 포함하는 구조를 수직 구조체(VP)로 지칭할 수 있다.
상기 전극 구조체(ST)는 복수 개가 제공될 수 있으며, 복수 개의 전극 구조체들(ST)은 갭필 절연 패턴들(GS)에 의하여 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 갭필 절연 패턴들(GS) 각각은 상기 제 2 방향(D2)으로 연장될 수 있다. 상기 갭필 절연 패턴들(GS)은 상기 소스 구조체(SC)의 양 측에 각각 배치될 수 있고, 상기 소스 구조체(SC)를 사이에 두고 서로 이격될 수 있다. 상기 갭필 절연 패턴들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 갭필 절연 패턴들(GS)은 그 내부에 고상 물질이 제공되지 않는 보이드(VD)를 포함할 수 있으나, 이에 한정되지 않는다. 상기 보이드(VD)는 상기 제 2 방향(D2)을 따라 연장될 수 있다. 상기 갭필 절연 패턴들(GS)은 도 4 및 도 5에 도시된 바와 같이, 그 측벽으로부터 상기 소스 구조체(SC)를 향해 돌출된 돌출부(PT)를 포함할 수 있다. 상기 갭필 절연 패턴들(GS)의 각각은 그 내부에 상기 기판(10) 및/또는 상기 웰 영역(10W)에 접속되는 도전층을 포함하지 않을 수 있다.
캐핑 절연막(120)이 상기 전극 구조체(ST) 상에 제공될 수 있고, 상기 전극 구조체(ST)의 상면 및 상기 도전 패드(150)의 상기 상면을 덮을 수 있다. 층간 절연막(130)이 상기 캐핑 절연막(120) 상에 제공될 수 있고, 상기 갭필 절연 패턴들(GS)의 상기 상면들을 덮을 수 있다. 상기 캐핑 절연막(120) 및 상기 층간 절연막(130)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다. 제 1 콘택(125)이 상기 도전 패드(150) 상에 제공될 수 있다. 상기 제 1 콘택(125)은 상기 캐핑 절연막(120)을 관통하여 상기 도전 패드(150)에 연결될 수 있다. 제 2 콘택(135)이 상기 층간 절연막(130)을 관통하여 상기 제 1 콘택(125)에 연결될 수 있다. 상기 제 1 콘택(125) 및 상기 제 2 콘택(135)은 텅스텐과 같은 도전 물질을 포함할 수 있다. 비트 라인들(BL)이 상기 층간 절연막(130) 상에 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제 3 방향(D3)으로 연장될 수 있고, 상기 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 제 1 콘택(125) 또는 상기 제 2 콘택(135)과 연결되지 않는 더미 수직 반도체 패턴(DVS)를 포함할 수 있다. 상기 더미 수직 반도체 패턴(DVS)을 제외한, 상기 수직 반도체 패턴들(VS)의 각각은 상기 제 1 콘택(125) 및 상기 제 2 콘택(135)을 통해 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 도 1의 메모리 셀 어레이의 소거 동작 시 상기 소스 구조체(SC)에 소거 전압이 인가됨에 따라, 도 1의 소거 제어 트랜지스터(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다. 이에 따라, 도 1의 메모리 셀들에 대한 소거 동작이 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 구조체(SC)에 전압을 인가하기 위한 공통 소스 라인의 일부인 공통 소스 패턴(CP)이 상기 소스 구조체(SC)와 상기 기판(10) 사이에 제공될 수 있다. 이에 따라, 공통 소스 패턴이 전극 구조체들(ST) 사이에 제공되는 소자에 비하여 전극 구조체들(ST) 사이의 거리(즉, 갭필 절연 패턴들(GS)의 폭)을 줄일 수 있다.
도 6 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다.
도 2 및 도 6을 참조하면, 기판(10) 상에 소스 희생막(LL)이 형성될 수 있다. 상기 기판(10)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있고, 상기 소스 희생막(LL)은 이하 설명될 하부 희생막들 및 상부 희생막들과 동일한 물질로 형성될 수 있다. 일 예로, 상기 소스 희생막(LL)은 실리콘 질화물을 포함할 수 있다.
상기 소스 희생막(LL) 상에 소스 절연패턴(IS) 및 하부 희생 패턴(LSP)이 형성될 수 있다. 상기 소스 절연패턴(IS) 및 상기 하부 희생 패턴(LSP)을 형성하는 것은 이들을 관통하는 개구부(250)를 형성하는 것을 포함할 수 있다. 상기 개구부(250)는 상기 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다. 일 예로, 상기 하부 희생 패턴(LSP)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나를 포함할 수 있다.
도 2 및 도 7을 참조하면, 상기 하부 희생 패턴(LSP) 상에 버퍼 절연막(12) 및 소스 도전막(SCP)이 차례로 형성될 수 있다. 상기 버퍼 절연막(12)은 상기 하부 희생 패턴(LSP)의 상면, 및 상기 개구부(250)의 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 소스 도전막(SCP)은 상기 개구부(250)를 채우고 상기 하부 희생 패턴(LSP)의 상기 상면을 덮도록 연장될 수 있다. 상기 소스 도전막(SCP)의 상면은 상기 개구부(250)를 향하여 리세스된 면(255)을 포함할 수 있다. 상기 버퍼 절연막(12)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 소스 도전막(SCP)은 일 예로, N형 도펀트들이 도핑된 폴리실리콘막을 포함할 수 있다.
분리막(17)이 상기 소스 도전막(SCP)의 상기 리세스된 면(255)을 덮도록 형성될 수 있다. 상기 분리막(17)을 형성하는 것은, 상기 소스 도전막(SCP) 상에 절연막을 형성하는 것, 및 상기 소스 도전막(SCP)의 상면이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 분리막(17)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 2 및 도 8을 참조하면, 상기 소스 도전막(SCP) 상에 하부 절연막들(110a) 및 하부 희생막들(LSL)이 교대로 적층될 수 있다. 상기 하부 희생막들(LSL)은 상기 하부 절연막들(110a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 희생막들(LSL)은 상기 하부 희생 패턴(LSP)과 동일한 물질을 포함할 수 있다. 상기 하부 희생막들(LSL) 중 최상층 하부 희생막(LSL) 상에 평탄 절연막(50)이 형성될 수 있다. 상기 평탄 절연막(50)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 평탄 절연막(50) 상에 상부 절연막들(110b) 및 상부 희생막들(USL)이 교대로 적층될 수 있다. 상기 상부 희생막들(USL)은 상기 상부 절연막들(110b)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 상부 희생막들(USL)은 상기 하부 희생막들(LSL), 및 상기 소스 희생막(LL)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 상부 및 하부 희생막들(USL, LSL) 및 상기 소스 희생막(LL)은 실리콘 질화막을 포함할 수 있고, 상기 상부 및 하부 절연막들(110b, 110a)은 실리콘 산화막을 포함할 수 있다. 이하에서, 상기 상부 및 하부 희생막들(USL, LSL), 상기 상부 및 하부 절연막들(110b, 110a), 및 상기 평탄 절연막(50)을 포함하는 구조는 몰드 구조체(MS)로 지칭될 수 있다.
상기 몰드 구조체(MS) 내에 분리 절연 패턴(105)이 형성될 수 있다. 상기 분리 절연 패턴(105)은 상기 상부 절연막들(110a) 중 최상층의 상부 절연막(110a) 및 상기 상부 희생막들(USL) 중 최상층의 상부 희생막(USL)에 형성될 수 있다. 상기 분리 절연 패턴(105)은 상기 상부 희생막들(USL) 중 최상층의 상부 희생막(USL)에 형성될 수 있다. 상기 분리 절연 패턴(105)은 상기 상부 희생막들(USL) 중 최상층의 상부 희생막(USL)을 분리할 수 있다. 즉, 상기 최상층의 상부 희생막(USL)은 상기 분리 절연 패턴(105)에 의해 수평적으로 서로 이격되는 한 쌍의 상부 희생막들(USL)로 분리될 수 있다.
도 2 및 도 9를 참조하면, 상기 몰드 구조체(MS), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 상기 하부 희생 패턴(LSP), 소스 절연 패턴(IS) 및 소스 희생막(LL)을 관통하는 수직 구조체(VP)가 형성될 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 몰드 구조체(MS), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 상기 하부 희생 패턴(LSP), 상기 소스 절연 패턴(IS) 및 상기 소스 희생막(LL)을 관통하여 상기 기판(10)을 노출하는 수직 홀(VH)을 형성하는 것, 및 상기 수직 홀 내에 데이터 저장층(DSL) 및 수직 반도체 패턴(VS)을 차례로 형성하는 것을 포함할 수 있다. 상기 수직 홀(VH)은 기판(10) 내로 연장되도록 형성될 수 있다. 상기 데이터 저장층(DSL) 및 상기 수직 반도체 패턴(VS)은 상기 수직 홀(VH)의 일부를 채우고 상기 수직 홀(VH)의 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 데이터 저장층(DSL) 및 상기 수직 반도체 패턴(VS)이 형성된 후, 상기 수직 홀(VH)의 잔부를 채우는 매립 절연 패턴(160)을 형성하는 것을 더 포함할 수 있다.
상기 데이터 저장층(DSL)은 상기 수직 홀(VH)의 상기 내면 상에 차례로 적층된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 상기 수직 반도체 패턴(VS)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 상기 데이터 저장층(DSL) 상에 균일한 두께로 반도체층을 증착한 후, 평탄화 공정을 수행함으로써 형성될 수 있다. 상기 수직 반도체 패턴(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 수직 반도체 패턴(VS)의 상단에 도전 패드(150)를 형성하는 것을 더 포함할 수 있다. 상기 도전 패드(150)가 형성된 후, 상기 몰드 구조체(MS) 상에 상기 도전 패드(150)의 상면을 덮는 캐핑 절연막(120)이 형성될 수 있다.
도 2 및 도 10을 참조하면, 상기 캐핑 절연막(120) 및 상기 몰드 구조체(MS)를 관통하여 상기 소스 도전막(SCP)을 노출시키는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T) 중 일부는 상기 분리막(17)을 관통할 수 있다. 상기 트렌치들(T)은 상기 제 2 방향(D2)으로 연장될 수 있고 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 트렌치들(T)은 상기 수직 구조체들(VP)로부터 수평적으로 이격될 수 있다. 상기 트렌치들(T)의 각각의 내면 상에 희생 스페이서막(170)이 형성될 수 있다. 상기 희생 스페이서막(170)은 트렌치들(T)의 각각의 일부를 채우고 상기 트렌치들(T)의 상기 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 희생 스페이서막(170)은 상기 몰드 구조체(MS)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생 스페이서막(170)은 폴리실리콘막을 포함할 수 있다.
도 2 및 도 11을 참조하면, 상기 희생 스페이서막(170)을 이방성 식각하여 상기 트렌치들(T)의 각각의 내측면을 상에 희생 스페이서(171)가 형성될 수 있다. 상기 희생 스페이서막(170)의 상기 이방성 식각 공정 동안, 상기 트렌치들(T)의 각각에 의해 노출된 상기 소스 도전막(SCP)의 일부, 및 상기 버퍼 절연막(12)의 일부가 식각될 수 있고, 그 결과, 상기 트렌치들(T)의 각각 내에 상기 하부 희생 패턴(LSP)을 노출하는 관통영역(H)이 형성될 수 있다. 등방성 식각 공정을 수행함으로써 상기 관통영역(H)에 의해 노출된 상기 하부 희생 패턴(LSP)이 제거될 수 있다. 상기 하부 희생 패턴(LSP)이 제거됨에 따라, 상기 데이터 저장층(DSL)의 일부를 노출하는 수평 리세스 영역(HR)이 형성될 수 있다. 상기 등방성 식각 공정은 상기 희생 스페이서(171), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 및 상기 소스 절연 패턴(IS)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 수평 리세스 영역(HR)은 상기 관통영역(H)로부터 상기 소스 도전막(SCP)과 상기 기판(10) 사이로 수평적으로 연장될 수 있다. 상기 하부 희생 패턴(LSP)의 상기 개구부(250) 내에 채워진, 상기 소스 도전막(SCP)의 일부는, 상기 수평 리세스 영역(HR)이 형성되는 동안 상기 몰드 구조체(MS)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
도 2 및 도 12를 참조하면, 상기 수평 리세스 영역(HR)에 의해 노출된, 상기 데이터 저장층(DSL)의 일부를 제거하여 상기 수직 반도체 패턴(VS)의 측면의 일부를 노출할 수 있다. 상기 데이터 저장층(DSL)의 일부가 제거됨에 따라, 상기 데이터 저장층(DSL)은 수직적으로 서로 이격된 데이터 저장 패턴(DSP) 및 더미 데이터 저장 패턴(DSPr)으로 분리될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부를 제거하는 것은, 상기 소스 도전막(SCP), 상기 수직 반도체 패턴(VS), 및 상기 희생 스페이서(171)에 대해 식각 선택성을 갖는 식각 공정으로 수행될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부를 제거하는 중에, 상기 소스 절연 패턴(IS)의 상부 및 상기 버퍼 절연막(12)의 적어도 일부가 함께 제거될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부가 제거됨에 따라, 언더컷 영역(UC)이 형성될 수 있다. 상기 언더컷 영역(UC)은 상기 수직 반도체 패턴(VS)의 측벽을 따라 상기 수평 리세스 영역(HR)으로부터 수직적으로(일 예로, 상기 제 1 방향(D1) 및 이의 반대 방향을 따라) 연장되는 빈 영역일 수 있다. 상기 언더컷 영역(UC)은 상기 수직 반도체 패턴(VS)의 상기 측면과 상기 소스 도전막(SCP) 사이, 및 상기 수직 반도체 패턴(VS)의 상기 측면과 상기 소스 절연 패턴(IS) 사이로 연장될 수 있다. 상기 언더컷 영역(UC)은 상기 데이터 저장 패턴(DSP)의 바닥면 및 상기 더미 데이터 저장 패턴(DSPr)의 상면을 노출할 수 있다.
도 2 및 도 13을 참조하면, 상기 언더컷 영역(UC), 상기 수평 리세스 영역(HR), 및 상기 관통영역(H) 내에 측벽 도전막(180)이 형성될 수 있다. 상기 측벽 도전막(180)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 상기 측벽 도전막(180)은 불순물이 도핑된 반도체막일 수 있으며, 일 예로 N형 도펀트들이 도핑된 폴리실리콘막일 수 있다. 일 예로, 상기 측벽 도전막(180)의 형성은 디실란(Si2H6), 모노실란(SiH4), 트리실란(Si3H8), 또는 클로로 실란(디클로로 실란, 트리 클로로 실란 또는 테트라 클로로 실란 등) 등의 실리콘 소스가 단독 또는 믹싱되어 사용될 수 있으며, N형 도펀트들이 함께 사용될 수 있다.
상기 측벽 도전막(180)은 증착 공정에 의해 상기 언더컷 영역(UC), 상기 수평 리세스 영역(HR), 및 상기 관통영역(H)의 내면을 균일한 두께로 덮을 수 있고, 상기 관통영역(H)을 완전히 채우지 않을 수 있다. 상기 측벽 도전막(180)을 증착하는 동안, 도 4 및 도 5에 도시된 것과 같은 에어 갭들(AG) 또는 씸(seam)이 형성될 수도 있다. 상기 측벽 도전막(180)은 상기 수직 반도체 패턴(VS)의 상기 측면 및 상기 소스 절연 패턴(IS)의 상면에 접촉할 수 있다.
도 2 및 도 14를 참조하면, 상기 측벽 도전막(180) 상에 등방성 식각 공정을 수행하여 상기 언더컷 영역(UC) 및 상기 수평 리세스 영역(HR) 내에 제 1 소스 도전 패턴(SCP1)이 형성될 수 있다. 상기 희생 스페이서(171)는 상기 측벽 도전막(180)과 함께 또는 별도로 제거될 수 있다. 상기 제 1 소스 도전 패턴들(SCP1) 사이에는 상기 몰드 구조체(MS)의 측면을 노출하는 게이트 분리 영역들(GIR)이 형성될 수 있다. 상기 측벽 도전막(180) 및 상기 희생 스페이서(171)를 식각하는 상기 등방성 식각 공정은 상기 몰드 구조체(MS)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 측벽 도전막(180)을 식각하는 상기 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정일 수 있다.
상기 측벽 도전막(180)의 상기 등방성 식각 공정 동안 상기 소스 도전막(SCP)이 식각될 수 있다. 상기 소스 도전막(SCP)이 식각되어 제 2 소스 도전 패턴(SCP2)이 형성될 수 있다. 상기 제 1 소스 도전 패턴(SCP1) 및 상기 제 2 소스 도전 패턴(SCP2)을 포함하는 구조는 소스 구조체(SC)로 지칭될 수 있다. 상기 게이트 분리 영역들(GIR)은 상기 몰드 구조체(MS)의 상기 측면, 상기 소스 구조체(SC)의 측면, 및 상기 소스 희생막(LL)을 노출할 수 있다.
도 2 및 도 15를 참조하면, 상기 게이트 분리 영역들(GIR)에 의해 노출된, 상기 하부 및 상부 희생막들(LSL, USL) 및 상기 소스 희생막(LL)이 제거될 수 있다. 이에 따라, 상기 하부 절연막들(110a) 및 상기 상부 절연막들(110b) 사이에 게이트 영역들(GR)이 형성되고, 상기 소스 절연 패턴(IS)과 상기 기판(10) 사이에는 하부 리세스 영역(LGR)이 형성될 수 있다. 상기 게이트 영역들(GR) 및 상기 하부 리세스 영역(LGR)을 형성하는 것은, 상기 하부 및 상부 절연막들(110a, 110b), 상기 데이터 저장 패턴(DSP), 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2), 상기 소스 절연 패턴(IS) 및 상기 기판(10)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 하부 및 상부 희생막들(LSL, USL) 및 상기 소스 희생막(LL)을 등방성 식각하는 것을 포함할 수 있다. 상기 게이트 영역들(GR) 및 상기 하부 리세스 영역(LGR)의 각각은 상기 게이트 분리 영역들(GIR) 중 대응하는 하나로부터 수평적으로 연장될 수 있고, 상기 데이터 저장 패턴(DSP)의 측면의 일부를 노출할 수 있다. 이 후, 상기 게이트 영역들(GR)을 채우는 게이트 전극들(EGE, GGE, CGE, SGE) 및 상기 하부 리세스 영역(LGR)을 채우는 공통 소스 패턴(CP)이 동시에 형성될 수 있다. 상기 게이트 전극들(EGE, GGE, CGE, SGE) 및 상기 공통 소스 패턴(CP)을 형성하는 것은, 일 예로, 상기 게이트 분리 영역들(GIR) 및 상기 게이트 영역들(GR)을 채우는 전극막을 형성하는 것, 및 상기 게이트 분리 영역들(GIR) 내에 형성된 상기 전극막의 일부를 제거하여 상기 게이트 전극들(EGE, GGE, CGE, SGE) 및 상기 공통 소스 패턴(CP)을 국소적으로 형성하는 것을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 게이트 분리 영역들(GIR)을 채우는 갭필 절연 패턴들(GS)이 형성될 수 있다. 상기 갭필 절연 패턴들(GS) 내에 보이드(VD)가 형성될 수 있으나, 이와는 달리 보이드(VD)가 형성되지 않을 수 있다. 상기 캐핑 절연막(120) 내에 제 1 콘택(125)이 형성되어 상기 도전 패드(150)에 연결될 수 있다. 층간 절연막(130)이 상기 캐핑 절연막(120) 상에 형성될 수 있다. 상기 층간 절연막(130) 내에 제 2 콘택(135)이 형성되어 상기 제 1 콘택(125)에 연결될 수 있다. 비트 라인들(BL)이 상기 층간 절연막(130) 상에 형성될 수 있다. 이에 따라 3차원 반도체 메모리 장치가 제조될 수 있다.
본 발명의 실시예들에 따르면, 상기 공통 소스 패턴(CP)을 상기 게이트 전극들(EGE, GGE, SGE)과 동시에 형성할 수 있다. 이에 따라 3차원 반도체 메모리 소자의 제조 공정 단순화가 가능하다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 16을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 주변 로직 구조체(PS)는 기판(10) 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 층간 절연막(41)을 포함할 수 있다. 기판(10)은 소자 분리막(13)에 의해 정의된 활성 영역들을 포함할 수 있다. 주변 로직 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 로직 회로들(PTR)은 기판(10) 상의 주변 게이트 절연막(21), 주변 게이트 절연막(21) 상의 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 소스/드레인 영역들(25)을 포함할 수 있다.
주변 로직 구조체(PS)는 기판(10) 상에 배치된 주변 배선 구조체들(31, 33)이 기판(10)을 포함할 수 있다. 구체적으로, 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 층간 절연막(41)이 기판(10) 전면 상에 제공될 수 있다. 하부 층간 절연막(41)은 기판(10) 상에서 주변 로직 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 하부 층간 절연막(41)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 층간 절연막(41)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
상기 셀 어레이 구조체(CS)는 도 3을 참조하여 설명된 구조와 동일하게 공통 소스 패턴(CP), 소스 구조체(SC), 전극 구조체들(ST), 수직 반도체 패턴들(VS), 및 데이터 저장 패턴(DSP)을 포함할 수 있다. 상기 공통 소스 패턴(CP) 및 상기 갭필 절연 패턴(GS)은 상기 하부 층간 절연막(41)과 접할 수 있다. 상기 수직 구조체들(VP)의 하부는 상기 하부 층간 절연막(41)의 상부에 삽입될 수 있다.
상기 갭필 절연 패턴(GS)을 관통하여 상기 셀 어레이 구조체(CS)의 배선(CCL)과 상기 주변 로직 구조체(PS)의 배선(PPL)(즉, 주변 회로 배선들(33) 중 하나)을 연결하는 관통 비아(TV)가 제공될 수 있다. 상기 관통 비아(TV)는 상기 갭필 절연 패턴(GS)에 의하여 상기 소스 구조체(SC) 또는 상기 공통 소스 패턴(CP)과 전기적으로 분리될 수 있다. 상기 관통 비아(TV)는 금속, 도전성 금속 질화물 또는 도핑된 반도체 물질을 포함할 수 있다.
도 17 내지 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다.
도 2 및 도 17을 참조하면, 기판(10) 상에 주변 로직 구조체(PS)가 형성될 수 있다. 기판(10)은 벌크 실리콘 기판일 수 있다. 기판(10) 내에 활성 영역들을 정의하는 소자 분리막(13)이 형성될 수 있다.
주변 로직 구조체(PS)를 형성하는 것은, 기판(10) 상에 주변 로직 회로들(PTR)을 형성하는 것, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 층간 절연막(41)을 형성하는 것을 포함할 수 있다. 여기서, 주변 로직 회로들(PTR)은 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다. 일 예로, 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(13)을 기판(10) 내에 형성하는 것, 기판(10) 상에 차례로 주변 게이트 절연막(21) 및 주변 게이트 전극(23)을 형성하고, 주변 게이트 전극(23)의 양측의 기판(10)에 불순물을 주입하여 소스/드레인 영역들(25)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다.
하부 층간 절연막(41)은 주변 로직 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 층간 절연막(41)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
주변 배선 구조체들(31, 33)을 형성하는 것은 하부 절연막(41)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다.
상기 하부 층간 절연막(41) 상에 공통 소스 패턴(CP) 및 수평 반도체층(100)이 차례로 형성될 수 있다. 상기 공통 소스 패턴(CP)은 이하 설명될 소스 구조체(SC)보다 비저항이 낮은 물질로 형성될 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 도전성 질화물을 포함할 수 있다. 상기 수평 반도체층(100)은 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있다. 수평 반도체층(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
도 2 및 도 18을 참조하면, 상기 수평 반도체층(100) 상에 제 1 버퍼 절연막(11a)이 형성될 수 있다. 제 1 버퍼 절연막(11a)은 수평 반도체층(100)의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 상기 제 1 버퍼 절연막(11a) 상에 하부 희생 패턴(LSP), 제 2 버퍼 절연막(12) 및 소스 도전막(SCP)이 차례로 형성될 수 있다. 분리막(17)이 상기 소스 도전막(SCP)상에 형성될 수 있다. 상기 소스 도전막(SCP) 상에 몰드 구조체(MS)가 형성될 수 있다. 상기 하부 희생 패턴(LSP), 상기 제 2 버퍼 절연막(12), 상기 소스 도전막(SCP), 및 상기 몰드 구조체(MS)의 형성은 도 7 및 도 8을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 2 및 도 19를 참조하여, 상기 몰드 구조체(MS), 상기 소스 도전막(SCP),상기 제 2 버퍼 절연막(12), 상기 하부 희생 패턴(LSP), 상기 제1 버퍼 절연막(11a)을 관통하여 상기 수평 반도체층(100)에 연결되는 수직 구조체들(VP)이 형성될 수 있다. 상기 수직 구조체들(VP)은 상기 공통 소스 패턴(CP)의 상면과 이격될 수 있으나, 이와는 달리, 상기 공통 소스 패턴(CP)의 상면과 접할 수 있다. 상기 수직 구조체들(VP)을 덮는 캐핑 절연막(120)을 형성한 후, 상기 캐핑 절연막(120) 및 상기 몰드 구조체(MS)를 관통하여 상기 소스 도전막(SCP)을 노출시키는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T)의 각각의 내면 상에 희생 스페이서막(170)이 형성될 수 있다.
도 2 및 도 20을 참조하여, 상기 희생 스페이서막(170)을 이방성 식각하여 상기 트렌치들(T)의 각각의 내측면 상에 희생 스페이서(171)가 형성될 수 있다. 상기 희생 스페이서막(170)의 상기 이방성 식각 공정 동안 상기 하부 희생 패턴(LSP)을 노출하는 관통영역(H)이 형성될 수 있다. 등방성 식각 공정을 수행함으로써 상기 관통영역(H)에 의해 노출된 상기 하부 희생 패턴(LSP)이 제거되어 수평 리세스 영역(HR)이 형성될 수 있다.
도 2 및 도 21을 참조하면, 상기 수평 리세스 영역(HR)에 의해 노출된, 상기 데이터 저장층(DSL)의 일부를 제거하여 상기 수직 반도체 패턴(VS)의 측면의 일부를 노출할 수 있다. 상기 데이터 저장층(DSL)의 일부가 제거됨에 따라, 상기 데이터 저장층(DSL)은 수직적으로 서로 이격된 데이터 저장 패턴(DSP) 및 더미 데이터 저장 패턴(DSPr)으로 분리될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부가 제거됨에 따라, 언더컷 영역(UC)이 형성될 수 있다. 상기 데이터 저장층(DSL)의 일부를 제거하는 동안 상기 제 1 및 제 2 버퍼 절연막들(11a, 12)의 적어도 일부가 함께 제거될 수 있다.
도 2 및 도 22를 참조하여, 상기 언더컷 영역(UC), 상기 수평 리세스 영역(HR), 및 상기 관통영역(H) 내에 측벽 도전막(180)이 형성될 수 있다. 상기 측벽 도전막(180)은 상기 수직 반도체 패턴(VS)의 상기 측면 및 상기 수평 반도체층(100)의 상면에 접촉할 수 있다.
도 2 및 도 23을 참조하면, 상기 측벽 도전막(180) 상에 등방성 식각 공정을 수행하여 상기 언더컷 영역(UC) 및 상기 수평 리세스 영역(HR) 내에 제 1 소스 도전 패턴(SCP1)이 형성될 수 있다. 상기 측벽 도전막(180)의 상기 등방성 식각 공정 동안 상기 소스 도전막(SCP)이 식각되어 제 2 소스 도전 패턴(SCP2)이 형성될 수 있다. 상기 제 1 소스 도전 패턴(SCP1) 및 상기 제 2 소스 도전 패턴(SCP2)를 포함하는 구조는 소스 구조체(SC)로 지칭될 수 있다. 상기 측벽 도전막(180)의 상기 등방성 식각에 의해 게이트 분리 영역들(GIR)이 형성될 수 있다. 상기 게이트 분리 영역들(GIR)은 상기 몰드 구조체(MS)의 측면, 상기 소스 구조체(SC)의 측면, 및 상기 수평 반도체층(100)을 노출할 수 있다.
도 2 및 도 24를 참조하면, 상기 게이트 분리 영역들(GIR)에 의해 노출된, 상기 하부 및 상부 희생막들(LSL, USL)이 제거될 수 있다. 이에 따라, 상기 하부 절연막들(110a) 사이 및 상기 상부 절연막들(110b) 사이에 게이트 영역들이 형성될 수 있다. 상기 게이트 영역들을 채우는 게이트 전극들(EGE, GGE, CGE, SGE) 이 형성될 수 있다.
도 2 및 도 25를 참조하면, 상기 게이트 분리 영역들(GIR)을 채우는 갭필 절연 패턴들(GS)이 형성될 수 있다. 상기 갭필 절연 패턴들(GS)의 하면(GS_b)은 상기 공통 소스 패턴(CP)의 최상면보다 높을 수 있다. 상기 갭필 절연 패턴들(GS)의 하면(GS_b)은 상기 공통 소스 패턴(CP)과 이격될 수 있다. 상기 캐핑 절연막(120) 내에 제 1 콘택(125)이 형성되어 상기 도전 패드(150)에 연결될 수 있다. 층간 절연막(130)이 상기 캐핑 절연막(120) 상에 형성될 수 있다. 상기 층간 절연막(130) 내에 제 2 콘택(135)이 형성되어 상기 제 1 콘택(125)에 연결될 수 있다. 비트 라인들(BL)이 상기 층간 절연막(130) 상에 형성될 수 있다. 이에 따라 3차원 반도체 메모리 장치가 제조될 수 있다.
삭제
도 2 및 도 25를 다시 참조하면, 본 발명의 실시예들에 따라 제조된 3 차원 반도체 메모리 장치에서는 상기 수직 구조체들(VP)의 하부들이 상기 공통 소스 패턴(CP)과 이격될 수 있다. 상기 수직 구조체들(VP)과 상기 공통 소스 패턴(CP) 사이에 수평 반도체층(100)이 제공될 수 있고, 상기 수직 구조체들(VP)의 하부들은 상기 수평 반도체층(100) 내에 제공될 수 있다. 상기 소스 구조체(SC)는 상기 수평 반도체층(100)을 통하여 상기 공통 소스 패턴(CP)과 전기적으로 연결될 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 수직부들(SP, 도 4 및 도 5 참조)은 상기 수평 반도체층(100)의 상부에 삽입될 수 있다.
상기 갭필 절연 패턴(GS)은 상기 수평 반도체층(100)을 사이에 두고 상기 공통 소스 패턴(CP)의 상면과 이격될 수 있다. 상기 갭필 절연 패턴(GS)은 상기 공통 소스 패턴(CP)과 오버랩될 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도로 도 2의 I-I'에 따라 자른 단면도이다. 본 실시예에 있어서, 상기 도 24의 게이트 분리 영역들(GIR)은 싱기 공통 소스 패턴(CP)가 노출되도록 연장되어 형성될 수 있다. 이에 따라, 게이트 분리 영역들(GIR)을 채우는 상기 갭필 절연 패턴들(GS)의 하면(GS_b)은 상기 공통 소스 패턴(CP)과 접할 수 있다. 상기 갭필 절연 패턴들(GS)은 상기 수평 반도체층(100)을 관통할 수 있다.
도 27은 본 발명의 실시예들에 따른 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 3차원 반도체 메모리 장치의 평면도이다. 도 28은 도 27의 셀 어레이 영역 및 연결 영역의 소스 구조체(SC)의 평면도이다. 도 29는 도 27의 셀 어레이 영역 및 연결 영역의 셀 게이트 전극, 소거 제어 게이트 전극, 및 공통 소스 패턴을 나타내는 평면도이다. 도 30은 접지 선택 게이트 전극들 및 공통 소스 패턴을 나타내는 평면도이다. 도 31은 공통 소스 패턴을 나타내는 평면도이다.
도 27 내지 도 31을 참조하면, 제 1 소스 도전 패턴(SCP1)은 일부분들에서 리세스된 측벽들(OP)을 가질 수 있다. 제 2 소스 도전 패턴(SCP2)은 제 1 소스 도전 패턴(SCP1)의 상면으로부터 제 1 소스 도전 패턴(SCP1)의 리세스된 측벽들(OP) 상으로 연장될 수 있다. 상기 소스 구조체(SC)는 상기 제 2 방향(D2)으로 연장되는 한 쌍의 라인형 부분들이 상기 연결 영역(CNR)에서 서로 연결되는 구조를 가질 수 있다. 게이트 전극들(SGE, CGE, GGE, EGE)은 상기 연결 영역(CNR) 상에서 상기 제 2 방향(D2)을 따라 계단형 구조를 가질 수 있다. 상기 게이트 전극들(SGE, CGE, GGE, EGE) 상에 콘택 플러그들(CPG)이 제공될 수 있다.
셀 게이트 전극(CGE), 소거 제어 게이트 전극(EGE)은 상기 소스 구조체(SC)와 유사하게 상기 제 2 방향(D2)으로 연장되는 한 쌍의 라인형 부분들이 상기 연결 영역(CNR)에서 서로 연결되는 구조를 가질 수 있다. 이와는 달리 도 30에 도시된 바와 같이, 상기 접지 선택 게이트 전극(GGE)은 한 쌍의 라인형 부분들이 상기 연결 영역(CNR)에서 서로 연결되지 않을 수 있다. 상기 소스 구조체(SC), 상기 셀 게이트 전극(CGE), 소거 제어 게이트 전극(EGE), 및 상기 접지 선택 게이트 전극(GGE)은 상기 수직 구조체들(VP)에 의하여 관통되는 관통홀들을 포함할 수 있다.
상기 공통 소스 패턴(CP)은 제조 방법에 따라 다양한 형상을 가질 수 있다. 일 예로, 상기 공통 소스 패턴(CP)은 도 29에 도시된 것과 같이, 상기 제 2 방향(D2)으로 연장되는 한 쌍의 라인형 부분들이 상기 연결 영역(CNR)에서 서로 연결되는 구조를 가질 수 있다. 상기 공통 소스 패턴(CP)은 상기 수직 구조체들(VP)에 의하여 관통되는 관통홀들(도 4, 및 도 5의 소스 관통홀들(CPH)에 해당함)을 포함할 수 있다. 이와는 달리, 상기 공통 소스 패턴(CP)은 도 30에 도시된 것과 같이, 상기 제 2 방향(D2)으로 연장되는 한 쌍의 라인형 부분들이 상기 연결 영역(CNR)에서 서로 연결되지 않을 수 있다. 도 29 및 도 30의 상기 공통 소스 패턴(CP)의 형상은 도 5 내지 도 15를 참조하여 설명된 제조 방법을 통하여 형성될 수 있다. 상기 공통 소스 패턴(CP)은 도 31에 도시된 것과 같이, 상기 갭필 절연 패턴(GS)에 의하여 분리되지 않을 수 있다. 또한, 상기 공통 소스 패턴(CP)은 상기 수직 구조체들(VP)에 의하여 관통되지 않을 수 있다. 도 31의 공통 소스 패턴(CP) 형상은 도 17 내지 도 26을 참조하여 설명된 제조 방법을 통하여 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체;
    상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체;
    상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들;
    상기 수직 반도체 패턴들의 각각과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴; 및
    상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체 보다 비저항이 낮은 물질을 포함하는 공통 소스 패턴을 포함하고,
    상기 공통 소스 패턴은 상기 소스 구조체를 통하여 상기 수직 반도체 패턴들과 연결되고,
    상기 수직 반도체 패턴들은 상기 공통 소스 패턴을 관통하는 3차원 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 수직 반도체 패턴들의 각각의 하부를 감싸는 더미 데이터 저장 패턴을 포함하고,
    상기 더미 데이터 저장 패턴은 상기 공통 소스 패턴을 관통하는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소스 구조체의 하면은 상기 공통 소스 패턴의 상면과 접하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소스 구조체는:
    상기 수직 반도체 패턴들의 측벽을 따라 연장되는 수직부들; 및
    상기 수직부들로부터 상기 전극 구조체의 아래로 연장되는 수평부를 포함하는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 수직부들의 하부들은 상기 공통 소스 패턴의 상부에 연결되는 3차원 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 수평부와 상기 공통 소스 패턴 사이에 소스 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 전극 구조체는 갭필 절연 패턴에 의하여 분리되는 복수 개의 전극 구조체들을 포함하고,
    상기 공통 소스 패턴은 상기 갭필 절연 패턴에 의하여 관통되는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전극 구조체 상의 제 1 배선;
    상기 공통 소스 패턴과 상기 기판 사이의 제 2 배선;
    상기 갭필 절연 패턴을 관통하여 상기 제 1 배선과 상기 제 2 배선을 연결하는 관통 비아를 더 포함하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 공통 소스 패턴은 상기 수직 반도체 패턴들의 하부들로부터 이격되는 3차원 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전극 구조체는 갭필 절연 패턴에 의하여 분리되는 복수 개의 전극 구조체들을 포함하고,
    상기 갭필 절연 패턴은 상기 공통 소스 패턴과 오버랩되는 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 소스 구조체와 상기 공통 소스 패턴 사이에 수평 반도체층을 더 포함하고,
    상기 수직 반도체 패턴들의 하부들은 상기 수평 반도체층 내에 배치되고,
    상기 수직 반도체 패턴들은 상기 소스 구조체와 상기 수평 반도체층에 의해 상기 공통 소스 패턴과 연결되는 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 전극 구조체는 갭필 절연 패턴에 의하여 분리되는 복수 개의 전극 구조체들을 포함하고,
    상기 갭필 절연 패턴의 하면은 상기 수평 반도체층을 사이에 두고 상기 공통 소스 패턴의 상면과 이격되는 3차원 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 소스 구조체는 상기 수직 반도체 패턴들의 측벽을 따라 연장되는 수직부들을 포함하고,
    상기 수직부들의 하부들은 상기 수평 반도체층에 연결되는 3차원 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 전극 구조체는 갭필 절연 패턴에 의하여 분리되는 복수 개의 전극 구조체들을 포함하고,
    상기 갭필 절연 패턴의 하면은 상기 공통 소스 패턴의 상면과 접하는 3차원 반도체 메모리 장치.
  16. 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체;
    상기 기판과 상기 전극 구조체 사이에 배치되는 소스 구조체;
    상기 전극 구조체 및 상기 소스 구조체를 관통하는 수직 반도체 패턴들;
    상기 수직 반도체 패턴들의 각각과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴;
    상기 소스 구조체와 상기 기판 사이에 배치되고, 상기 소스 구조체의 하면에 연결되는 공통 소스 패턴; 및
    상기 소스 구조체와 상기 공통 소스 패턴 사이의 소스 절연 패턴을 포함하고,
    상기 수직 반도체 패턴들은 상기 공통 소스 패턴을 관통하는 3차원 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 전극 구조체는 갭필 절연 패턴에 의하여 분리되는 복수 개의 전극 구조체들을 포함하고,
    상기 공통 소스 패턴은 상기 갭필 절연 패턴에 의하여 관통되는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 소스 구조체는 상기 갭필 절연 패턴의 측벽을 따라 연장되어 상기 소스 절연 패턴을 관통하는 3차원 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 소스 구조체는:
    상기 수직 반도체 패턴들의 측벽을 따라 연장되는 수직부들; 및
    상기 수직부들로부터 상기 전극 구조체의 아래로 연장되는 수평부를 포함하는 3차원 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 수직부들의 하부들은 상기 공통 소스 패턴에 삽입되는 3차원 반도체 메모리 장치.
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