KR20210093085A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하고, 상기 반도체 메모리 장치는 메모리 셀 어레이에 연결되고, 제1 레벨에서 서로 이격된 비트라인들 및 공통소스라인, 상기 제1 레벨에서 상기 비트라인들 및 상기 공통소스라인으로부터 이격된 패드패턴, 상기 비트라인들, 상기 공통소스라인 및 상기 패드패턴을 덮는 제1 절연막, 상기 제1 절연막 상에서 상기 비트라인들에 중첩된 차폐패턴, 상기 차폐패턴으로부터 이격된 제2 레벨에서 서로 이격된 제1 상부배선 및 제2 상부배선, 상기 패드패턴으로부터 상기 제1 상부배선에 접촉되도록 연장된 제1 콘택플러그, 상기 공통소스라인으로부터 상기 제2 상부배선에 접촉되도록 연장된 제2 콘택플러그, 상기 차폐패턴과 상기 제1 콘택플러그 사이로부터 상기 제1 상부배선을 향하여 연장된 제1 스페이서 절연막, 및 상기 차폐패턴과 상기 제2 콘택플러그 사이로부터 상기 제2 상부배선을 향하여 연장된 제2 스페이서 절연막을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 메모리 셀 어레이 상에 배치된 배선을 포함하는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 주변회로를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 메모리 셀들을 포함하고, 주변회로는 메모리 셀 어레이의 동작을 제어한다. 메모리 셀 어레이와 주변회로는 반도체 메모리 장치의 구동을 위한 신호들을 전송하는 배선들에 연결될 수 있다. 구동신호를 전송하기 위한 배선들은 메모리 셀 어레이 상에 배치됨으로써, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
본 발명의 실시 예들은 상부배선들에 대한 배치 자유도를 개선할 수 있고, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이에 연결되고, 제1 레벨에서 서로 이격된 비트라인들 및 공통소스라인, 상기 제1 레벨에서 상기 비트라인들 및 상기 공통소스라인으로부터 이격된 패드패턴, 상기 비트라인들, 상기 공통소스라인 및 상기 패드패턴을 덮는 제1 절연막, 상기 제1 절연막 상에서 상기 비트라인들에 중첩된 차폐패턴, 상기 차폐패턴으로부터 이격된 제2 레벨에서 서로 이격된 제1 상부배선 및 제2 상부배선, 상기 패드패턴으로부터 상기 제1 상부배선에 접촉되도록 연장된 제1 콘택플러그, 상기 공통소스라인으로부터 상기 제2 상부배선에 접촉되도록 연장된 제2 콘택플러그, 상기 차폐패턴과 상기 제1 콘택플러그 사이로부터 상기 제1 상부배선을 향하여 연장된 제1 스페이서 절연막, 및 상기 차폐패턴과 상기 제2 콘택플러그 사이로부터 상기 제2 상부배선을 향하여 연장된 제2 스페이서 절연막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 서로 이격된 비트라인들, 공통소스라인, 및 패드패턴을 형성하는 단계, 상기 비트라인들, 상기 공통소스라인 및 상기 패드패턴을 덮는 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 차폐금속막 및 제2 절연막을 순차로 적층하는 단계, 상기 제2 절연막 및 상기 차폐금속막을 식각함으로써 상기 패드패턴에 중첩된 제1 홀을 형성하는 단계, 상기 제1 홀의 측벽 상에 제1 스페이서 절연막을 형성하는 단계, 상기 제1 스페이서 절연막 상에서 상기 제1 홀을 채우고 상기 패드패턴에 접촉되도록 연장된 제1 콘택플러그를 형성하는 단계, 및 상기 제1 콘택플러그에 연결되고 상기 제2 절연막 상으로 연장된 제1 상부배선을 형성하는 단계를 포함할 수 있다.
본 기술은 비트라인과 상부배선 사이에 차폐패턴(shielding pattern)을 배치함으로써, 비트라인과 상부배선 사이의 커플링 및 노이즈를 줄일 수 있다. 이로써, 본 기술은 상부배선에 대한 배치 자유도 제약을 줄일 수 있고, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 등가회로도이다.
도 3a 및 도 3b는 메모리 셀 어레이에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 5a는 도 4에 도시된 패드패턴, 비트라인들 및 공통소스라인에 대한 레이아웃을 나타내는 평면도들이다.
도 5b는 도 4에 도시된 차폐패턴의 레이아웃을 나타내는 평면도들이다.
도 5c는 도 4에 도시된 제1 상부배선 및 제2 상부배선의 레이아웃을 나타내는 평면도들이다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 로직회로(LC) 및 메모리 셀 어레이(40)를 포함한다. 로직회로(LC)는 내부전압생성부(Internal Voltage Generator: 20) 및 주변회로(Peripheral Circuit: 30)를 포함할 수 있다.
내부전압생성부(20)는 외부전압을 수신하여 다양한 내부전압들을 생성하도록 구성될 수 있다. 내부전압생성부(20)로부터 출력된 내부전압들은 주변회로(30)로 공급될 수 있다. 일 실시 예로서 내부전압들은 내부전원전압(VCCI) 및 내부접지전압(VSSI)을 포함할 수 있다.
주변회로(30)는 메모리 셀 어레이(40)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(40)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(40)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변회로(30)를 활성화시키기 위해 필요한 내부전압들은 내부전압생성부(20)로부터 주변회로(30)로 공급될 수 있다.
일 실시 예로서, 주변회로(30)는 제어로직(Control Logic: 39), 동작전압생성부(Operation Voltage Generator: 31), 로우디코더(Row decoder: 33), 소스라인드라이버(Source Line Driver: 37), 및 페이지 버퍼 그룹(Page Buffer Group: 35)을 포함할 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 하나 이상의 드레인 셀렉트 라인들(DSLs), 다수의 워드라인들(WLs), 및 하나 이상의 소스 셀렉트 라인들(SSLs), 다수의 비트라인들(BLs) 및 공통소스라인(CSL)에 연결될 수 있다.
제어로직(39)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(30)를 제어할 수 있다.
동작전압생성부(31)는 제어로직(39)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(VOPs)을 생성할 수 있다. 동작 전압들(VOPs)은 프로그램 전압, 검증 전압, 패스 전압, 셀렉트 라인 전압 등을 포함할 수 있다.
로우디코더(33)는 제어로직(39)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSLs), 워드라인들(WLs) 및 소스 셀렉트 라인들(SSLs)에 동작 전압들(VOPs)을 인가하도록 구성될 수 있다.
소스라인드라이버(37)는 공통소스라인(CSL)을 경유하여 메모리 셀 어레이(40)에 연결될 수 있다. 소스라인드라이버(37)는 제어로직(39)의 제어에 응답하여 공통소스라인(CSL)의 디스차지 동작을 수행하도록 구성될 수 있다. 일 실시 예로서, 소스라인드라이버(37)는 제어로직(39)의 제어에 응답하여 소거 동작 시, 공통소스라인(CSL)에 프리소거전압(Vepre) 및 소거전압(Verase)을 인가할 수 있다. 프리소거전압(Vepre) 및 소거전압(Verase)은 동작전압생성부(31)에서 생성될 수 있다.
페이지 버퍼 그룹(35)은 비트라인들(BLs)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 비트라인들(BLs)을 선택적으로 플로팅시킬 수 있다.
로직회로(LC)는 기판 상에 형성될 수 있고, 메모리 셀 어레이(40)는 로직회로(LC) 상에 배치될 수 있다. 메모리 셀 어레이(40)는 로직회로(LC)의 일부에 중첩될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록(BLK)을 나타내는 등가회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 공통소스라인(CSL)에 공통으로 연결된 다수의 메모리 셀 스트링들(STR)을 포함할 수 있다. 메모리 셀 스트링들(STR)은 다수의 비트라인들(BL1 내지 BLm)에 연결될 수 있다. 메모리 셀 스트링들(STR)은 비트라인들(BL1 내지 BLm)에 각각 연결된 다수의 컬럼그룹들로 구분될 수 있다. 각 컬럼그룹의 메모리 셀 스트링들(STR)은 그에 대응하는 비트라인에 병렬로 연결될 수 있다.
메모리 셀 스트링들(STR) 각각은 그에 대응하는 비트라인에 연결된 하나 이상의 드레인 셀렉트 트랜지스터, 공통소스라인(CSL)에 연결된 하나 이상의 소스 셀렉트 트랜지스터, 및 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함할 수 있다. 드레인 셀렉트 트랜지스터의 게이트는 그에 대응하는 드레인 셀렉트 라인에 연결되고, 메모리 셀들 각각의 게이트는 그에 대응하는 워드라인에 연결되고, 소스 셀렉트 트랜지스터의 게이트는 그에 대응하는 소스 셀렉트 라인에 연결될 수 있다.
일 실시 예로서, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL), 다수의 워드라인들(WL1 내지 WLn), 및 소스 셀렉트 라인(SSL)에 연결될 수 있다. 이 경우, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터(DST), 워드라인들(WL1 내지 WLn)에 연결된 다수의 메모리 셀들(MC), 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 메모리 셀 스트링들(STR) 각각의 메모리 셀들(MC)은 직렬로 연결될 수 있다.
직렬로 연결된 메모리 셀들(MC)과 그에 대응하는 비트라인은 드레인 셀렉트 트랜지스터(DST)를 통해 연결될 수 있다. 직렬로 연결된 메모리 셀들(MC)과 공통소스라인(CSL)은 소스 셀렉트 트랜지스터(SST)를 통해 연결될 수 있다.
메모리 셀 스트링들(STR) 각각의 구조는 도 2에 도시된 실시 예로 제한되지 않는다. 일 실시 예로서, 각각의 메모리 셀 스트링(STR)은, 그에 대응하는 비트라인에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 비트라인들(BL1 내지 BLm)과 워드라인들(WL1 내지 WLn) 사이에 2층 이상의 드레인 셀렉트 라인들이 배치될 수 있다. 다른 실시 예로서, 각각의 메모리 셀 스트링(STR)은, 공통소스라인(CSL)에 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 워드라인들(WL1 내지 WLn) 아래에 2층 이상의 소스 셀렉트 라인들이 배치될 수 있다.
워드라인들(WL1 내지 WLn) 중 적어도 하나는 더미 워드라인으로 이용될 수 있다. 예를 들어, 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL1) 또는 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn) 중 적어도 하나는 더미 워드라인으로 이용될 수 있다.
반도체 메모리 장치의 소거 동작은 소스 셀렉트 트랜지스터(SST) 측에서 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시킴으로써 수행될 수 있다. 일 실시 예로서, 반도체 메모리 장치의 소거 동작은 핫홀(hot hole) 형성구간 및 소거 구간을 포함할 수 있다.
도 1 및 도 2를 참조하면, 소거 동작의 핫홀 형성구간 동안, 로우 디코더(33)는 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)을 플로팅 상태로 제어하고, 페이지 버퍼그룹(35)은 선택된 메모리 블록의 비트라인들(BL1 내지 BLm)을 플로팅 상태로 제어할 수 있다.
소거 동작의 핫홀 형성구간 동안, 동작전압생성부(31)는 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시키기 위한 프리소거전압(Vepre)을 공통소스라인(CSL)에 인가할 수 있다. 이 때, 소스 셀렉트 라인(SSL)의 전압 레벨이 낮으면, 공통소스라인(CSL)과 소스 셀렉트 라인(SSL) 사이에 GIDL 전류가 발생될 수 있다. 일 실시 예로서, 소거 동작의 핫홀 형성구간 동안, 로우 디코더(33)는 소스 셀렉트 라인(SSL)을 접지전압 레벨로 제어할 수 있다.
GIDL 전류가 발생하면, 핫 홀들이 생성될 수 있다. 생성된 핫 홀들은 메모리 셀 스트링(STR)의 채널영역으로 주입될 수 있다. 이에 따라, 메모리 셀 스트링(STR)의 채널전압이 상승될 수 있다.
이어서, 소거 동작의 소거구간 동안, 동작전압생성부(31)는 공통소스라인에에 프리소거전압(Vepre)보다 높은 소거전압(Verase)을 인가할 수 있다. 그 결과, 메모리 셀 스트링(STR)의 채널전압이 더욱 상승한다.
소거 동작의 소거구간 동안, 로우 디코더(33)는 소스 셀렉트 라인(SSL)을 플로팅 상태로 제어할 수 있고, 워드라인들(WL1 내지 WLn)을 접지전압 레벨로 제어할 수 있다. 이에 따라, 워드라인들(WL1 내지 WLn)과 상승된 전위 레벨을 갖는 메모리 셀 스트링(STR)의 채널영역 사이의 전압차에 의해 메모리 셀들(MC)에 저장된 데이터들이 소거될 수 있다.
소거 동작은 로우 디코더(33)를 통해 소스 셀렉트 라인(SSL)을 접지 전압 레벨로 제어하여 소스 셀렉트 라인(SSL)을 턴-오프 시킴으로써 종료될 수 있다.
상술한 GIDL 소거 동작의 효율을 향상시키기 위해, 소거 동작 동안, 공통소스라인(CSL)에 인가되는 전압을 비트라인들(BL1 내지 BLm)에 인가하고 소스 셀렉트 라인(SSL)에 인가되는 전압을 드레인 셀렉트 라인(DSL)에 인가할 수 있다. 이에 따르면, 소거 동작 동안, 드레인 셀렉트 라인(DSL)과 드레인 셀렉트 트랜지스터(DST)의 접합영역 사이에 GILD 전류가 발생되어 소거 효율을 향상시킬 수 있다.
도 3a 및 도 3b는 메모리 셀 어레이에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 메모리 셀 어레이는 도 2를 참조하여 설명한 바와 같이, 비트라인(BL)에 병렬로 연결된 메모리 셀 스트링들(STR)을 포함할 수 있다.
도 2를 참조하여 설명한 소스 셀렉트 라인(SSL), 워드라인들(WL1 내지 WLn), 및 드레인 셀렉트 라인(DSL)은 소스 반도체막(SL)과 비트라인(BL) 사이에 서로 이격되어 적층되고, 채널구조들(CH)을 감쌀 수 있다. 소스 셀렉트 라인(SSL), 워드라인들(WL1 내지 WLn), 및 드레인 셀렉트 라인(DSL) 각각에 의해 제어되는 채널구조들(CH)에 대한 설계는 도면에 도시된 예로 한정되지 않고 다양하게 변경될 수 있다.
도 2를 참조하여 설명한 공통소스라인(CSL)은 소스콘택구조(SCT) 및 소스 반도체막(SL)을 경유하여 메모리 셀 스트링들(STR)에 연결될 수 있다. 소스 반도체막(SL)은 도펀트를 포함할 수 있다. 일 실시 예로서, 소스 반도체막(SL)은 n타입 도프트 실리콘막을 포함할 수 있다.
소스콘택구조(SCT)는 제1 소스콘택(SCT1) 및 제2 소스콘택(SCT2)을 포함할 수 있다. 제1 소스콘택(SCT1)은 소스 반도체막(SL)으로부터 공통소스라인(CSL)을 향하여 채널구조들(CH)에 나란하게 연장될 수 있다. 제2 소스콘택(SCT2)은 제1 소스콘택(SCT1)으로부터 공통소스라인(CSL)에 접촉되도록 연장될 수 있다.
채널구조들(CH) 각각은 소스 반도체막(SL)으로부터 비트라인(BL)을 향해 연장될 수 있다. 채널구조들(CH) 각각은 채널막(CL)을 포함할 수 있다. 일 실시 예로서, 채널막(CL)은 중공형(hollow type)으로 형성될 수 있고, 소스 반도체막(SL)에 접촉될 수 있다. 중공형 채널막(CL)에 의해 정의된 채널구조들(CH) 각각의 중심영역은 코어절연막(CO) 및 캡핑 반도체막(CAP)으로 채워질 수 있다. 캡핑 반도체막(CAP)은 코어절연막(CO) 상에 배치될 수 있다.
채널막(CL)은 반도체물질로 형성될 수 있다. 일 실시 예로서, 채널막(CL)은 실리콘을 포함할 수 있다. 캡핑 반도체막(CAP)은 도펀트를 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(CAP)은 n타입 도프트 실리콘막을 포함할 수 있다. 도펀트는 캡핑 반도체막(CAP)으로부터 채널막(CL)으로 확산될 수 있다.
채널구조들(CH) 각각은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 채널구조(CH)의 외벽 상에 순차로 적층된 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막은 전하 트랩막으로 형성될 수 있다. 예를 들어, 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있다. 데이터 저장막은 전하 트랩막 이외에 다양한 물질로 형성되고, 구현하고자 하는 메모리 셀의 구조에 따라 터널 절연막과 블로킹 절연막 사이에서 다양한 형태로 변형될 수 있다. 예를 들어, 데이터 저장막은 상변화 물질막으로 형성되거나, 플로팅 게이트를 위한 물질막으로 형성될 수 있다.
비트라인(BL)은 그에 대응하는 드레인콘택구조들(DCT)을 경유하여 채널구조들(CH)에 연결될 수 있다.
채널구조들(CH) 각각은 소스 반도체막(SL)에 접촉될 수 있다. 일 실시 예로서, 채널구조들(CH) 각각은 도 3a에 도시된 바와 같이 메모리막(ML)을 관통하여 소스 반도체막(SL)에 접촉된 바닥면(BT)을 가질 수 있다. 다른 실시 예로서, 채널구조들(CH) 각각은 도 3b에 도시된 바와 같이 소스 반도체막(SL)에 접촉된 측벽(SW)을 가질 수 있다.
도 3b를 참조하면, 소스 반도체막(SL)은 제1 소스막(SL1), 소스채널콘택막(SCC), 및 제2 소스막(SL2)을 포함할 수 있다. 채널구조들(CH) 각각은 제1 소스막(SL1) 내부로 연장될 수 있다. 소스채널콘택막(SCC)은 제1 소스막(SL1)과 제2 소스막(SL2) 사이에서 메모리막(ML)을 관통하여 채널구조들(CH) 각각의 측벽(SW)에 접촉될 수 있다. 메모리막(ML)은 소스채널콘택막(SCC)에 의해 제1 메모리패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다. 제1 소스막(SL1), 소스채널콘택막(SCC), 및 제2 소스막(SL2) 각각은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 제1 소스막(SL1), 소스채널콘택막(SCC), 및 제2 소스막(SL2) 각각은 n타입 도프트 실리콘막을 포함할 수 있다.
도 3a 및 도 3b에 도시된 구조에 따르면, 워드라인들(WL1 내지 WLn)과 각 채널구조(CH)의 교차부들에 도 2를 참조하여 설명한 메모리 셀들(MC)이 정의될 수 있다. 소스 셀렉트 라인(SSL)과 각 채널구조(CH)의 교차부에 도 2를 참조하여 상술한 소스 셀렉트 트랜지스터(SST)가 정의될 수 있다. 드레인 셀렉트 라인(DSL)과 각 채널구조(CH)의 교차부에 도 2를 참조하여 설명한 드레인 셀렉트 트랜지스터(DST)가 정의될 수 있다. 도 2를 참조하여 설명한 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)는 채널구조(CH)에 의해 직렬로 연결되어 메모리 셀 스트링(STR)을 구성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 4는 비트라인들(143B1, 143B2)에 교차되는 방향으로 절취한 단면도이다. 도 4의 우측에 도시된 단면도는 도 1을 참조하여 설명한 내부전원전압(VCCI) 또는 내부접지전압(VSSI)을 전송하는 파워라인으로 이용되는 제1 상부배선(193A)에 중첩되는 구조를 나타낸다. 도 4의 좌측에 도시된 단면도는 도 1 및 도 2를 참조하여 설명한 소거 동작시 프리소거전압(Vepre) 및 소거전압(Verase)을 전송하는 제2 상부배선(193B)에 중첩되는 구조를 나타낸다.
도 4를 참조하면, 도 3a 또는 도 3b에 도시된 소스 셀렉트 라인(SSL), 워드라인들(WL1 내지 WLn), 및 드레인 셀렉트 라인(DSL)은 게이트 적층체(GST)의 도전패턴들(113)을 통해 구현될 수 있다.
게이트 적층체(GST)는 도 3a 또는 도 3b를 참조하여 설명한 소스 반도체막(SL)과 동일하게 구성된 소스 반도체막(101) 상에 배치될 수 있다. 게이트 적층체(GST)는 소스 반도체막(101) 상에 교대로 적층된 층간 절연막들(111) 및 도전패턴들(113)을 포함할 수 있다. 층간 절연막들(111) 및 도전패턴들(113)은 도 3a 또는 도 3b를 참조하여 설명한 채널구조들(CH)을 감싸도록 연장될 수 있다.
게이트 적층체(GST)를 포함한 메모리 셀 어레이는 제1 상부 절연막(121) 및 제2 상부 절연막(131)에 의해 덮일 수 있다. 제1 상부 절연막(121) 및 제2 상부 절연막(131)은 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)이 배치되는 제1 레벨(LV1)과 메모리 셀 어레이의 게이트 적층체(GST) 사이에 배치될 수 있다.
소스 반도체막(101)에 접촉된 제1 소스콘택(125)은 게이트 적층체(GST)의 측벽에 나란하게 연장될 수 있다. 제1 소스콘택(125)은 도프트 반도체막, 금속, 금속 실리사이드 등의 다양한 도전물로 형성될 수 있다. 제1 소스콘택(125)은 제1 상부 절연막(121)을 관통하도록 연장될 수 있다.
제1 소스콘택(125)은 게이트 적층체(GST)의 측벽 상에 형성된 측벽 절연막(123)에 의해 게이트 적층체(GST)로부터 절연될 수 있다.
제2 상부 절연막(131)은 제1 상부 절연막(121) 상에 배치되고, 제1 소스콘택(125)을 덮도록 연장될 수 있다. 제2 소스콘택(133) 및 도 3a 또는 도 3b를 참조하여 설명한 드레인콘택구조(DCT)는 제2 상부 절연막(131)을 관통하도록 연장될 수 있다. 제2 소스콘택(133)은 다양한 도전물로 형성될 수 있다.
제1 레벨(LV1)에 제3 상부 절연막(141)이 배치될 수 있다. 제3 상부 절연막(141)은 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)에 의해 관통될 수 있다.
도 5a는 도 4에 도시된 패드패턴(143A), 비트라인들(143B1, 143B2) 및 공통소스라인(143C)에 대한 레이아웃을 나타내는 평면도들이다.
도 4 및 도 5a를 참조하면, 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)은 제1 레벨(LV1)에서 서로 이격되어 배치될 수 있다. 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)은 서로 동일한 도전물로 구성될 수 있다. 일 실시 예로서, 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)은 구리(Cu)와 같은 저저항 금속을 포함할 수 있다.
패드패턴(143A)은 도 1을 참조하여 상술한 내부접지전압(VSSI) 또는 내부전원전압(VCCI)을 출력하는 출력패드(미도시)에 연결된 패턴일 수 있다. 도면에 도시되진 않았으나, 출력패드는 게이트 적층체(GST)에 중첩되지 않은 기판 상에 형성될 수 있고, 패드패턴(143A)은 출력패드에 중첩되도록 연장될 수 있다.
비트라인들(143B1, 143B2) 각각은 도 3a 또는 도 3b에 도시된 바와 같이 그에 대응하는 드레인콘택구조(DCT)를 통해 게이트 적층체(GST)를 관통하는 채널구조에 연결될 수 있다. 비트라인들(143B1, 143B2)은 패드패턴(143C)에 인접한 제1 비트라인들(143B1) 및 공통소스라인(143C)에 인접한 제2 비트라인들(143B2)을 포함할 수 있다.
공통소스라인(143C)은 이에 중첩된 제2 소스콘택(133)에 연결될 수 있다. 공통소스라인(143C)은 제2 소스콘택(133) 및 제1 소스콘택(125)을 경유하여 소스 반도체막(101)에 접속될 수 있다.
도 4를 참조하면 제3 상부 절연막(141) 상에 제1 절연막(151)이 배치될 수 있다. 제1 절연막(151)은 패드패턴(143A), 비트라인들(143B1, 143B2), 및 공통소스라인(143C)을 덮도록 연장될 수 있다. 제1 절연막(151)은 확산 베리어 또는 식각 정지막으로 이용될 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 제1 절연막(151)은 질소가 도핑된 실리콘 탄화물(NDC: nitrogen doped silicon carbide)를 포함할 수 있다. 예를 들어, 제1 절연막(151)은 실리콘탄화질화막(SiCN)을 포함할 수 있다.
제3 상부 절연막(141) 상에 차폐패턴(160)이 배치될 수 있다. 차폐패턴(160)은 제1 비트라인들(143B1) 및 제2 비트라인들(143B2)에 중첩되도록 연장될 수 있다.
도 5b는 도 4에 도시된 차폐패턴(160)의 레이아웃을 나타내는 평면도들이다.
도 4 및 도 5b를 참조하면, 차폐패턴(160)는 제1 콘택플러그들(175A) 및 제2 콘택플러그들(175B)에 의해 관통될 수 있다. 차폐패턴(160)과 제1 콘택플러그들(175A) 각각의 사이에 제1 스페이서 절연막(173A)이 배치될 수 있다. 차폐패턴(160)과 제2 콘택플러그들(175B) 각각의 사이에 제2 스페이서 절연막(173B)이 배치될 수 있다.
차폐패턴(160)은 베리어 금속(161) 및 베리어 금속(161) 상의 금속(163)을 포함할 수 있다. 일 실시 예로서, 베리어 금속(161)은 티타늄 질화막(TiN)을 포함할 수 있고, 금속(163)은 텅스텐(W)을 포함할 수 있다.
도 4를 참조하면, 차폐패턴(160) 상에 제2 절연막(171)이 형성될 수 있다. 제1 콘택플러그들(175A) 및 제2 콘택플러그들(175B)은 제2 절연막(171)을 관통하도록 연장될 수 있다. 제1 스페이서 절연막(173A) 및 제2 스페이서 절연막(173B)은 제2 절연막(171)을 관통하도록 연장될 수 있다. 제1 스페이서 절연막(173A) 및 제2 스페이서 절연막(173B)은 차폐패턴(160)의 측벽을 향하여 돌출된 돌출부들(PPa, PPb)을 각각 포함할 수 있다.
제2 절연막(171)은 차폐패턴(160)에 접촉된 제3 콘택플러그들(175C)에 의해 관통될 수 있다. 제3 콘택플러그들(175C) 각각의 측벽은 제3 스페이서 절연막(173C)으로 둘러싸일 수 있다. 제3 스페이서 절연막(173C)은 제2 절연막(171) 상에 배치되고, 제1 스페이서 절연막(173A) 및 제2 스페이서 절연막(173B) 각각보다 짧게 형성될 수 있다.
제2 절연막(171), 제1 스페이서 절연막(173A), 제2 스페이서 절연막(173B), 및 제3 스페이서 절연막(173C) 각각은 제1 절연막(151)과 다른 절연물을 포함할 수 있다. 일 실시 예로서, 제2 절연막(171), 제1 스페이서 절연막(173A), 제2 스페이서 절연막(173B), 및 제3 스페이서 절연막(173C) 각각은 산화물을 포함할 수 있다.
제3 콘택플러그들(175C)은 제1 콘택플러그들(175A) 및 제2 콘택플러그들(175B) 각각보다 짧게 형성될 수 있다. 제1 콘택플러그들(175A) 및 제2 콘택플러그들(175B) 각각은 제1 절연막(151)을 관통하도록 연장됨으로써, 제1 스페이서 절연막(173A) 및 제2 스페이서 절연막(173B) 각각보다 길게 형성될 수 있다.
제1 콘택플러그들(175A), 제2 콘택플러그들(175B), 및 제3 콘택플러그들(175C)은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 제1 콘택플러그들(175A), 제2 콘택플러그들(175B), 및 제3 콘택플러그들(175C) 각각은 티타늄 질화막(TiN) 및 텅스텐(W)을 포함할 수 있다.
제2 절연막(171) 상의 제2 레벨(LV2)에 제1 상부배선(193A) 및 제2 상부배선(193B)이 배치될 수 있다. 제1 상부배선(193A) 및 제2 상부배선(193B) 각각은 알루미늄(Al) 등의 저저항 금속으로 형성될 수 있다. 제1 상부배선(193A) 및 제2 상부배선(193B) 각각은 차폐패턴(160)보다 두꺼운 두께로 형성될 수 있다.
도 5c는 도 4에 도시된 제1 상부배선(193A) 및 제2 상부배선(193B)의 레이아웃을 나타내는 평면도들이다.
도 4 및 도 5c를 참조하면, 제1 상부배선(193A) 및 제2 상부배선(193B)은 제2 레벨(LV2)에서 서로 이격된다. 제1 상부배선(193A)은 제1 비트라인들(143B1)에 중첩되도록 제2 절연막(171) 상으로 연장될 수 있다. 제2 상부배선(193B)은 제2 비트라인들(143B2)에 중첩되도록 제2 절연막(171) 상으로 연장될 수 있다.
제1 콘택플러그들(175A)은 패드패턴(143A)으로부터 제1 상부배선(193A)에 접촉되도록 연장될 수 있다. 제1 상부배선(193A)은 제1 콘택플러그들(175A) 각각을 경유하여 패드패턴(143A)에 연결될 수 있다. 제1 콘택플러그들(175A)은 패드패턴(143A)의 연장방향으로 제1 간격(ℓ1)으로 이격될 수 있다.
제2 콘택플러그들(175B)은 공통소스라인(143C)으로부터 제2 상부배선(193B)에 접촉되도록 연장될 수 있다. 제2 상부배선(193B)은 제2 콘택플러그들(175B) 각각을 경유하여 공통소스라인(143C)에 연결될 수 있다. 도 1을 참조하여 설명한 소스라인드라이버(37)는 제2 상부배선(193B)을 경유하여 공통소스라인(143C)에 연결될 수 있다. 제2 상부배선(193B)은 평판형 또는 메쉬 타입으로 형성될 수 있다.
제3 콘택플러그들(175C)은 차폐패턴(160)으로부터 제2 상부배선(193B)에 접촉되도록 연장될 수 있다. 제3 콘택플러그들(175C)은 비트라인들(143B1, 143B2)의 배열방향으로 제2 간격(ℓ2)으로 이격되고, 비트라인들(143B1, 143B2) 각각의 연장방향으로 제3 간격(ℓ3)으로 이격될 수 있다.
제2 콘택플러그들(175B)은 공통소스라인(143C)의 연장방향으로 제4 간격(ℓ4)으로 이격될 수 있다.
상술한 제1 내지 제4 간격들(ℓ1 내지 ℓ4)은 다양한 수치로 설계될 수 있으며, 반도체 메모리 장치의 디자인 룰에 따라 결정될 수 있다.
본 발명의 실시 예에 따르면, 파워라인으로 이용되는 제1 상부배선(193A)의 저항이 낮더라도, 차폐패턴(160)을 통해 제1 비트라인들(143B1)과 제1 상부배선(193A) 사이의 커플링 노이즈를 줄일 수 있다. 이에 따라, 노이즈 제약에 따른 제1 상부배선(193A)의 배치 자유도 제약을 개선할 수 있다.
본 발명의 실시 예에 따르면, 공통소스라인(143C)은 차폐패턴(160), 제2 콘택플러그들(175B) 및 제3 콘택플러그들(175C)을 통해 제2 상부배선(193B)에 연결될 수 있다. 이에 따라, 공통소스라인(143C)과 제2 상부배선(193B)간 상호 연결 구조의 저항을 줄일 수 있으므로 소스라인바운싱을 개선할 수 있다.
상술한 바와 같이 커플링 노이즈 및 소스라인바운싱이 개선됨에 따라, 반도체 메모리 장치의 동작 특성이 향상될 수 있다.
본 발명의 실시 예에 따르면, 차폐패턴(160)에 의해 제2 상부배선(193B)과 제2 비트라인들(143B2) 사이의 커패시턴스를 증가시킬 수 있다. 이에 따라, 소거 동작 동안, 차폐패턴(160)은 용량성 결합(capacitive coupling)에 의해 차폐패턴(160)에 중첩된 제2 비트라인들(143B2)에 고전압을 전달할 수 있다. 그 결과, 제2 비트라인들(143B2)에 소거전압과 같은 고전압을 인가하기 위한 고전압 트랜지스터들을 도 1에 도시된 페이지 버퍼 그룹(35)에 별도로 제공하지 않더라도 소거 효율을 향상시킬 수 있다.
상기에서 제1 레벨(LV1) 아래에 형성된 메모리 셀 어레이가 3차원 메모리 셀 어레이인 경우를 예시하였으나, 메모리 셀 어레이는 2차원 메모리 셀 어레이로 구현될 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법들을 개략적으로 설명한다. 이하의 공정들은 로직회로를 포함하는 기판 상에 3차원 메모리 셀 어레이 또는 2차원의 메모리 셀 어레이를 형성한 후 실시될 수 있다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a를 참조하면, 메모리 셀 어레이를 덮는 상부 절연막(201)을 관통하는 패드패턴(203A), 비트라인들(203B), 및 공통소스라인(203C)을 형성할 수 있다. 패드패턴(203A), 비트라인들(203B), 및 공통소스라인(203C)은 서로 이격된다.
비트라인들(203B) 및 공통소스라인(203C)은 메모리 셀 어레이에 연결될 수 있다. 비트라인들(203B)은 도 3a 또는 도 3b에 도시된 비트라인(BL)에 대응될 수 있고, 공통소스라인(203C)은 도 3a 또는 도 3b에 도시된 공통소스라인(CSL)에 대응될 수 있다.
패드패턴(203A)은 도 1에 도시된 로직회로(LC)의 내부전압생성부(20)로부터 생성된 내부전원전압(VCCI) 또는 내부접지전압(VSSI)을 출력하는 출력패드(미도시)에 연결될 수 있다.
패드패턴(203A), 비트라인들(203B), 및 공통소스라인(203C) 각각은 구리(Cu)를 포함할 수 있다.
이어서, 상부절연막(201) 상에 제1 절연막(211)을 형성할 수 있다. 제1 절연막(211)은 패드패턴(203A), 비트라인들(203B), 및 공통소스라인(203C)을 덮도록 연장될 수 있다. 제1 절연막(211)은 구리의 확산을 방지할 수 있고, 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 일 실시 예로서, 제1 절연막(211)은 도 4를 참조하여 설명한 질소 도핑 실리콘 탄화물을 포함할 수 있다.
이 후, 제1 절연막(211) 상에 차폐금속막(230L) 및 제2 절연막(241)을 순차로 적층할 수 있다. 차폐금속막(230L)은 베리어 금속(221) 및 베리어 금속(221) 상의 금속(223)을 포함할 수 있다. 제2 절연막(241)은 제1 절연막(211)과 다른 절연물을 포함할 수 있다. 일 실시 예로서, 제2 절연막(241)은 산화물을 포함할 수 있다.
이어서, 제2 절연막(241) 상에 제1 마스크 패턴(251)을 형성할 수 있다. 제1 마스크 패턴(251)을 식각 베리어로 이용한 식각공정으로 제2 절연막(241)을 식각함으로써, 제1 홀(253A1), 제2 홀(253B1) 및 제3 홀(253C)을 형성할 수 있다.
제1 홀(253A1), 제2 홀(253B1) 및 제3 홀(253C) 각각은 차페금속막(230L)을 노출시킬 수 있다. 제1 홀(253A1)은 패드패턴(203A)에 중첩될 수 있고, 제2 홀(253B1)은 공통소스라인(203C)에 중첩될 수 있고, 제3 홀(253C)은 적어도 하나의 비트라인(203B)에 중첩될 수 있다.
제1 마스크 패턴(251)은 차폐금속막(230L)을 노출시킨 후 제거될 수 있다.
도 6b를 참조하면, 도 6a에 도시된 제3 홀(253C)을 채우고 제2 절연막(241) 상으로 연장된 제2 마스크 패턴(255)을 형성할 수 있다. 제2 마스크 패턴(255)은 도 6a에 도시된 제1 홀(253A1) 및 제2 홀(253B1)을 개구시키는 홀들을 포함할 수 있다.
이어서, 제2 마스크 패턴(255)을 식각베리어로 이용한 식각공정으로 차폐금속막(230L)을 식각할 수 있다. 이로써, 제1 절연막(211)을 노출하는 확장된 제1 홀(253A2) 및 확장된 제2 홀(253B2)이 형성될 수 있다. 차폐금속막(230L)은 제1 절연막(211)과 제2 절연막(241) 사이에 제1 홈(257A) 및 제2 홈(257B)이 정의되도록 식각될 수 있다. 이로써, 제1 홈(257A) 및 제2 홈(257B)을 따라 정의된 측벽들을 갖는 차폐패턴(230)이 형성될 수 있다. 제1 홈(257A)은 확장된 제1 홀(253A2)에 연결되고, 제2 홈(257B)은 확장된 제2 홀(253B2)에 연결된다.
제2 마스크 패턴(255)은 차폐패턴(230) 형성 후 제거될 수 있다.
도 6c를 참조하면, 도 6b에 도시된 확장된 제1 홀(253A2), 확장된 제2 홀(253B2) 및 제3 홀(253C)의 측벽들 상에 스페이서 절연막들(243A, 243B, 243C)을 형성할 수 있다. 스페이서 절연막들(243A, 243B, 243C)은 제1 절연막(211)과 다른 절연물로 형성될 수 있다. 일 실시 예로서, 스페이서 절연막들(243A, 243B, 243C)은 산화물을 포함할 수 있다.
스페이서 절연막들(243A, 243B, 243C)을 형성하는 단계는 도 6b에 도시된 확장된 제1 홀(253A2), 확장된 제2 홀(253B2) 및 제3 홀(253C)의 표면 상에 스페이서막을 형성하는 단계 및 스페이서막을 에치-백 공정으로 식각하는 단계를 포함할 수 있다.
스페이서 절연막들(243A, 243B, 243C)은 제1 스페이서 절연막(243A), 제2 스페이서 절연막(243B) 및 제3 스페이서 절연막(243C)을 포함할 수 있다. 제1 스페이서 절연막(243A)은 확장된 제1 홀(253A2)의 측벽 상에 도 6b에 도시된 제1 홈(257A)을 채우도록 형성될 수 있다. 제2 스페이서 절연막(243B)은 확장된 제2 홀(253B2)의 측벽 상에 도 6b에 도시된 제2 홈(257B)을 채우도록 형성될 수 있다. 제3 스페이서 절연막(243C)은 제3 홀(253C)의 측벽 상에 형성될 수 있다.
이어서, 제1 스페이서 절연막(243A)으로 둘러싸인 확장된 제1 홀(253A2)의 중심영역과 제2 스페이서 절연막(243B)으로 둘러싸인 확장된 제2 홀(253B2)의 중심영역을 통해 제1 절연막(211)을 선택적으로 식각할 수 있다. 이로써, 확장된 제1 홀(253A2)에 연결되고 패드패턴(203A)을 노출하는 제1 하부홀(259A)과, 확장된 제2 홀(253B2)에 연결되고 공통소스라인(203C)을 노출하는 제2 하부홀(259B)이 형성될 수 있다.
도 6d를 참조하면, 패드패턴(203A)에 접촉된 제1 콘택플러그(245A), 공통소스라인(203C)에 접촉된 제2 콘택플러그(245B), 차폐패턴(203B)에 접촉된 제3 콘택플러그(245C)를 형성할 수 있다.
제1 콘택플러그(245A), 제2 콘택플러그(245B), 및 제3 콘택플러그(245C)를 형성하는 단계는 도 6c에 도시된 제1 하부홀(259A), 확장된 제1 홀(253A2), 제2 하부홀(259B), 확장된 제2 홀(253B2) 및 제3 홀(253C)을 채우도록 제1 내지 제3 스페이서 절연막들(243A 내지 243C) 상에 도전물을 형성하는 단계, 및 제2 절연막(241)이 노출되도록 도전물을 평탄화하는 단계를 포함할 수 있다. 도전물은 베리어 금속 및 베리어 금속 상의 금속을 포함할 수 있다.
상술한 공정을 통해, 도 6c에 도시된 제1 하부홀(259A) 및 확장된 제1 홀(253A2)을 채우는 제1 콘택플러그(245A), 제2 하부홀(259B) 및 확장된 제2 홀(253B2)을 채우는 제2 콘택플러그(245B) 및 제3 홀(253C)을 채우는 제3 콘택플러그(245C)가 형성될 수 있다.
도 6e를 참조하면, 제2 절연막(241) 상에 도전막(261L)을 형성할 수 있다. 도전막(261L)은 제1 내지 제3 콘택플러그들(245A 내지 245C)을 덮도록 연장될 수 있다. 도전막(261L)은 베리어 금속, 금속 및 반사방지막(ARC: antireflection coating)이 적층된 구조로 형성될 수 있다. 예를 들어, 베리어 금속 및 반사방지막 각각은 티타늄 질화막(TiN)을 포함할 수 있고, 금속은 알루미늄(Al)을 포함할 수 있다.
이어서, 도전막(261L) 상에 마스크 패턴들(271)이 배치될 수 있다.
도 6f를 참조하면, 도 6e에 도시된 마스크 패턴들(271)을 식각 베리어로 이용한 도전막(261L)의 식각공정을 통해 서로 분리된 제1 상부배선(261A) 및 제2 상부배선(261B)을 형성할 수 있다. 마스크 패턴들(271)은 제1 상부배선(261A) 및 제2 상부배선(261B) 형성 후 제거될 수 있다.
제1 상부배선(261A)은 제1 콘택플러그(245A)에 접촉되고 제2 절연막(241) 상으로 연장될 수 있다. 제1 상부배선(261A)은 비트라인들(203B) 중 몇몇에 중첩될 수 있다.
제2 상부배선(261B)은 제2 콘택플러그(245B)에 접촉되고, 제2 절연막(241) 및 제3 콘택플러그(245C)에 중첩되도록 연장될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 메모리 셀 어레이에 연결된 비트라인들 및 공통소스라인, 비트라인들 및 공통소스라인으로부터 이격되고 내부전압을 전송하는 패드패턴을 포함할 수 있다. 또한, 메모리 장치(1120)는 비트라인들, 공통소스라인, 및 패드패턴이 배치된 제1 레벨로부터 이격된 제2 레벨에 배치된 제1 상부배선과 제2 상부배선을 포함하고, 제1 레벨과 제2 레벨 사이에 배치된 차폐패턴을 포함할 수 있다. 제1 상부배선은 패드패턴에 연결되어 내부전압을 전송할 수 있고, 제2 상부배선은 소거동작에 필요한 동작전압들을 공통소스라인에 전송할 수 있다. 차폐패턴은 제1 상부배선과 절연되고, 제2 상부배선에 연결될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 7을 참조하여 상술한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 7을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
40: 메모리 셀 어레이 SL, 101: 소스 반도체막
CH: 채널구조 111: 층간 절연막
113: 도전패턴 DCT: 드레인콘택구조
SCT: 소스콘택구조
BL1 내지 BLm, BL, 143B1, 143B2, 203B: 비트라인
143A, 203A: 패드패턴 CSL, 143C, 203C: 공통소스라인
160, 230: 차폐패턴 230L: 차폐금속막
LV1: 제1 레벨 LV2: 제2 레벨
151, 211: 제1 절연막 193A, 261A: 제1 상부배선
193B, 261B: 제2 상부배선 175A, 245A: 제1 콘택플러그
175B, 245B: 제2 콘택플러그 175C, 245C: 제3 콘택플러그
173A, 243A: 제1 스페이서 절연막 173B, 243B: 제2 스페이서 절연막
PPa, PPb: 돌출부 173C, 243C: 제3 스페이서 절연막
171, 241: 제2 절연막 253A1, 253A2: 제1 홀
253B1, 253B2: 제2 홀 253C: 제3 홀
257A, 257B: 홈 259A, 259B: 하부홀

Claims (17)

  1. 메모리 셀 어레이에 연결되고, 제1 레벨에서 서로 이격된 비트라인들 및 공통소스라인;
    상기 제1 레벨에서 상기 비트라인들 및 상기 공통소스라인으로부터 이격된 패드패턴;
    상기 비트라인들, 상기 공통소스라인 및 상기 패드패턴을 덮는 제1 절연막;
    상기 제1 절연막 상에서 상기 비트라인들에 중첩된 차폐패턴;
    상기 차폐패턴으로부터 이격된 제2 레벨에서 서로 이격된 제1 상부배선 및 제2 상부배선;
    상기 패드패턴으로부터 상기 제1 상부배선에 접촉되도록 연장된 제1 콘택플러그;
    상기 공통소스라인으로부터 상기 제2 상부배선에 접촉되도록 연장된 제2 콘택플러그;
    상기 차폐패턴과 상기 제1 콘택플러그 사이로부터 상기 제1 상부배선을 향하여 연장된 제1 스페이서 절연막; 및
    상기 차폐패턴과 상기 제2 콘택플러그 사이로부터 상기 제2 상부배선을 향하여 연장된 제2 스페이서 절연막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 차폐패턴에 중첩된 제2 절연막을 더 포함하고,
    상기 제1 및 제2 스페이서 절연막들과 상기 제1 및 제2 콘택플러그들 각각은 상기 제2 절연막을 관통하도록 연장된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 스페이서 절연막들 각각은 상기 차폐패턴의 측벽을 향하여 돌출된 돌출부를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 차폐패턴으로부터 상기 제2 상부배선에 접촉되도록 연장된 제3 콘택플러그; 및
    상기 차폐패턴 상에서 상기 제3 콘택플러그의 측벽을 감싸는 제3 스페이서 절연막을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제3 스페이서 절연막은 상기 제1 및 제2 스페이서 절연막들 각각보다 짧게 형성된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 상부배선은 전원전압 또는 접지전압을 전송하는 파워라인인 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 비트라인들은 상기 제1 상부배선에 중첩된 제1 비트라인과 상기 제2 상부배선에 중첩된 제2 비트라인을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀 어레이는
    도펀트를 포함하는 소스 반도체막;
    상기 소스 반도체막으로부터 연장된 채널구조들; 및
    상기 소스 반도체막 상에 교대로 적층되고, 상기 채널구조들을 감싸는 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비트라인들을 상기 채널구조들에 연결하는 드레인콘택구조들; 및
    상기 공통소스라인을 상기 소스 반도체막에 연결하는 소스콘택구조를 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 스페이서 절연막들은 상기 제1 절연막과 다른 절연물을 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제1 절연막은 질소가 도핑된 실리콘 탄화물을 포함하고,
    상기 제1 및 제2 스페이서 절연막들 각각은 산화물을 포함하는 반도체 메모리 장치.
  12. 서로 이격된 비트라인들, 공통소스라인, 및 패드패턴을 형성하는 단계;
    상기 비트라인들, 상기 공통소스라인 및 상기 패드패턴을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 차폐금속막 및 제2 절연막을 순차로 적층하는 단계;
    상기 제2 절연막 및 상기 차폐금속막을 식각함으로써, 상기 패드패턴에 중첩된 제1 홀을 형성하는 단계;
    상기 제1 홀의 측벽 상에 제1 스페이서 절연막을 형성하는 단계;
    상기 제1 스페이서 절연막 상에서 상기 제1 홀을 채우고 상기 패드패턴에 접촉되도록 연장된 제1 콘택플러그를 형성하는 단계; 및
    상기 제1 콘택플러그에 연결되고 상기 제2 절연막 상으로 연장된 제1 상부배선을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 홀을 형성하는 때, 상기 제2 절연막 및 상기 차폐금속막을 관통하고 상기 공통소스라인에 중첩된 제2 홀을 형성하는 단계;
    상기 제1 스페이서 절연막을 형성하는 때, 상기 제2 홀의 측벽 상에 제2 스페이서 절연막을 형성하는 단계;
    상기 제1 콘택플러그를 형성하는 때, 상기 제2 스페이서 절연막 상에서 상기 제2 홀을 채우고 상기 공통소스라인에 접촉되도록 연장된 제2 콘택플러그를 형성하는 단계; 및
    상기 제1 상부배선을 형성하는 때, 상기 제2 콘택플러그에 연결되고 상기 제2 절연막 상으로 연장된 제2 상부배선을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 홀을 형성하는 때, 상기 비트라인들 중 적어도 어느 하나에 중첩되고 상기 차페금속막을 노출하는 제3 홀을 형성하는 단계;
    상기 제1 스페이서 절연막을 형성하는 때, 상기 제3 홀의 측벽상에 제3 스페이서 절연막을 형성하는 단계; 및
    상기 제1 콘택플러그를 형성하는 때, 상기 차폐금속막에 접촉된 제3 콘택플러그를 형성하는 단계를 더 포함하고,
    상기 제2 상부배선은 상기 제3 콘택플러그에 연결되도록 연장된 반도체 메모리 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제1 홀을 형성하는 단계는,
    상기 차폐금속막이 노출되도록 상기 제2 절연막을 식각하는 단계; 및
    상기 제2 절연막과 상기 제1 절연막 사이에 홈(groove)이 정의되고 상기 제1 절연막이 노출되도록, 상기 차폐금속막을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 제1 콘택플러그를 형성하는 단계는,
    상기 제1 스페이서 절연막으로 둘러싸인 상기 제1 홀의 중심영역을 통해 상기 제1 절연막을 식각함으로써, 상기 패드패턴을 노출하는 하부홀을 형성하는 단계; 및
    상기 제1 스페이서 절연막 상에서 상기 제1 홀을 채우고 상기 하부홀을 채우도록 연장된 도전물을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 절연막은 질소가 도핑된 실리콘 탄화물을 포함하고,
    상기 제1 스페이서 절연막은 산화물을 포함하는 반도체 메모리 장치의 제조방법.
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