KR101902870B1 - Ｄｃ 구조체 갖는 반도체 소자 - Google Patents

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Abstract

기판 상에 형성된 층간 절연층 및 상기 층간 절연층을 수직으로 관통하여 상기 기판과 접촉하는 DC 구조체를 포함하는 반도체 소자가 설명된다. 상기 DC 구조체는 상기 기판을 노출시키는 DC 홀, 상기 DC 홀의 내벽 상에 형성된 절연성 DC 스페이서, 및 상기 DC 홀을 채우도록 상기 DC 스페이서 상에 형성된 전도성 DC 플러그를 포함한다. 상기 DC 플러그는 상대적으로 수평 폭이 좁은 하부 DC 플러그 및 상대적으로 수평 폭이 넓은 상부 DC 플러그를 포함한다.

Description

ＤＣ 구조체 갖는 반도체 소자{Semiconductor Device Having a DC Structure}
본 발명은 DC 플러그를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 패턴들이 미세해지면서, DC 플러그의 저항을 줄이고, 인접하는 다른 콘택 플러그들과 전기적으로 절연하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, DC 플러그 및 상기 DC 플러그를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 하부보다 넓은 상부를 갖는 DC 플러그 및 상기 DC 플러그를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 상부 스페이서 및 하부 스페이서를 갖는 DC 구조체 및 상기 DC 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 테이퍼진 측면을 갖는 DC 플러그 및 상기 DC 플러그를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 테이퍼진 측면을 갖는 DC 스페이서 및 상기 DC 스페이서를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 제1 방향에서 동일한 폭을 갖고 상기 제1 방향과 다른 제2 방향에서 폭이 다른 상부 및 하부를 갖는 DC 플러그 및 상기 DC 플러그를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상부의 일부가 제거된 DC 스페이서를 갖는 DC 구조체 및 상기 DC 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 제1 방향에서 상대적으로 낮은 레벨을 갖고 제2 방향에서 상대적으로 높은 레벨을 갖는 DC 스페이서를 갖는 DC 구조체 및 상기 DC 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자를 갖는 반도체 모듈, 전자 시스템 및 모바일 기기를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 상에 형성된 층간 절연층, 및 상기 층간 절연층을 수직으로 관통하여 상기 기판과 접촉하는 DC 구조체를 포함한다. 상기 DC 구조체는 상기 기판을 노출시키는 DC 홀, 상기 DC 홀의 내벽 상에 형성된 절연성 DC 스페이서, 및 상기 DC 홀을 채우도록 상기 DC 스페이서 상에 형성된 전도성 DC 플러그를 포함한다. 상기 DC 플러그는 상대적으로 수평 폭이 좁은 하부 DC 플러그 및 상대적으로 수평 폭이 넓은 상부 DC 플러그를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 내에 활성 영역을 정의하는 필드 영역, 상기 기판 내에 형성되고 상기 활성 영역 및 필드 영역을 가로지르는 두 개의 게이트 패턴들. 상기 기판 상에 형성된 층간 절연층, 및 상기 층간 절연층을 수직으로 관통하고 상기 게이트 패턴들의 사이의 상기 활성 영역과 접촉하는 DC 구조체를 포함한다. 상기 DC 구조체는 상기 기판의 활성 영역의 상면 및 상기 필드 영역의 상면을 리세스시키는 DC 홀, 상기 DC 홀의 상기 내벽 상에 형성되고, 상기 DC 홀의 내벽에 노출된 상기 필드 영역의 상부와 접촉하는 DC 스페이서, 및 상기 DC 홀 내에 국한되고 상기 DC 스페이서 상에 형성된 전도성 DC 플러그를 포함한다. 상기 필드 영역의 상부가 상기 DC 홀의 하부 내벽에 노출된다. 상기 DC 플러그는 하부의 수평 폭이 상부의 수평 폭 보다 좁다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 DC 구조체는 넓어진 상부를 가지므로 저항이 낮아진다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 DC 구조체는 비트 라인 패턴과 접촉 저항이 낮아진다 본 발명의 기술적 사상의 다양한 실시예들에 의한 DC 구조체는 인접한 다른 콘택 플러그들과 안정적으로 절연된다.
도 1a 및 1b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들의 개략적인 레이아웃들이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이다.
도 2b 및 2c는 도 2a의 P영역을 확대한 도면들이다.
도 2d 내지 2f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하는 종단면도들이다.
도 3a 내지 3d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하는 종단면도들이다.
도 4a 내지 4h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 플로 차트들이다.
도 5a 내지 5o, 6a 내지 6c, 7a 내지 7c, 8, 9a 내지 9h, 10a 및 10b, 11a 및 11b, 및 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체의 레이아웃을 개념적으로 도시한 도면이다. (A)는 하부 콘택 스페이서를 개념적으로 도시한 레이아웃이고 (B)는 상부 콘택 스페이서를 개념적으로 도시한 도면이다.
도 14a 및 14b는 본 발명의 기술적 사상의 실시예들에 의한 콘택 구조체들을 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 개념적으로 도시한 종단면도들이다.
도 15a 내지 15j는 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체를 형성하는 방법을 설명하기 위하여 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 종단면도들이다.
도 16a 및 16b는 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체를 형성하는 방법을 설명하기 위하여 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 종단면도들이다.
도 17 및 18는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 본 발명의 기술적 사상의 실시예들에 의한 모듈들을 개념적으로 도시한 블록도들이다.
도 19 및 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 본 발명의 기술적 사상의 실시에들에 의한 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들의 개략적인 레이아웃들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(10)는, 기판(100) 내에 형성된 활성 영역들(110) 및 필드 영역들(120)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(10)는 활성 영역들(110) 및 필드 영역들(120)과 교차하는 워드 라인들(130) 및 비트 라인들(180)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(10)는 활성 영역들(110)과 비트 라인들(180)이 교차하는 곳에 배치된 DC 구조체들(160)을 포함한다. 각 DC 구조체들(160)은 DC 스페이서들(165) 및 DC 플러그들(175)를 포함한다. 예를 들어, DC 스페이서들(165)은 DC 플러그들(175)의 외부를 직접적으로 둘러쌀 수 있다. DC 구조체들(160)은 비트 라인들(180)이 연장하는 방향으로 확장된 직경을 갖는 타원 모양일 수 있다. 예를 들어, DC 구조체들(160)은 워드 라인들(130)이 연장하는 방향으로 상대적으로 작은 직경 및 비트 라인들(180)이 연장하는 방향으로 상대적으로 큰 직경을 가질 수 있다. 활성 영역들(110)은 사선형(disgonal)으로 늘어진(elongate) 바(bar) 모양을 가질 수 있다. 필드 영역들(120)은 활성 영역들(110)의 네 변들을 둘러싸서 정의할 수 있다. 적어도 두 개의 워드 라인들(130)이 하나의 활성 영역(110)과 사선 형태로 교차하도록 배열될 수 있다. 비트 라인들(180)은 하나의 활성 영역(110)의 중앙 영역들과 사선 형태로 교차하도록 배열될 수 있다. 워드 라인들(130)과 비트 라인들(180)은 서로 수직하게 배열될 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(20)는, 기판(200) 내에 형성된 활성 영역들(210) 및 필드 영역들(220)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(20)는 활성 영역들(210) 및 필드 영역들(220)과 교차하는 워드 라인들(230) 및 비트 라인들(240)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(20)는 활성 영역들(210)과 비트 라인들(240)이 교차하는 곳에 배치된 DC 구조체들(260)을 포함한다. 각 DC 구조체들(260)은 DC 스페이서들(265) 및 DC 플러그들(275)을 포함한다. 예를 들어, DC 스페이서들(265)은 DC 플러그들(275)의 외부를 직접적으로 둘러쌀 수 있다. DC 구조체들(260)은 비트 라인들(240)이 연장하는 방향으로 직경이 확장된 타원 모양을 가질 수 있다. 예를 들어, DC 구조체들(260)은 워드 라인들(230)이 연장하는 방향으로 상대적으로 작은 직경 및 비트 라인들(240)이 연장하는 방향으로 상대적으로 큰 직경을 가질 수 있다. 활성 영역들(210)은 사선형(disgonal)으로 늘어진(elongate) 바(bar) 형태로 배열될 수 있다. 예를 들어, 활성 영역들(210)은 주기적으로 절단된 라인 형태를 가질 수 있다. 필드 영역들(220)은 활성 영역들(210)의 긴 축 방향으로 연장하는 제1 필드 영역들(221) 및 활성 영역들(210)의 짧은 축 방향으로 연장하는 제2 필드 영역들(222)을 포함할 수 있다. 제1 필드 영역들(221)과 제2 필드 영역들(222)은 교차할 수 있다. 제1 필드 영역들(221)은 활성 영역들(210)의 긴 변들을 정의할 수 있고 제2 필드 영역들(222)은 활성 영역들(210)의 짧은 변들을 정의할 수 있다. 적어도 두 개의 워드 라인들(230)이 하나의 활성 영역(210)과 교차하도록 배열될 수 있다. 워드 라인들(230)은 제1 필드 영역들(221)과 사선으로(diagonally) 교차할 수 있고 제2 필드 영역들(222)과 평행할 수 있다. 비트 라인들(240)은 활성 영역들(210)의 중앙 영역들과 교차하도록 배열될 수 있다. 비트 라인들(240)은 워드 라인들(230) 및 제2 필드 영역들(222)과 수직으로 교차할 수 있다.
도 1a 및 1b의 워드 라인들(130, 230)은 본 명세서의 다른 도면들에서 게이트 패턴들(130, 230)로 참조되고 비트 라인들(180)은 비트 라인 패턴들(180)로 참조될 것이다. 즉, 워드 라인들(130, 230)과 게이트 패턴들(130, 230), 및 비트 라인(180)과 비트 라인 패턴들(180)은 각각 동일한 구성 요소를 의미한다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이다. 도 2a의 (A)는 도 1c의 I-I'를 따라 취한 종단면도이고, (B)는 II-II'를 따라 취한 종단면도이다. 도 2b 및 2c는 도 2a의 P영역을 확대한 도면들이다.
도 2a 내지 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 및 기판(100) 상에 형성된 DC 구조체(160) 및 비트 라인 패턴들(180)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(10A)는, 비트 라인 패턴들(180) 사이에 형성된 스토리지 콘택 플러그들(190)을 더 포함할 수 있다.
기판(100)은 반도체 웨이퍼를 포함할 수 있다. 예를 들어, 단결정 실리콘 웨이퍼, SOI 웨이퍼, SiGe 웨이퍼 등을 포함할 수 있다. 본 실시예에서는 기판(100)이 단결정 실리콘 웨이퍼인 것으로 가정, 설명될 것이다.
활성 영역들(110)은 기판(100)의 일부이며 인(P, phosphorous), 비소(As, asenic), 붕소(B, boron) 같은 불순물 원자 또는 이온을 포함할 수 있다. 따라서, 활성 영역들(110)은 전도성을 가질 수 있다.
필드 영역들(120)은 필드 트렌치들(124) 및 필드 트렌치들(124)을 채우는 필드 절연물(127)을 포함할 수 있다. 필드 절연물(127)은 실리콘 산화물을 포함할 수 있다. 응용 실시예에서, 필드 트렌치들(124)의 내벽의 프로파일을 따라 필드 라이닝 층(field lining laer)이 얇게 형성될 수도 있다. 필드 라이닝 층은 실리콘 산화물보다 치밀한 절연물을 포함할 수 있다. 예를 들어, 필드 라이닝 층은 실리콘 질화물을 포함할 수 있다. 활성 영역들(110)의 표면들과 필드 영역들(120)의 표면들은 실질적으로 평탄할 수 있다. 응용 실시예에서, 활성 영역들(110)의 표면들과 필드 영역들(120)의 표면들이 서로 다른 높이에 위치할 수도 있다. 본 실시예에서는 본 발명의 기술적 사상을 이해하기 쉽도록, 활성 영역들(110)의 표면들과 필드 영역들(120)의 표면들이 평탄한 것으로 가정, 설명될 것이다.
게이트 패턴들(130)은 각각 게이트 트렌치(131), 게이트 절연층(133), 게이트 전극(137), 및 게이트 캡핑층(139)을 포함할 수 있다. 게이트 트렌치(131) 는 기판(100)의 내부에서 활성 영역들(110) 및 필드 영역들(120)과 교차할 수 있다. 게이트 트렌치(131)는 필드 트렌치들(124)보다 얕을 수 있다. 게이트 절연층(133)이 게이트 트렌치(131)의 내벽의 프로파일을 따라 컨포멀하게 형성될 수 있다. 게이트 절연층(133)은 산화된 실리콘을 포함할 수 있다. 예를 들어, 게이트 절연층(133)은 게이트 트렌치(131)의 내벽의 표면이 산화되어 형성될 수 있다. 게이트 절연층(133)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트 전극(137)은 게이트 트렌치(131)를 부분적으로 채울 수 있다. 예를 들어, 게이트 전극(137)의 상면은 게이트 트렌치(131)의 절반보다 낮을 수 있다. 게이트 전극(137)은 전도체, 예를 들어, 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 게이트 캡핑층(139)은 게이트 트렌치(131)를 완전히 채우도록 게이트 전극(137) 상에 형성될 수 있다. 게이트 캡핑층(139)은 절연물, 예를 들어 실리콘 질화물을 포함할 수 있다. 게이트 절연층(133)과 게이트 전극(137)의 사이에 게이트 배리어 층(135)이 개재될 수 있다. 게이트 배리어 층(135)은 Ti, TiN, Ta, TaN, WN, 또는 기타 난 반응성 금속(refractory metal) 또는 금속 화합물을 포함할 수 있다.
랜딩 패드들(141) 및 펜스들(142)이 기판(100) 상에 배치될 수 있다. 랜딩 패드들(141)은 전도성을 가질 수 있다. 예를 들어, 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 랜딩 패드들(141)의 상부 표면의 일부는 리세스될 수 있다. 랜딩 패드들(141)은 활성 영역들(110)과 물리적, 전기적으로 연결될 수 있다. 응용 실시예에서, 랜딩 패드들(141)은 기판(100)과 동일한 물질을 포함할 수 있다. 예를 들어, 랜딩 패드들(141)은 선택적 에피택셜 성장한 (SEG, selectively epitaxial grown) 단결정 실리콘을 포함할 수 있다. 펜스들(142)은 랜딩 패드들(141)의 사이에 개재되어 랜딩 패드들(141)을 전기적으로 절연할 수 있다. 예를 들어, 펜스들(142)은 필드 영역들(120) 상에 선택적으로 형성될 수 있고, 랜딩 패드들(141)은 활성 영역들(110) 상에 선택적으로 형성될 수 있다. 펜스들(142)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 랜딩 패드들(141) 및 펜스들(142)은 다양한 모양으로 배치될 수 있다. 본 실시예에서는 펜스들(142)이 비트 라인 패턴들(180)의 레이아웃과 동일하게 배치되는 것으로 가정, 설명될 것이다. 그러나, 이것은 예시적일 뿐이다. 펜스들(142)은 랜딩 패드들(141)을 전기적으로 절연시키기 위한 것이기 때문에, 다른 구성 요소들의 모양, 배치, 관계 등에 따라 매우 다양하게 응용될 수 있다. 랜딩 패드들(141)의 상부 표면과 펜스들(142)의 상부 표면들은 평탄할 수 있다. 도 2a의 (B)를 더 참조하면, 펜스들(142)은 필드 영역들(120)의 수평 폭보다 좁은 모양을 가질 수 있다. 다른 종단면도에서는 펜스들(142)이 필드 영역들(120)과 수평적으로 교차하는 모양으로 형성될 수 있다.
층간 절연층(145)이 랜딩 패드들(141) 및 펜스들(142) 상에 형성될 수 있다. 층간 절연층(145)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 층간 절연층(145)은 MTO(middle temperature oxide), SiCHO, PE-TEOS (plama enhanced terta ethyl ortho silicate), SiN 또는 기타 다양한 절연물을 포함할 수 있다.
DC 구조체(160)는 DC 홀(160H) 내에 채워진 DC 스페이서(165) 및 DC 플러그(175)를 포함할 수 있다. DC 스페이서(165)는 하부 DC 스페이서(163) 및 상부 DC 스페이서(164)를 포함할 수 있다. DC 플러그(175)는 하부 DC 플러그(172) 및 상부 DC 플러그(174)를 포함할 수 있다.
DC 홀(160H)은 층간 절연층(145) 및 랜딩 패드들(141)을 수직으로 관통하여 기판(100)의 표면 및 필드 영역(120)의 표면을 부분적으로 노출시킬 수 있다. DC 홀(160H)은 활성 영역(110)의 표면 및 필드 영역(120)의 상부를 부분적으로 리세스시킬 수 있다.
하부 DC 스페이서(163)가 DC 홀(160H)의 하부 내벽 상에 형성될 수 있다. 하부 DC 스페이서(163)의 내벽들은 실질적으로 수직할 수 있다. 예를 들어, 하부 DC 스페이서(163)의 내벽들은 DC 홀(160H)의 내벽과 실질적으로 평행하도록 전체적으로 균일한 두께를 가질 수 있다. 하부 DC 스페이서(163)는 층간 절연층(145)보다 치밀한 절연물을 포함할 수 있다. 예를 들어, 하부 DC 스페이서(163)는 실리콘 질화물 같은 절연물을 포함할 수 있다.
하부 DC 플러그(172)는 DC 홀(160H)의 일부를 채우도록 하부 DC 스페이서(163) 상에 형성될 수 있다. 예를 들어, 하부 DC 플러그(172)는 하부 DC 스페이서(163)로 국한된(confined) 공간을 부분적으로 채울 수 있다. 하부 DC 플러그(172)의 상부 표면은 하부 DC 스페이서(163)의 상단부보다 낮을 수 있다. 하부 DC 플러그(172)는 기판(100)과 직접적으로 접촉할 수 있다. 하부 DC 플러그(172)는 필드 영역(120)의 상부 영역과 직접적으로 접촉할 수 있다. 하부 DC 플러그(172)와 접촉하는 기판(100)의 표면이 리세스되므로, 하부 DC 플러그(172)의 하단은 리세스되지 않은 기판(100)의 상부 표면보다 낮을 수 있다. 하부 DC 플러그(172)는 전도체를 포함할 수 있다. 예를 들어, 하부 DC 플러그(172)는 도핑된 다결정 실리콘, 에피택셜 방법으로 성장한 단결정 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다.
상부 DC 스페이서(164)가 DC 홀(160H)의 상부 내벽 상에 형성될 수 있다. 상부 DC 스페이서(164)는 하부 DC 스페이서(163)의 상부와 부분적으로 접촉하고 하부 DC 플러그(172)와 접촉하지 않을 수 있다. 상부 DC 스페이서(164)는 층간 절연층(145)보다 치밀한 절연물을 포함할 수 있다. 예를 들어, 상부 DC 스페이서(164)는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상부 DC 스페이서(164)와 하부 DC 스페이서(163)가 동일한 물질을 포함하는 경우, 상부 DC 스페이서(164)와 하부 DC 스페이서(163)의 경계면은 보이지 않을 수 있이다. 따라서, 상부 DC 스페이서(164)는 DC 스페이서(165)의 상부로 참조될 수 있고, 하부 DC 스페이서(163)는 DC 스페이서(165)의 하부로 참조될 수 있다.
상부 DC 플러그(174)가 하부 DC 플러그(172), 하부 DC 스페이서(163), 및 상부 DC 스페이서(164)로 정의된 DC 홀(160H) 내에 형성될 수 있다. 상부 DC 플러그(174)의 상면의 중앙부는 약간 리세스될 수 있다. 예를 들어, 상부 DC 플러그(174)의 상면은 디싱(dishing)된 모양을 가질 수 있다. 상부 DC 플러그(174)는 전도체를 포함할 수 있다. 예를 들어, 상부 DC 플러그(174)는 도핑된 다결정 실리콘, 에피택셜 방법으로 성장한 단결정 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 상부 DC 플러그(174)와 하부 DC 플러그(172)가 동일한 물질을 포함하는 경우, 상부 DC 플러그(174)와 하부 DC 플러그(172)의 경계면은 보이지 않을 수 있다.
얇은 표면 절연막(179)이 상부 DC 플러그(174)와 상부 DC 스페이서(164)의 계면에 형성될 수 있다. 표면 절연막(179)은 산화물을 포함할 수 있다. 예를 들어, 표면 절연막(179)은 상부 DC 플러그(174)의 표면이 산화되어 형성될 수 있다. 층간 절연층(145)의 상부 표면과 DC 구조체(160)의 상부 표면은 실질적으로 평탄할 수 있다.
(A)를 참조하면, 제1 방향의 단면에서, 상부 DC 플러그(174)는 DC 홀(160H)의 내벽과 직접적으로 접촉할 수 있다. 예를 들어, 상부 DC 스페이서(164)가 보이지 않을 수 있다. 따라서, 상부 DC 플러그(174)는 하부 DC 플러그(172)보다 넓은 수평 폭을 가질 수 있다.
(B)를 참조하면, 제2 방향의 단면에서, 상부 DC 플러그(174)는 DC 홀(160H)과 직접적으로 접촉하지 않을 수 있다. 예를 들어, 상부 DC 플러그(174)와 DC 홀(160H)의 내벽 사이에 하부 DC 스페이서(163) 및/또는 상부 DC 스페이서(164)가 개재될 수 있다. 상부 DC 플러그(174)의 측면의 일부는 순(+) 방향으로 테이퍼질 수 있다. 예를 들어, 상부 DC 플러그(174)는 상부가 좁고 하부가 넓은 모양을 가질 수 있다. 상부 DC 스페이서(164)의 내측 면은 역(-) 방향으로 테이퍼질 수 있다. 예를 들어, 상부 DC 스페이서(164)는 하부의 수평 두께가 얇고 상부의 수평 두께가 두꺼운 모양을 가질 수 있다.
본 발명의 일 실시예에 의한 DC 스페이서(165)의 최상단은 제1 방향에서 상대적으로 낮은 레벨에 위치할 수 있고, 제2 방향에서 상대적으로 높은 레벨에 위치할 수 있다.
본 발명의 일 실시예에 의한 DC 구조체(160)는, 제1 방향에서 하부 DC 스페이서(163)의 상단이 최상위 레벨에 위치할 수 있고, 제2 방향에서 상부 DC 스페이서(164)의 상단이 최상위 레벨에 위치할 수 있다.
비트 라인 패턴들(180)이 층간 절연막 및 DC 구조체(160)의 상부에 직접적으로 형성될 수 있다. 비트 라인 패턴들(180)은 비트 라인 배리어 층(182), 비트 라인 전극(185), 비트 라인 캡핑층(186), 및 비트 라인 스페이서(188)를 포함할 수 있다. 비트 라인 배리어 층(182)은 하부 비트 라인 배리어 층(183) 및 상부 비트 라인 배리어 층(184)을 포함할 수 있다. 비트 라인 배리어 층(182) 및 비트 라인 전극(185)은 제1 방향으로 길게 연장하고, 제1 방향과 수직한 제2 방향으로 DC 구조체(160)보다 좁은 수평 폭을 가질 수 있다. 부가하여, 비트 라인 배리어 층(182) 및 비트 라인 전극(185)은 제2 방향으로 상부 DC 플러그(174)의 최대 수평 폭 보다 좁은 수평 폭을 가질 수 있다. 또는, 비트 라인 패턴들(180)이 제2 방향으로 DC 구조체(160)보다 좁은 수평 폭을 가질 수 있다. 비트 라인 배리어 층(182)은 상부 DC 플러그(174)와 직접적으로 접촉할 수 있다. 비트 라인 배리어 층(182)의 두께는 비트 라인 전극(185)의 두께보다 얇을 수 있다. 하부 비트 라인 배리어 층(183)은 예를 들어 텅스텐 실리사이드 같은 금속 실리사이드를 포함할 수 있다. 상부 비트 라인 배리어 층(184)은 Ti, TiN, Ta, TaN, WN 같은 금속 및/또는 금속 화합물을 포함할 수 있다. 비트 라인 전극(185)은 예를 들어, 텅스텐 같은 금속을 포함할 수 있다. 하부 비트 라인 배리어 층(183)과 비트 라인 전극(185)은 동일한 금속을 포함할 수 있다. 비트 라인 캡핑층(186)은 층간 절연층(145)보다 치밀한 절연물을 포함할 수 있다. 예를 들어, 비트 라인 캡핑층(186)은 실리콘 질화물을 포함할 수 있다. 비트 라인 배리어 층(182), 비트 라인 전극(185), 및 비트 라인 캡핑층(186)의 두 측면들은 수직으로 정렬될 수 있다. 비트 라인 스페이서(188)가 비트 라인 배리어 층(182), 비트 라인 전극(185) 및 비트 라인 캡핑층(186)의 측면에 컨포멀하게 형성될 수 있다. 비트 라인 스페이서(188)의 일부는 층간 절연층(145) 상에도 형성될 수 있다. 비트 라인 스페이서(188)도 층간 절연층(145)보다 치밀한 절연물을 포함할 수 있다. 예를 들어, 비트 라인 스페이서(188)는 실리콘 질화물을 포함할 수 있다.
도 2b를 더 참조하면, 본 발명의 일 실시예에 의한 DC 구조체(160A)는 덴트(D)를 포함할 수 있다. 덴트(D)는 비트 라인 스페이서(188)와 상부 DC 스페이서(164)가 만나는 부분에 형성될 수 있다. 예를 들어, 비트 라인 스페이서(188) 또는 상부 DC 스페이서(174)가 충분한 두께를 갖지 못하는 경우, 비트 라인 스페이서(188)와 상부 DC 스페이서(164)가 만나는 부분이 DC 홀(160H)의 내부 방향으로 덴트될 수 있다. (be dented)
도 2c를 더 참조하면, 본 발명의 일 실시예에 의한 DC 구조체(160A)는 스텝(S)을 포함할 수 있다. 스텝(S)은 비트 라인 스페이서(188)와 상부 DC 스페이서(164)가 만나는 부분에 형성될 수 있다. 예를 들어, 비트 라인 스페이서(188) 또는 상부 DC 스페이서(174)가 충분한 두께를 갖는 경우, 비트 라인 스페이서(188)와 상부 DC 스페이서(164)가 만나는 부분이 DC 홀(160H)의 내부 방향으로 덴트되지 않을 수 있다.
덴트(D) 및 계단(S)은 본 발명의 기술적 사상을 이해하기 쉽게 하기 위하여, 비트 라인 스페이서(188)의 수평 두께와 상부 DC 스페이서(164)의 수평 두께가 다를 수 있다는 것을 보이기 위하여 예시된 것이다.
상부 DC 플러그(174)를 참조하면, 본 발명의 일 실시예에 의한 DC 구조체(160)와 비트 라인 패턴(180)은 제1 방향의 단면에서 상대적으로 작은 접촉 면적을 가질 수 있고, 제2 방향의 단면에서 상대적으로 넓은 접촉 면적을 가질 수 있다.
스토리지 콘택 플러그(190)가 비트 라인 패턴들(180) 사이에 형성될 수 있다. 스토리지 콘택 플러그(190)는 층간 절연층(145)을 수직으로 관통하여 랜딩 패드(141)와 직접적으로 접촉할 수 있다. 랜딩 패드(141)의 리세스된 표면 상에 스토리지 콘택 플러그(190)가 직접적으로 형성될 수 있다. 스토리지 콘택 플러그(190)는 비트 라인 스페이서(188)의 일부와 직접적으로 접촉할 수 있다. 스토리지 콘택 플러그(190)는 하부 DC 스페이서(163)의 측면의 일부 및 상부 DC 스페이서(164)의 측면의 일부와 직접적으로 접촉할 수 있다. DC 구조체(160)와 인접하는 스토리지 콘택 플러그(190)의 하부는 상대적으로 좁은 수평 폭을 가질 수 있고, 비트 라인 스페이서(188)와 인접하는 스토리지 콘택 플러그(190)의 상부는 상대적으로 두꺼운 수평 폭을 가질 수 있다. 스토리지 콘택 플러그(190)의 상면과 비트 라인 패턴들(180)의 상면은 평탄할 수 있다. 스토리지 콘택 플러그(190)는 전도체를 포함할 수 있다. 예를 들어, 스토리지 콘택 플러그(190)는 도핑된 다결정 실리콘, 에피택셜 성장한 단결정 실리콘, 금속 실리사이드, 금속 또는 금속 화합물을 포함할 수 있다.
도 2d 내지 2f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하는 종단면도들이다. 도 2d 내지 2f의 (A)는 도 1a의 I-I'를 따라 취한 종단면도들이고, (B)는 II-II'를 따라 취한 종단면도들이다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10B)는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160) 및 비트 라인 패턴들(180)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(10B)는, 비트 라인 패턴들(180) 사이에 형성된 스토리지 콘택 플러그들(190)을 더 포함할 수 있다. DC 구조체(160)는 일체형 DC 플러그(175)를 포함할 수 있다. DC 플러그(175)는 하부(L) 및 상부(U)를 포함할 수 있다. 예를 들어, DC 플러그(175)의 하부(L)와 상부(U)는 물질적으로 연속될 수 있다. 도 2a 내지 2c에 도시된 반도체 소자(10A)의 하부 DC 플러그(172)와 상부 DC 플러그(174)가 동일한 물질을 포함하는 경우, 그 경계면이 사라질 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10C)는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160) 및 비트 라인 패턴들(180)을 포함한다. 본 발명의 일 실시예에 의한 반도체 소자(10C)는, 기판(100) 상에 전면적으로 형성된 기저 절연층(144)을 포함할 수 있다. 예를 들어, 랜딩 패드들(141) 및 펜스들(142)이 생략될 수 있다. 따라서, 스토리지 콘택 플러그(190)는 층간 절연층(145) 및 기저 절연층(144)을 수직으로 관통하여 기판(100)과 직접적으로 접촉할 수 있다. 스토리지 콘택 플러그(190)는 필드 영역(120)의 상부와 직접적으로 접촉할 수 있다. 기판(100)의 표면 및 필드 영역(120)의 상부는 리세스될 수 있다. 따라서, 스토리지 콘택 플러그(190)의 하단부는 리세스되지 않은 기판(100)의 표면 및 필드 영역(120)의 표면보다 낮게 연장, 위치할 수 있다. 기저 절연층(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 기저 절연층(144)이 층간 절연층(145)과 동일한 물질을 포함하는 경우, 기저 절연층(144)과 층간 절연층(145)의 경계면은 보이지 않거나 사라질 수 있다. 또는 기저 절연층(144)과 층간 절연층(145)은 분리된 구성 요소들이 아니고 하나의 일체형 구성 요소일 수 있다. 예를 들어, 기저 절연층(144)은 층간 절연층(145)의 일부로서 가상적인(imaginary) 구성 요소일 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10D)는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160) 및 비트 라인 패턴들(180)을 포함한다. DC 구조체(160)는 DC 구조체(160)는 일체형 DC 플러그(175)를 포함할 수 있다. DC 플러그(175)는 하부(L) 및 상부(U)를 포함할 수 있다. 예를 들어, DC 플러그(175)의 하부(L)와 상부(U)는 물질적으로 연속될 수 있다. 본 발명의 일 실시예에 의한 반도체 소자는 기판(100) 상에 전면적으로 형성된 기저 절연층(144)을 포함할 수 있다. 언급되었듯이, 기저 절연층(144)은 층간 절연층(145)의 일부로서 가상적인(imaginary) 구성 요소일 수 있다.
도 2d 내지 2f에 예시된 본 발명의 다양항 실시예들에 의한 반도체 소자들(10B-10D)은 도 2b 및 2c를 참조하여 설명된 기술적 사상들을 포함할 수 있다.
도 3a 및 3b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 설명하는 종단면도들이다. 도 3a 및 3b의 (A)는 도 1b의 III-III'를 따라 취한 종단면도들이고, (B)는 IV-IV'를 따라 취한 종단면도들이다. 도 3a 및 3b의 점선들은 사각(diagonal) 종단면임을 의미한다. 설명되지 않은 구성 요소들은 다른 도면들을 참조하여 이해될 수 있을 것이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 및 기판(100) 상에 형성된 DC 구조체(160) 및 비트 라인 패턴들(180)을 포함한다.
필드 영역들(120)은 제1 필드 영역들(121) 및 제2 필드 영역들(122)을 포함할 수 있다. 제1 필드 영역들(121)은 제1 필드 트렌치들(125), 및 제1 필드 트렌치들(125)를 채우는 제1 필드 절연물(128)을 포함할 수 있다. 제2 필드 영역들(122)은 제2 필드 트렌치들(126) 및 제2 필드 트렌치들(126)을 채우는 제2 필드 절연물(129)을 포함할 수 있다. 제1 필드 영역들(121)은 게이트 패턴들(130)과 사선으로 교차할 수 있다. 제2 필드 영역들(122)은 게이트 패턴들(130)과 평행할 수 있다.
랜딩 패드들(141)이 각 활성 영역(110)에 해당하는 기판(100) 상에 형성될 수 있다.
두 개의 DC 구조체들(160)이 하나의 펜스(142)를 사이에 두고 양 쪽에 위치할 수 있다. 각 DC 구조체들(160)의 하부 DC 스페이서들(163)은 펜스들(142)과 직접적으로 접촉할 수 있다.
두 개의 비트 라인 패턴들(180)이 하나의 펜스(142)를 사이에 두고 평행할 수 있다. 두 개의 비트 라인 패턴들(180)이 하나의 펜스(142) 상에 수직 정렬된 층간 절연층(145)을 사이에 두고 양쪽에 평행하도록 위치할 수 있다. 각 비트 라인 패턴들(180)의 각 비트 라인 스페이서들(188)은 펜스들(142) 상에 수직 정렬된 층간 절연층(145)과 직접적으로 접촉할 수 있다.
설명되지 않은 구성 요소들은 도 2a 내지 2f를 참조하여 이해될 수 있을 것이다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160), 비트 라인 패턴들(180)을 포함하고, DC 구조체(160)는 물질적으로 연속되는 하나의 바디를 갖는 DC 플러그(175)를 포함할 수 있다. 보다 상세한 것은 도 3a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160), 비트 라인 패턴들(180), 및 기판(100) 상에 전면적으로 형성된 기저 절연층(144)을 포함할 수 있다. 예를 들어, 랜딩 패드들(141) 및 펜스들(142)이 생략될 수 있다. 두 개의 DC 구조체들(160)이 하나의 기저 절연층(144)을 사이에 두고 양 쪽에 위치할 수 있다. 각 DC 구조체들(160)의 하부 DC 스페이서들(163)은 기저 절연층(144)과 직접적으로 접촉할 수 있다. 두 개의 비트 라인 패턴들(180)이 하나의 기저 절연층(144)을 사이에 두고 평행할 수 있다. 두 개의 비트 라인 패턴들(180)이 기저 절연층(144) 상에 수직 정렬된 층간 절연층(145)을 사이에 두고 양쪽에 평행하도록 위치할 수 있다. 각 비트 라인 패턴들(180)의 각 비트 라인 스페이서들(188)은 기저 절연층(144) 상에 수직 정렬된 층간 절연층(145)과 직접적으로 접촉할 수 있다. 언급되었듯이, 기저 절연층(144)은 층간 절연층(145)의 일부로서 가상적인(imaginary) 구성 요소일 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 기판(100) 내에 형성된 활성 영역들(110), 필드 영역들(120) 및 게이트 패턴들(130), 기판(100) 상에 형성된 DC 구조체(160), 비트 라인 패턴들(180), 및 기판(100) 상에 전면적으로 형성된 기저 절연층(144)을 포함하고, DC 구조체(160)는 물질적으로 연속되는 하나의 바디를 갖는 DC 플러그를 포함할 수 있다.
도 4a 내지 4h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 플로 차트들이다.
도 5a내지 5o는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4a 및 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100) 내에 활성 영역들(110)을 정의하는 필드 영역들(120) 및 게이트 패턴들(130)을 형성하는 것을 포함할 수 있다. (S105)
필드 영역들(120)을 형성하는 것은 필드 트렌치들(124, field trenches)를 형성하고, 필드 트렌치들(124) 내에 필드 절연물(127)을 채우는 것을 포함할 수 있다. 예를 들어, 필드 영역들(120)은 STI (shallow trench isolation) 기술을 이용하여 형성될 수 있다. 필드 절연물(127)은 USG (undoped silicate glass), TOSZ (tonen silazene), PE-TEOS (plasma-enhanced tetra ethyl ortho-silicate), HDP oxide (high density plasma oxide), 또는 기타 다양한 실리콘 산화물을 포함할 수 있다. 필드 영역들(120)의 내벽에는 실리콘 질화물이 얇게 라이닝될 수도 있다.
게이트 패턴들(130)을 형성하는 것은 활성 영역들(100)을 가로지르는 게이트 트렌치들(131)을 형성하고, 게이트 트렌치들(131)의 내벽들을 산화시켜 게이트 절연층(133)을 형성하고, 게이트 트렌치들(131)의 하부 영역에 게이트 배리어 층들(135) 및 게이트 전극들(137)을 형성하고, 및 게이트 트렌치들(131)의 상부에 게이트 캡핑층(139)을 형성하는 것을 포함할 수 있다. 게이트 배리어 층(135)은 Ti, TiN, Ta, TaN, WN, 또는 기타 난반응성 금속(refractory metal) 또는 난반응성 금속 화합물을 포함할 수 있다. 게이트 전극(137)은 텅스텐 같은 금속을 포함할 수 있다. 게이트 캡핑층(139)은 실리콘 질화물 같은 절연물을 포함할 수 있다.
도 4a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100) 상에 랜딩 패드들(141) 및 펜스들(142)을 형성하는 것을 포함할 수 있다. (S110) 랜딩 패드들(141) 및 펜스들(142)은 평행하는 다수의 라인 형태로 형성될 수 있다. 펜스들(142)이 랜딩 패드들(141)의 사이에 형성될 수 있다. 예를 들어, 레이아웃 상에서, 펜스들(142)은 뒤에서 설명될 비트 라인 패턴들(180)과 중첩될 수 있다. 랜딩 패드들(141)의 상부 표면들 및 펜스들(142)의 상부 표면들은 평탄할 수 있다. 예를 들어, 랜딩 패드들(141)의 상부 표면들 및 펜스들(142)의 상부 표면들은 동일한 레벨에 위치할 수 있다. 랜딩 패드들(141)은 전도성 물질, 예를 들어, 다결정 또는 단결정 실리콘을 포함할 수 있다. 펜스들(142)은 절연성 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 따라서, 랜딩 패드들(141)은 펜스들(142)에 의해 서로 물질적으로 분리되고 전기적으로 절연될 수 있다.
도 4a 및 5c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드들(141) 및 펜스들(142) 상에 DC 홀들(160H, direct contact holes)을 가진 층간 절연층(145)을 형성하는 것을 포함할 수 있다. (S115) DC 홀들(160H)은 층간 절연층(145)을 수직으로 관통하여 활성 영역(110)의 일부를 노출시킬 수 있다. DC 홀들(160H)의 바닥 면에서 기판(100)의 일부가 리세스될 수 있다. 층간 절연층(145), 랜딩 패드들(141), 펜스들(142), 활성 영역들(110), 게이트 패턴들(130) 및/또는 필드 영역들(120)의 상부의 일부들이 DC 홀(160H)의 내벽에 노출될 수 있다. 활성 영역들(110), 게이트 패턴들(130) 및/또는 필드 영역들(120)의 상부의 일부들이 DC 홀(160H)의 바닥 면에 노출될 수 있다. 게이트 패턴들(130)의 상부들은 게이트 절연층(133) 및 게이트 캡핑층(139)을 포함할 수 있다. 따라서, 게이트 절연층(133) 및 게이트 캡핑층(139)이 DC 홀(160H)의 내벽 및/또는 바닥 면에 노출될 수 있다. 층간 절연층(145)은 실리콘 산화물, 예를 들어, MTO (middle temperature oxide)를 포함할 수 있다.
도 4a 및 5d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하는 것을 포함할 수 있다. (S120) DC 스페이서 물질층(161)은 실리콘 질화물을 포함할 수 있다.
도 4a 및 5e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, DC 홀(160H)의 내벽 상에 예비 DC 스페이서들(162)을 형성하는 것을 포함할 수 있다. (S125) 예비 DC 스페이서(162)를 형성하는 것은 DC 스페이서 물질층(161)의 상부를 에치백 방법, 예를 들어, 이방성 식각 방법을 이용하여 부분적으로 제거함으로써, DC 홀(160H)의 내벽 상에만 DC 스페이서 물질층(162)을 잔존시키는 것을 포함할 수 있다. 층간 절연층(145)의 상면 및 DC 홀(160H)의 바닥 면 상의 DC 스페이서 물질층(161)은 제거될 수 있다. 이 공정에서, 층간 절연층(145)의 상면 및 DC 홀(160H)의 바닥 면은 더 리세스될 수 있다.
도 4a 및 5f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, DC 홀(160H)을 완전히 채우는 하부 DC 플러그 물질층(171)을 형성하는 것을 포함할 수 있다. (S130) 하부 DC 플러그 물질층(171)은 충분히 높게 도핑된 다결정 실리콘, 에피택셜 성장된 단결정 실리콘, 텅스텐, 티타늄, 니켈, 코발트 등을 포함하는 금속 실리사이드, 또는 금속을 포함할 수 있다.
도 4a 및 5g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 DC 플러그 물질층(171)의 상부를 제거하여 하부 DC 플러그(172)를 형성하는 것을 포함할 수 있다. (S135) 하부 DC 플러그 물질층(171)의 상부를 제거하는 것은 에치백 공정을 수행하는 것을 포함할 수 있다. 하부 DC 플러그(172)의 표면은 DC 홀(160H)의 상단부보다 낮게 리세스될 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 하부 DC 플러그(172)의 표면이 DC 홀(160H)을 절반 보다 낮게 리세스되었다. 이 공정에서, 층간 절연층(145)의 상부 표면이 약간 리세스될 수도 있다. 예를 들어, 예비 DC 스페이서(162)의 상단부들이 층간 절연층(145)의 상부 표면보다 높게 돌출할 수도 있다.
도 4a 및 5h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 예비 DC 스페이서(162)의 상부를 제거하여 하부 DC 스페이서(163)를 형성하는 것을 포함할 수 있다. (S140) 예비 DC 스페이서(162)의 상부를 제거하는 것은 인산(H3PO4)을 포함하는 식각액을 이용한 습식 식각 방법 또는 플로린(F-) 같은 할로겐족 원소를 포함하는 가스를 이용한 건식 식각 방법이 이용될 수 있다. 하부 DC 스페이서(163)의 상단부는 하부 DC 플러그(172)의 상부 표면보다 높게 돌출할 수 있다. 이 공정에 의하여, DC 홀(160H)의 상부 영역이 하부 영역보다 넓어질 수 있다.
도 4a 및 5i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, DC 홀(160H)을 완전히 채우고 하부 DC 플러그(172)와 직접적으로 접촉하는 상부 DC 플러그 물질층(173)을 형성하는 것을 포함할 수 있다. (S145) 하부 DC 플러그 물질층(171)은 충분히 높게 도핑된 다결정 실리콘, 에피택셜 성장된 단결정 실리콘, 텅스텐, 티타늄, 니켈, 코발트 등을 포함하는 금속 실리사이드, 또는 금속을 포함할 수 있다. 상부 DC 플러그 물질층(173)을 형성하기 전에, 세정 공정이 수행될 수 있다. 예를 들어, 상부 DC 플러그 물질층(173)을 형성하기 전에, 하부 DC 플러그(172)의 상면에 형성될 가능성이 있는 자연 산화물(native oxide) 등을 제거하기 위한 세정 공정이 수행될 수 있다. 세정 공정에 의하여, 층간 절연층(145)의 표면이 약간 리세스될 수 있다. 세정 공정은 희석된 불산 등을 이용한 습식 세정 공정을 포함할 수 있다.
도 4a 및 5j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 DC 플러그 물질층(173)의 상부를 제거하여 상부 DC 플러그(174)를 형성하는 것을 포함할 수 있다. (S150) 상부 DC 플러그 물질층(173)의 상부를 제거하는 것은 에치백 공정 또는 CMP(chemical mechanical polishing) 공정을 수행하는 것을 포함할 수 있다. 상부 DC 플러그(174)는 DC 홀(160H) 내에 국한(confined)될 수 있다. 예를 들어, 상부 DC 플러그(174)의 상면은 층간 절연층(145)의 상면과 동일하거나 약간 낮은 레벨에 위치할 수 있다.
도 4a 및 5k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 물질층들(181)을 형성하는 것을 포함할 수 있다. (S155) 비트 라인 물질층들(181)을 형성하는 것은, 상부 DC 플러그(174)와 직접적으로 접촉하는 비트 라인 배리어 층(182)을 형성하고, 비트 라인 배리어 층(182) 상에 비트 라인 전극(185)을 형성하고, 및 비트 라인 전극(185) 상에 비트 라인 캡핑층(186)을 형성하는 것을 포함할 수 있다. 비트 라인 배리어 층(182)을 형성하는 것은, 상부 DC 플러그(174)와 직접적으로 접촉하는 하부 비트 라인 배리어 층(183)을 형성하고, 하부 비트 라인 배리어 층(183) 상에 상부 비트 라인 배리어 층(184)을 형성하는 것을 형성하는 것을 포함할 수 있다. 하부 비트 라인 배리어 층(183)을 형성하는 것은 텅스텐 실리사이드 같은 금속 실리사이드층을 형성하는 것을 포함할 수 있다. 상부 비트 라인 배리어 층(184)을 형성하는 것은 Ti, TiN, Ta, TaN, WN, 또는 기타 난반응성 금속(refractory metal) 또는 난반응성 금속 화합물 층을 형성하는 것을 포함할 수 있다. 비트 라인 전극(185)은 텅스텐 같은 금속층을 형성하는 것을 포함할 수 있다. 비트 라인 캡핍층(186)은 실리콘 질화물 같이 실리콘 산화물보다 치밀한 절연물을 형성하는 것을 포함할 수 있다. 비트 라인 물질층들(181)을 형성하기 전에, 세정 공정이 수행될 수 있다. 예를 들어, 하부 비트 라인 배리어 층(183)을 형성하기 전에, 상부 DC 플러그(174)의 상면에 형성될 가능성이 있는 자연 산화물(native oxide) 등을 제거하기 위한 세정 공정이 수행될 수 있다. 세정 공정에 의하여, 층간 절연층(145)의 표면이 약간 리세스될 수 있다. 세정 공정은 희석된 불산 등을 이용한 습식 세정 공정을 포함할 수 있다.
도 4a 및 5l의 (B)를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하는 것을 포함할 수 있다. (S160) 이 공정에서, 층간 절연층(145)의 상부 표면이 노출될 수 있다. 이 공정에서, DC 홀(160H)을 채우는 상부 DC 플러그(174)의 일부가 제거될 수 있다. 예를 들어, DC 홀(160H)의 내벽의 상부의 일부가 노출될 수 있다. 하부 DC 스페이서(163)의 상부의 일부가 노출될 수 있다. 상부 DC 플러그(174)의 측면들이 노출될 수 있다. 상부 DC 플러그(174)는 상부가 좁고 하부가 넓은 모양으로 변형될 수 있다. 예를 들어, 상부 DC 플러그(174)의 측면들의 일부가 테이퍼질 수 있다. 도 4l의 (A)를 참조하면, 예비 비트 라인 패턴들(189)과 평행하는 제1 방향에서는 상부 DC 플러그(174)가 온전하게 보존될 수 있다.
도 4a 및 5m의 (B)를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 상부 DC 플러그(174)의 측면들의 표면 상에 표면 절연막(179)을 형성하는 것을 포함할 수 있다. (S165) 표면 절연막(179)을 형성하는 것은 노출된 상부 DC 플러그(174)의 측면들의 표면들을 얇게 산화시키는 것을 포함할 수 있다.
도 4a 및 5n의 (B)를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하는 것을 포함할 수 있다. (S170) 비트 라인 스페이서 물질층(187)을 형성하는 것은 실리콘 질화물처럼 실리콘 산화물보다 치밀한 물질을 CVD 방법 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다. 비트 라인 스페이서 물질층(187)은 DC 홀(160H)의 상부 내에 충진될 수 있다. 비트 라인 스페이서 물질층(187)은 상부 DC 플러그(174)의 산화된 표면들 상에 직접적으로 형성될 수 있다. 비트 라인 스페이서 물질층(187)의 하단부는 하부 DC 스페이서(163)의 상단부와 직접적으로 접촉할 수 있다. 형성된 비트 라인 스페이서 물질층(187)의 두께에 따라 DC 홀(160H)의 입구 부근에 덴트(D)가 형성될 수도 있다. 다른 실시예에서, 비트 라인 스페이서 물질층(187)을 충분히 두껍게 형성되면, 덴트(D)는 형성되지 않을 것이다.
도 4a 및 5o의 (B)를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 패턴들(180) 및 스토리지 콘택 홀들(190H)을 형성하는 것을 포함할 수 있다. (S175) 비트 라인 패턴들(180) 및 스토리지 콘택 홀들(190H)을 형성하는 것은 비트 라인 스페이서 물질층(187) 및/또는 비트 라인 캡핑층(186)을 전체적으로 에치백하는 것을 포함할 수 있다. 비트 라인 스페이서 물질층(187)이 비트 라인 스페이서(188)로 변환되어 비트 라인 패턴(180)이 형성될 수 있다. 이 공정에서, 하부 DC 스페이서들(163)의 측면들에 인접한 랜딩 패드들(141)의 상부 표면들이 노출될 수 있다. 또한, 랜딩 패드들(141)의 상부 표면들이 부분적으로 리세스될 수 있다. DC 홀(160H)의 내벽의 상부 내에 비트 라인 스페이서 물질층(187)이 잔존하여 상부 DC 스페이서(164)로 변형될 수 있다. DC 홀(160H)의 입 영역에는 덴트들(D)이 형성될 수 있다. 다른 실시예에서, 비트 라인 스페이서 물질층(187)이 DC 홀(160H)의 충분히 덮는 경우, 덴트들(D)은 형성되지 않을 수 있다.
이후 4a 및 도 2a를 다시 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 스토리지 콘택 홀들(190H)을 채우는 스토리지 콘택 플러그들(190)을 형성하는 것을 포함할 수 있다. (S180) 스토리지 콘택 플러그들(190)을 형성하는 것은 스토리지 콘택 홀들(190H)의 내부에 CVD 방법 등을 이용하여 도핑된 다결정 실리콘 또는 금속 같은 전도체를 형성하는 것을 포함할 수 있다. 이후, 에치백 또는 CMP 공정 등을 이용하여 인접한 스토리지 콘택 플러그들(190)이 비트 라인 패턴들(180) 상에서 서로 물질적, 전기적으로 연결되지 않도록 분리하는 것을 포함할 수 있다.
도 6a 내지 6c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4b 및 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5a 내지 5d 및 그 설명들을 더 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 필드 영역들(120) 및 게이트 패턴(130)들을 형성하고 (S205), 기판(100) 상에 랜딩 패드들(141) 및 펜스들(142)을 형성하고 (S210), 랜딩 패드들(141) 및 펜스들(142) 상에 DC 홀(160H)을 가진 층간 절연층(145)을 형성하고 (S215), 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S220), 및 DC 스페이서 물질층(161)의 상부를 직접적으로 제거하여 DC 홀(160H) 내에 하부 DC 스페이서(163)를 형성하는 것을 포함할 수 있다. (S225) 하부 DC 스페이서(163)를 형성하는 것은 DC 스페이서 물질층(161)을 이방성 식각 방법 등을 이용하여 전체적으로 에치백하는 것을 포함할 수 있다.
도 4b 및 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5f 및 그 설명을 더 참조하여, DC 홀(160H)을 완전히 채우는 DC 플러그 물질층(176)을 형성하는 것을 포함할 수 있다. (S230)
도 4b 및 6c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5j 및 그 설명을 더 참조하여, DC 플러그 물질층의 상부를 제거하여 DC 플러그(175)를 형성하는 것을 포함할 수 있다. (S235) DC 플러그(175)는 DC 홀(160H) 내에 국한(confined)될 수 있다.
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 4b 및 도 5k 내지 5o를 참조하여, 비트 라인 물질층들(181)을 형성하고 (S240), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S245), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S250), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S255), 및 비트 라인 패턴들(180) 및 스토리지 콘택 홀들(190H)을 형성하는 것을 포함할 수 있다. (S260)
이후, 4b 및 도 2d를 더 참조하여, 스토리지 콘택 홀들(190H)을 채우는 스토리지 콘택 플러그들(190)을 형성하는 것을 포함할 수 있다. (S265)
도 7a 내지 7c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4c 및 7a을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5a를 더 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 필드 영역들(120), 및 게이트 패턴들(130)을 형성하고 (S305), 기판(100) 상에 기저 절연층(144, base insulating layer)을 형성하는 것을 포함할 수 있다. (S310) 예를 들어, 도 5b의 랜딩 패드들(141) 및 펜스들(142)을 형성하는 공정이 생략될 수 있다. 기저 절연층(144)은 MTO 같은 실리콘 산화물 또는 실리콘 실화물을 포함할 수 있다.
도 4c 및 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5c 및 그 설명을 더 참조하여 기저 절연층(144) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하는 것을 포함할 수 있다. (S315) DC 홀들(160H)은 기저 절연층(144)을 수직으로 관통하여 활성 영역(110)의 일부를 노출시킬 수 있다. DC 홀들(160H)의 내벽에는 층간 절연층(145), 기저 절연층(144), 활성 영역들(110), 게이트 패턴들(130), 및/또는 필드 영역들(120)이 노출될 수 있다. 활성 영역들(110), 게이트 패턴들(130) 및/또는 필드 영역들(120)의 상부의 일부들이 DC 홀(160H)의 바닥 면에 노출될 수 있다. 기저 절연층(144)과 층간 절연층(145)는 일체의 구성 요소일 수 있다. 예를 들어, 기저 절연층(144)은 층간 절연층(145)의 일부로서 두 구성 요소의 경계면은 가상적(imaginary)일 수 있다.
도 4c 및 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5d 내지 5o를 참조하는 공정들을 수행하여, 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S320), DC 홀(160H)의 내벽 상에 예비 DC 스페이서들(162)을 형성하고 (S325), DC 홀(160H)을 완전히 채우는 하부 DC 플러그 물질층(171)을 형성하고 (S330), 하부 DC 플러그 물질층(171)의 상부를 제거하여 하부 DC 플러그(172)를 형성하고 (S335), 예비 DC 스페이서(162)의 상부를 제거하여 하부 DC 스페이서(163)를 형성하고 (S340), DC 홀(160H)을 완전히 채우고 하부 DC 플러그(172)와 직접적으로 접촉하는 상부 DC 플러그 물질층(173)을 형성하고 (S345), 상부 DC 플러그 물질층(173)의 상부를 제거하여 상부 DC 플러그(174)를 형성하고 (S350), 비트 라인 물질층들(181)을 형성하고 (S355), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S360), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S365), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S370), 및 비트 라인 패턴들(180) 및 스토리지 콘택 홀들(190H)을 형성하는 것을 포함할 수 있다. (S375)
이후, 4c 및 도 2e를 더 참조하여, 스토리지 콘택 홀들(190H)을 채우는 스토리지 콘택 플러그들(190)을 형성하는 것을 포함할 수 있다. (S380)
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다.
도 4d 및 8을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5a 내지 5d, 6a, 7a 및 7b를 참조하여, 기판(200) 내에 활성 영역들(2310)을 정의하는 필드 영역들(120), 및 게이트 패턴들(130)을 형성하고 (S405), 기판(100) 상에 기저 절연층(144)을 형성하고 (S410), 기저 절연층(144) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하고 (S415), 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S420), 및 DC 홀(160H)의 내벽 상에 하부 DC 플러그(172)를 형성하는 것을 포함할 수 있다. (S425) 이후, 도 6b 및 6c, 및 5k 내지 5o를 참조하여, DC 홀(160H)을 완전히 채우는 DC 플러그 물질층을 형성하고 (S430), DC 플러그 물질층의 상부를 제거하여 DC 플러그를 형성하고 (S435), 비트 라인 물질층들(181)을 형성하고 (S440), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S445), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S450), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S455), 및 비트 라인 패턴들(180) 및 스토리지 콘택 홀들(190H)을 형성하는 것을 포함할 수 있다. (S460)
이후, 4d 및 도 2f를 더 참조하여, 스토리지 콘택 홀들(190H)을 채우는 스토리지 콘택 플러그들(190)을 형성하는 것을 포함할 수 있다. (S465)
도 9a 내지 9h는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4e 및 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5a, 5b 및 그 설명들을 더 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 제1 및 제2 필드 영역들(121, 122) 및 게이트 패턴들(130)을 형성하고 (S505), 기판(100) 상에 랜딩 패드들(141) 및 펜스들(142)을 형성하는 것을 포함할 수 있다. (S510)
도 4e 및 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5c 및 그 설명을 더 참조하여, 랜딩 패드들(141) 및 펜스들(142) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하는 것을 포함할 수 있다. (S515)
도 4e 및 9c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5d, 5e 및 그 설명들을 더 참조하여, DC 홀들(160H) 내에 예비 DC 스페이서들(162)을 형성하는 것을 포함할 수 있다. (S520)
도 4e 및 9d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5f, 5g 및 그 설명들을 더 참조하여, 하부 DC 플러그(172)를 형성하는 것을 포함할 수 있다. (S525)
도 4e 및 9e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5h 및 그 설명을 더 참조하여, 하부 DC 스페이서(163)를 형성하는 것을 포함할 수 있다. (S530)
도 4e 및 9f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5i, 5j 및 그 설명들을 더 참조하여, 상부 DC 플러그(174)를 형성하는 것을 포함할 수 있다. (S535)
도 4e 및 9g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5k 및 그 설명을 더 참조하여, 비트 라인 물질층들(181)을 형성하는 것을 포함할 수 있다. (S540)
도 4e 및 9h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 5l, 5m 및 그 설명들을 더 참조하여, 예비 비트 라인 패턴들(189)을 형성하고 (S545), 노출된 상부 DC 플러그(174)의 표면들 상에 표면 절연막(179)을 형성하는 것을 포함할 수 있다. (S550) 자연 산화막을 이용할 수 있는 경우, 이 공정은 생략될 수도 있다.
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a, 4e, 5n, 및 그 설명을 더 참조하여, 비트 라인 스페이서 물질층(187)을 형성하고 (S555), 및 비트 라인 패턴들(180)을 형성하는 것을 포함할 수 있다. (S560)
도 10a 및 10b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4f 및 10a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3b, 5a 내지 5b, 6a, 9a 내지 9c 및 그 설명들을 더 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 제1 및 제2 필드 영역들(121, 122) 및 게이트 패턴들(130)을 형성하고, (S605), 기판(100) 상에 랜딩 패드들(141) 및 펜스들(142)을 형성하고, (S610), 랜딩 패드들(141) 및 펜스들(142) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하고, (S615), 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S620), 및 DC 스페이서 물질층(161)의 상부를 제거하여 DC 홀(160H) 내에 하부 DC 스페이서(163)를 형성하는 것을 포함할 수 있다. (S625)
도 4f 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3b, 5j, 6b 내지 6c, 및 그 설명들을 더 참조하여, DC 홀(160H)을 완전히 채우는 DC 플러그 물질층(176)을 형성하고, (S630), 및 DC 플러그 물질층(176)의 상부를 제거하여 DC 플러그(175)를 형성하는 것을 포함할 수 있다. (S635)
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3b, 4f, 5k 내지 5o, 및 9g 내지 9j를 참조하여, 비트 라인 물질층들(181)을 형성하고 (S640), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S645), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S650), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S655), 및 비트 라인 패턴들(180)을 형성하는 것을 포함할 수 있다. (S660)
도 11a 및 11b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도들이다.
도 4g 및 11a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3c, 7a, 9a 및 그 설명들을 더 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 필드 영역들(120) 및 게이트 패턴들(130)을 형성하고 (S705), 기판(100) 상에 기저 절연층(144)을 형성하는 것을 포함할 수 있다. (S710)
도 4g 및 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3c, 7b, 9b 및 그 설명들을 더 참조하여, 기저 절연층(144) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하는 것을 포함할 수 있다. (S715)
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3c, 4g, 7c, 및 9c 내지 9j를 참조하여, 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S720), DC 홀(160H)의 내벽 상에 예비 DC 스페이서들(162)을 형성하고 (S725), DC 홀(160H)을 완전히 채우는 하부 DC 플러그 물질층(171)을 형성하고 (S730), 하부 DC 플러그 물질층(171)의 상부를 제거하여 하부 DC 플러그(172)를 형성하고 (S735), 예비 DC 스페이서(162)의 상부를 제거하여 하부 DC 스페이서(163)를 형성하고 (S740), DC 홀(160H)을 완전히 채우고 하부 DC 플러그(172)와 직접적으로 접촉하는 상부 DC 플러그 물질층(173)을 형성하고 (S745), 상부 DC 플러그 물질층(173)의 상부를 제거하여 상부 DC 플러그(174)를 형성하고 (S750), 비트 라인 물질층들(181)을 형성하고 (S755), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S760), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S765), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S770), 및 비트 라인 패턴들(180)을 형성하는 것을 포함할 수 있다. (S775)
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다.
도 4h 및 12를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3d, 9a 내지 9c, 10a, 11a 및 11b, 및 그 설명들을 참조하여, 기판(100) 내에 활성 영역들(110)을 정의하는 필드 영역들(120) 및 게이트 패턴들(130)을 형성하고 (S805), 기판(100) 상에 기저 절연층(144)을 형성하고 (S810), 기저 절연층(144) 상에 DC 홀들(160H)을 가진 층간 절연층(145)을 형성하고 (S815), 층간 절연층(145)의 상면, DC 홀(160H)의 내벽 및 바닥 면 상에 DC 스페이서 물질층(161)을 컨포멀하게 형성하고 (S820), 및 DC 홀(160H)의 내벽 상에 하부 DC 스페이서들(163)을 형성하는 것을 포함할 수 있다. (S825)
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3d, 4h, 9f 내지 9j, 10b, 및 11a를 더 참조하여, DC 홀(160H)을 완전히 채우는 DC 플러그 물질층을 형성하고 (S830), DC 플러그 물질층의 상부를 제거하여 DC 플러그를 형성하고 (S835), 비트 라인 물질층들(181)을 형성하고 (S840), 비트 라인 물질층들(181)을 패터닝하여 다수 개의 평행하는 예비 비트 라인 패턴들(189)을 형성하고 (S845), 노출된 상부 DC 플러그(174)의 측면들의 표면들 상에 표면 절연막(179)을 형성하고 (S850), 예비 비트 라인 패턴들(189)을 감싸도록 비트 라인 스페이서 물질층(187)을 형성하고 (S855), 및 비트 라인 패턴들(180)을 형성하는 것을 포함할 수 있다. (S860)
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체의 레이아웃을 개념적으로 도시한 도면이다. (A)는 하부 콘택 스페이서를 개념적으로 도시한 레이아웃이고 (B)는 상부 콘택 스페이서를 개념적으로 도시한 도면이다. 도 13을 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체(30)는 콘택 홀(360H)의 내벽 상에 전체적으로 형성된 하부 콘택 스페이서(363) 및 콘택 홀(360H)의 내벽 상에 부분적으로 형성된 상부 콘택 스페이서(364)를 포함할 수 있다.
도 14a 및 14b는 본 발명의 기술적 사상의 실시예들에 의한 콘택 구조체들을 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 개념적으로 도시한 종단면도들이다. 도 14a를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체(30)는 콘택 홀(360H) 내에 형성된 하부 콘택 스페이서(363), 상부 콘택 스페이서(364), 하부 콘택 플러그(372), 및 상부 콘택 플러그(374)를 포함한다. 하부 콘택 스페이서(363)는 콘택 홀(360H)의 하부 내벽 상에 전체적으로 두르도록 형성될 수 있다. 상부 콘택 스페이서(364)는 콘택 홀(360H)의 상부 내벽의 일부 상에 형성될 수 있다. 하부 콘택 플러그(372)는 콘택 홀(360H)을 채우도록 하부 콘택 스페이서(363) 상에 형성될 수 있다. 하부 콘택 플러그(372)의 상면은 하부 콘택 스페이서(363)의 상단보다 낮을 수 있다. 상부 콘택 플러그(374)는 콘택 홀(360H)을 완전히 채울 수 있다. 상부 콘택 플러그(374)는 하부 콘택 플러그(372)의 상면, 하부 콘택 스페이서(363)의 상단, 상부 콘택 스페이서(364), 및 콘택 홀(360H)의 상부 내벽과 직접적으로 접촉할 수 있다. 상부 콘택 플러그(374)의 측면의 일부는 테이퍼질 수 있다. 예를 들어, 상부 콘택 플러그(374)의 상대적으로 좁은 상부의 폭 및 상대적으로 넓은 하부의 폭을 가질 수 있다. 상부 콘택 플러그(374)는 제1 방향의 단면에서 상대적으로 넓은 수평 폭 및 제2 방향의 단면에서 상대적으로 좁은 폭을 가질 수 있다. 하부 콘택 스페이서(363) 및 상부 콘택 스페이서(364)는 예를 들어, 실리콘 질화물 같은 절연물을 포함할 수 있다. 하부 콘택 플러그(372) 및 상부 콘택 플러그(374)는 예를 들어, 도핑된 실리콘 또는 금속 같은 전도체를 포함할 수 있다. 콘택 구조체(30)는 층간 절연층(374)으로 둘러싸일 수 있다. 층간 절연층(374)은 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 하부 콘택 플러그(372)의 하부에 하부 전도체(305)가 직접적으로 접촉하도록 형성될 수 있다. 하부 전도체(305)는 예를 들어 소스/드레인 영역 같은 도핑된 실리콘 기판 또는 금속 같은 전도성 배선을 포함할 수 있다. 하부 전도체(305)는 하부 막(300) 내에 형성될 수 있다. 하부 막(300)은 실리콘 기판, 또는 실리콘 산화물 또는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다. 상부 콘택 플러그(374)의 상부에 상부 전도체(380)가 직접적으로 접촉하도록 형성될 수 있다. 상부 전도체(380)는 도핑된 실리콘 또는 금속을 포함할 수 있다. 상부 전도체(380)는 패시베이션 층(385)으로 덮일 수 있다. 패시베이션 층(385)은 실리콘 산화물 또는 실리콘 질화물 같은 절연성 물질을 포함할 수 있다.
도 14b를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체(30)는 콘택 홀(360H) 내에 형성된 하부 콘택 스페이서(363), 상부 콘택 스페이서(364), 및 콘택 플러그(360)를 포함한다. 콘택 플러그(360)는 전체적으로 동일한 물질을 포함할 수 있다. 예를 들어, 콘택 플러그는 물질적으로 연속인 바디를 포함할 수 있다.
도 15a 내지 15j는 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체를 형성하는 방법을 설명하기 위하여 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 종단면도들이다. 도 15a를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 하부 막(300) 내에 하부 전도체(305)를 형성하고, 하부 전도체(305)의 상면의 일부를 노출시키는 콘택 홀(360H)을 갖는 층간 절연층(374)을 형성하고, 콘택 홀(360H)의 내벽에 예비 하부 콘택 스페이서(363)를 형성하는 것을 포함할 수 있다. 하부 막(300)은 실리콘 기판 또는 절연층을 포함할 수 있다. 예를 들어, 하부 막(300)은 반도체 웨이퍼, 또는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 하부 전도체(305)는 전도성을 가질 수 있다. 예를 들어, 하부 전도체(305)는 실리콘 기판 내에 형성된 소스/드레인 영역, 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 층간 절연층(374) 및 예비 하부 콘택 스페이서(363)는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 층간 절연층(374) 및 하부 콘택 스페이서(363)는 서로 다른 절연물을 포함할 수 있다.
도 15b를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 하부 콘택 플러그(372)를 형성하는 것을 포함할 수 있다. 하부 콘택 플러그(372)는 콘택 홀(360H)의 일부를 채울 수 있다.
도 15c를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 예비 하부 콘택 스페이서(363)의 상부를 부분적으로 제거하여 하부 콘택 스페이서(363)를 형성하는 것을 포함할 수 있다. 하부 콘택 스페이서(363)의 상단은 하부 콘택 플러그(372)의 상면보다 높을 수 있다.
도 15d를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 콘택 홀(360H)을 완전히 채우는 상부 콘택 플러그(374)를 형성하는 것을 포함할 수 있다. 이 공정에서, 하부 콘택 플러그(372)와 상부 콘택 플러그(374)를 포함하는 콘택 플러그(360)가 형성될 수 있다.
도 15e를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 상부 콘택 플러그(374) 상에 마스크 패턴(M)을 형성하는 것을 포함할 수 있다. 마스크 패턴(M)은 실리콘 질화물 또는 포토레지스트를 포함할 수 있다. 마스크 패턴(M)은 상부 콘택 플러그(374)의 상면의 일부를 노출시킬 수 있다.
도 15f를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 마스크 패턴(M)을 식각 마스크로 이용하여 상부 콘택 플러그(374)의 일부를 제거하는 것을 포함할 수 있다. 이 공정에서, 콘택 홀(360H)의 상부 내벽 및 하부 콘택 스페이서(363)의 상단의 일부가 노출될 수 있다. 이후, 마스크 패턴(M)이 제거되고 상부 콘택 플러그(374)의 표면이 노출될 수 있다.
도 15g를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 노출된 상부 콘택 플러그(374)의 표면 상에 표면 산화막(379)을 형성하는 것을 포함할 수 있다.
도 15h를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 상부 콘택 스페이서 물질층(362)을 형성하는 것을 포함할 수 있다. 상부 콘택 스페이서 물질층(362)은 콘택 홀(360H)을 완전히 채울 수 있다.
도 15i를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 상부 콘택 스페이서(364)를 형성하는 것을 포함할 수 있다. 상부 콘택 스페이서(364)를 형성하는 것은 상부 콘택 스페이서 물질층(362)을 전체적으로 에치백하는 것을 포함할 수 있다. 이 공정에서, 상부 콘택 플러그(374)의 상면의 표면 산화막(379)이 제거되어 상부 콘택 플러그(374)의 상면이 노출될 수 있다.
도 15j를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 상부 콘택 플러그(374) 상에 상부 전도체(380)를 형성하는 것을 포함할 수 있다. 상부 전도체(380)는 패드 또는 라인 형태로 형성될 수 있다. 도면에는 예시적으로 상부 전도체(380)가 패드 모양으로 도시되었다. 상부 전도체(380)는 도핑된 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다.
이후, 도 14a를 더 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 층간 절연층(374) 및 상부 전도체(380)를 덮는 패시베이션 층(385)을 형성하는 것을 포함할 수 있다. 패시베이션 층(385)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
도 16a 및 16b는 본 발명의 기술적 사상의 일 실시예에 의한 콘택 구조체를 형성하는 방법을 설명하기 위하여 도 13의 V-V' 및 VI-VI' 방향을 따라 취한 종단면도들이다. 도 16a를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 도 14b 및 15a를 더 참조하여, 하부 막(300) 내에 하부 전도체(305)를 형성하고, 하부 전도체(305)의 상면의 일부를 노출시키는 콘택 홀(360H)을 갖는 층간 절연층(374)을 형성하고, 콘택 홀(360H)의 하부 내벽에 하부 콘택 스페이서(363)를 형성하는 것을 포함할 수 있다.
도 16b를 참조하면, 본 발명의 일 실시예에 의한 콘택 구조체를 형성하는 방법은, 콘택 홀(360H)을 채우는 콘택 플러그(360)를 형성하는 것을 포함할 수 있다.
이후, 도 14b, 15a 내지 15j를 더 참조하여, 콘택 플러그(360) 상에 마스크 패턴(M)을 형성하고, 마스크 패턴(M)을 식각 마스크로 이용하여 콘택 플러그(360)의 일부를 제거하여 콘택 홀(360H)의 상부 내벽 및 하부 콘택 스페이서(363)의 상단의 일부를 노출시키고, 마스크 패턴(M)을 제거하여 콘택 플러그(360)의 표면을 노출시키고, 노출된 콘택 플러그(360)의 표면 상에 표면 산화막(379)을 형성하고, 콘택 홀(360H)을 완전히 채우도록 상부 콘택 스페이서 물질층(362)을 형성하고, 상부 콘택 스페이서 물질층(362)을 전체적으로 에치백하여 상부 콘택 플러그(374)의 상면이 노출되도록 상부 콘택 스페이서(364)를 형성하고, 상부 콘택 플러그(374) 상에 상부 전도체(380)를 형성하고, 및 층간 절연층(374) 및 상부 전도체(380)를 덮는 패시베이션 층(385)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 콘택 구조체(30)는 제1 방향의 단면에서, 콘택 플러그(360)가 콘택 홀(360H)의 내벽과 직접적으로 접촉할 수 있다. 예를 들어, 상부 콘택 스페이서(364)가 보이지 않을 수 있다. 따라서, 콘택 플러그(360)의 상부는 하부보다 넓은 수평 폭을 가질 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 콘택 구조체(30)는 제2 방향의 단면에서, 콘택 플러그(360)는 콘택 홀(360H)과 직접적으로 접촉하지 않을 수 있다. 예를 들어, 콘택 플러그(360)와 콘택 홀(360H)의 내벽 사이에 하부 콘택 스페이서(363) 및/또는 상부 콘택 스페이서(364)가 개재될 수 있다. 콘택 플러그(360)의 측면의 일부는 순(+) 방향으로 테이퍼질 수 있다. 예를 들어, 콘택 플러그(360)는 상부가 좁고 중간이 넓은 모양을 가질 수 있다. 상부 콘택 스페이서(364)의 내측 면은 역(-) 방향으로 테이퍼질 수 있다. 예를 들어, 상부 콘택 스페이서(364)는 하부의 수평 두께가 얇고 상부의 수평 두께가 두꺼운 모양을 가질 수 있다.
본 발명의 일 실시예에 의한 콘택 스페이서(165)의 최상단은 제1 방향에서 상대적으로 낮은 레벨에 위치할 수 있고, 제2 방향에서 상대적으로 높은 레벨에 위치할 수 있다.
본 발명의 일 실시예에 의한 콘택 구조체(30)는, 제1 방향에서 하부 콘택 스페이서(163)의 상단이 최상위 레벨에 위치할 수 있고, 제2 방향에서 상부 콘택 스페이서(364)의 상단이 최상위 레벨에 위치할 수 있다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 17을 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 하나이거나, 또는 반도체 소자들(10, 20) 중 하나를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 18를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 하나(2230)를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 19를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20)은 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급 유닛(Power Unit; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급 유닛(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급 유닛(2330)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급 유닛(2330)으로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 20은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 20을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 전극 연결 구조체들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20: 반도체 소자
100: 기판 110: 활성 영역
120: 필드 영역 121: 제 1 필드 영역
122: 제 2 필드 영역 124: 필드 트렌치
125: 제1 필드 트렌치 126: 제2 필드 트렌치
127: 필드 절연물 128: 제1 필드 절연물
129: 제2 필드 절연물
130: 워드 라인, 게이트 패턴들
131: 게이트 트렌치 133: 게이트 절연층
135: 게이트 배리어 층 137: 게이트 전극
139: 게이트 캡핑층
141: 랜딩 패드 142: 펜스
144: 기저 절연층 145: 층간 절연층
160: DC 구조체 160H: DC 홀
161: DC 스페이서 물질층 162: 예비 DC 스페이서
163: 하부 DC 스페이서 164: 상부 DC 스페이서
165: DC 스페이서 171: 하부 DC 플러그 물질층
172: 하부 DC 플러그 173: 상부 DC 플러그 물질층
174: 상부 DC 플러그 175: DC 플러그
176: DC 플러그 물질층 179: 표면 절연막
180: 비트 라인 패턴 181: 비트 라인 물질층
182: 비트 라인 배리어 층 183: 하부 비트 라인 배리어 층
184: 상부 비트 라인 배리어 층 185: 비트 라인 전극
186: 비트 라인 캡핑층 187: 비트 라인 스페이서 물질층
188: 비트 라인 스페이서 189: 예비 비트 라인 패턴
190H: 스토리지 콘택 홀 190: 스토리지 콘택 플러그
D: 덴트 S: 계단

Claims (10)

  1. 기판 상에 형성된 층간 절연층; 및
    상기 층간 절연층을 수직으로 관통하여 상기 기판과 접촉하는 DC 구조체를 포함하고,
    상기 DC 구조체는,
    상기 기판을 노출시키는 DC 홀;
    상기 DC 홀의 내벽 상에 형성된 절연성 DC 스페이서; 및
    상기 DC 홀을 채우도록 상기 DC 스페이서 상에 형성된 전도성 DC 플러그를 포함하고,
    상기 DC 플러그는 상대적으로 수평 폭이 좁은 하부 DC 플러그 및 상대적으로 수평 폭이 넓은 상부 DC 플러그를 포함하고,
    상기 DC 스페이서는,
    상기 DC 홀의 하부 내벽 상에 형성된 하부 DC 스페이서; 및
    상기 DC 홀의 상부 내벽 상에 형성된 상부 DC 스페이서를 포함하고,
    상기 상부 DC 스페이서는 하부의 수평 두께가 얇고 상부의 수평 두께가 두껍고,
    상기 DC 스페이서의 상부의 안쪽 측면이 역 방향으로 테이퍼진 반도체 소자.
  2. 제1항에 있어서,
    제1 방향의 단면에서 상기 하부 DC 플러그의 수평 폭은 상기 상부 DC 플러그의 수평 폭과 동일하고, 및
    상기 제1 방향과 다른 제2 방향의 단면에서 상기 하부 DC 플러그의 수평 폭은 상기 상부 DC 플러그의 수평 폭보다 좁은 반도체 소자.
  3. 제2항에 있어서,
    상기 상부 DC 플러그는 상기 제2 방향의 단면에서 상대적으로 폭이 넓은 하부 및 상대적으로 폭이 좁은 상부를 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 상부 DC 플러그의 상기 하부 및 상기 상부는 상기 제 1 방향의 단면에서 수평 폭이 동일한 반도체 소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 DC 플러그는 상기 DC 홀 내에 국한된 반도체 소자.
  8. 삭제
  9. 기판 내의 활성 영역 및 상기 활성 영역을 정의하는 필드 영역;
    상기 기판 내에 형성되고 상기 활성 영역 및 상기 필드 영역을 가로지르는 두 개의 게이트 패턴들;
    상기 기판 상에 형성된 층간 절연층; 및
    상기 층간 절연층을 수직으로 관통하여 상기 기판과 접촉하는 DC 구조체; 및
    상기 기판과 상기 층간 절연층 사이에 개재된 전도성 랜딩 패드 및 절연성 펜스를 포함하고,
    상기 DC 구조체는,
    상기 기판을 노출시키는 DC 홀;
    상기 DC 홀의 내벽 상에 형성된 절연성 DC 스페이서; 및
    상기 DC 홀을 채우도록 상기 DC 스페이서 상에 형성된 전도성 DC 플러그를 포함하고,
    상기 DC 플러그는 상대적으로 수평 폭이 좁은 하부 DC 플러그 및 상대적으로 수평 폭이 넓은 상부 DC 플러그를 포함하고,
    상기 DC 플러그는 상기 두 개의 게이트 패턴들의 사이에 위치한 상기 활성 영역과 접촉하고,
    상기 랜딩 패드는 상기 활성 영역 상에 형성되고, 및
    상기 펜스는 상기 필드 영역 상에 형성된 반도체 소자.
  10. 제1항에 있어서,
    상기 DC 구조체 상에 형성된 비트 라인 패턴을 더 포함하고,
    상기 비트 라인 패턴은,
    상기 상부 DC 플러그와 직접적으로 접촉하는 비트 라인 배리어 층,
    상기 비트 라인 배리어 층 상에 형성된 비트 라인 전극; 및
    상기 비트 라인 전극 상에 형성된 비트 라인 캡핑층을 포함하고,
    상기 비트 라인 배리어 층의 일 측면 및 상기 비트 라인 전극의 일 측면이 상기 상부 DC 플러그의 최상부의 일 측면과 수직으로 정렬하는 반도체 소자.
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