KR20060001098A - 상변화 기억 소자 및 그 제조방법 - Google Patents

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KR20060001098A
KR20060001098A KR1020040050126A KR20040050126A KR20060001098A KR 20060001098 A KR20060001098 A KR 20060001098A KR 1020040050126 A KR1020040050126 A KR 1020040050126A KR 20040050126 A KR20040050126 A KR 20040050126A KR 20060001098 A KR20060001098 A KR 20060001098A
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Abstract

본 발명은 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 상변화에 따른 쓰기(writing) 및 읽기(reading) 동작속도를 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극의 양측벽에 형성된 제1스페이서; 상기 게이트 전극 양측의 기판 표면내에 형성된 제1접합영역과 하부전극을 겸하는 제2접합영역; 상기 제2접합영역 외측의 기판 부분에 형성된 트렌치의 저부를 매립하여 형성된 상부전극; 상기 상부전극 상의 트렌치 측벽에 형성된 제2스페이서; 상기 제2접합영역과 상부전극 상에 형성된 상변화막; 상기 상변화막이 형성된 기판 결과물의 전면 상에 형성된 절연막; 및 상기 절연막 상에 제1접합영역과 콘택되도록 형성된 비트라인을 포함하는 것을 특징으로 한다.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 트렌치
42 : 산화막 42a : 게이트 산화막
42b, 42c : 잔류된 산화막 43 : 도전막
43a : 게이트 도전막 43b : 상부전극
43c : 잔류된 상부전극 44 : 하드마스크막
44a : 잔류된 하드마스크막 45 : 게이트 전극
46a : 제1스페이서 46b : 제2스페이서
47a, 47b, 47c : 제1, 제2, 제3접합영역
48 : 제1절연막 49 : 상변화막
50 : 제2절연막 51 : 콘택홀
52 : 비트라인용 도전막 52a : 비트라인
53 : 감광막 패턴 A : 접촉면
본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 상변화막의 상변화에 필요한 전류량을 낮추고, 상변화에 따른 쓰기 및 읽기 동작속도를 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터 (capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM (elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase-change random access memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 가역적인 상변화(phase change)를 일으킨다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.
종래의 상변화 기억 소자는, 도 2에 도시된 바와 같이, 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성된 제1절연막(12) 내에 형성된 제1콘택홀(13)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성된 제2절연막(15)과, 상기 하부전극콘택(14)을 노출시키도록 상기 제2절연막(15) 내에 형성된 제2콘택홀(16)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다.
이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.
하지만 이와 같은 종래의 상변화 기억 소자에서는, 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상변화에 따른 쓰기(writing) 및 읽기(reading) 동작속도를 높이는 데에는 한계가 있을 뿐만 아니라, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 상기 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 하부 전극 및 상부전극과 직접적으로 접촉되도록 상변화막을 형성함으로써, 상변화에 따른 쓰기 및 읽기 동작속도를 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극의 양측벽에 형성된 제1스페이서; 상기 게이트 전극 양측의 기판 표면내에 형성된 제1접합영역과 하부전극을 겸하는 제2접합영역; 상기 제2접합영역 외측의 기판 부분에 형성된 트렌치의 저부를 매립하여 형성된 상부전극; 상기 상부전극 상의 트렌치 측벽에 형성된 제2스페이서; 상기 제2접합영역과 상부전극 상에 형성된 상변화막; 상기 상변화막이 형성된 기판 결과물의 전면 상에 형성된 절연막; 및 상기 절연막 상에 제1접합영역과 콘택되도록 형성된 비트라인을 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치와 상부전극 사이에 개재된 산화막을 더 포함하며, 상기 상부전극은 하부전극을 겸하는 제2접합영역 보다 낮게 위치된다. 그리고, 상기 상변화막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어지며, 상기 절연막은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치들을 포함한 기판 전면 상에 산화막과 도전막을 차례로 형성하는 단계; 상기 도전막과 산화막을 식각하여 기판 상에 게이트 전극을 형성함과 동시에 트렌치를 매립하는 상부전극을 형성하는 단계; 상기 트렌치 상부 측면이 노출되도록 트렌치 내에 잔류된 산화막을 포함한 상부전극 표면의 소정 두께를 제거하는 단계; 상기 게이트 전극의 양측벽에 제1스페이서를 형성함과 동시에 상기 노출된 트렌치 측벽에 제2스페이서를 형성하는 단계; 상기 게이트 전극 일측의 기판 표면내에 제1접합영역을 형성함과 동시에 게이트 전극 타측과 상부전극 사이의 기판 표면내에 하부전극을 겸하는 제2접합영역을 형성하는 단계; 상기 기판 결과물 상에 제1절연막을 형성하는 단계; 상기 상부전극과 제2접합영역이 노출되도록 제1절연막을 식각하는 단계; 상기 노출된 상부전극과 제2접합영역 상에 상변화막을 형성하는 단계; 상기 상변화막과 제1절연막 및 게이트 전극 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막 상에 제1접합영역과 콘택되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 상부전극 표면의 소정 두께를 제거하는 단계는 최종 상부전극이 상기 하부전극을 겸하는 제2접합영역 보다 낮은 위치에 배치되도록 수행한다. 또한, 상기 제1 및 제2절연막은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
본 발명의 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 반도체 기판(40)과, 상기 반도체 기판(40) 상에 형성된 한 쌍의 게이트 전극(45)들과, 상기 게이트 전극(45)의 양측벽에 형성된 제1스페이서(46a)와, 상기 게이트 전극(45) 양측의 기판 표면내에 형성된 제1, 제2 및 제3접합영역(47a, 47b, 47c)과, 상기 제1, 제3접합영역(47a, 47c) 외측의 기판 부분에 형성된 트렌치(41)의 저부를 매립하여 형성된 상부전극(43c)과, 상기 상부전극(43c) 상의 트렌치(41) 측벽에 형성된 제2스페이서(46b)와, 상기 제1, 제3접합영역(47a, 47c)과 상부전극(43c) 상에 형성된 상변화막(49)과, 상기 상변화막(49)이 형성된 기판 결과물의 전면 상에 형성되며 상기 게이트 전극(45)들 사이의 상기 제2접합영역(47b)을 노출시키는 콘택홀(51)을 갖는 절연막(50)과, 상기 절연막(50) 상에 형성되어 상기 콘택홀(51)을 매립하는 비트라인(52a)을 포함한다.
여기서, 상기 트렌치(41)와 상기 상부전극(43c) 사이에 산화막(42c)이 개재되어 있다. 한편, 상기 상변화막(49)과 접촉되는 상기 제1, 제3접합영역(47a, 47c)은 하부전극(bottom electrode)으로 이용되는 것이며, 상기 제2스페이서(46b)에 의해 상기 제1, 제3접합영역(47a, 47c), 즉 하부전극과 상기 상부전극(43c)이 절연된다. 이때, 상기 상부전극(43c)은 하부전극을 겸하는 제1, 제3접합영역(47a, 47c) 보다 낮게 위치된다.
그리고, 상기 게이트 전극(45)은 게이트 산화막(42a), 게이트 도전막(43a) 및 하드마스크막(44a)이 차례로 적층된 구조로 이루어진다. 한편, 상기 게이트 도전막(43a) 및 상기 상부전극(43c)은 모두 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 또한, 상기 비트라인(52a)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.
그리고, 상기 상변화막(49)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. 또한, 상기 절연막(50)은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다.
이와 같은 본 발명의 상변화 기억 소자는, 상기 제1, 제3접합영역(47a, 47c), 즉, 하부전극이 상기 상변화막(49)과 직접적으로 접촉되며, 상기 하부전극과 상기 상부전극(43c)간에 전류가 흐르게 되면, 상기 제1, 제3접합영역(47a, 47c)과 상변화막(49)간의 접촉면(A)에서 상기 상변화막(49)의 상변화가 일어난다. 또한, 상기 상부전극(43c) 역시 기판 내의 트렌치(41) 내에 형성되어 상기 상변화막(49)과 직접적으로 접촉되어 있므로, 상변화에 따른 쓰기 및 읽기 동작속도를 향상시킬 수가 있다.
또한, 상기 제1스페이서(46a)의 두께에 의해 상기 제1, 제3접합영역(47a, 47c)과 상변화막(49)간의 접촉면(A)의 면적이 결정된다. 이러한 접촉면적을 결정짓는 상기 제1스페이서(46a)의 두께는 증착 공정에 의해 원하는 치수로 형성 가능하 므로, 상기 제1스페이서(46a)의 증착 두께를 조절함으로써, 상기 제1, 제3접합영역(47a, 47c)과 상변화막(49)간의 접촉면적을 가능한 작게 하여 상기 상변화막(49)의 상변화에 필요한 전류량을 낮출 수 있다.
이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 반도체 기판(40)의 소정 부분을 선택적으로 식각하여 트렌치(41)들을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 상기 트렌치(41)들을 포함한 상기 기판 전면 상에 산화막(42), 도전막(43) 및 하드마스크(hard mask)막(44)을 차례로 형성한다. 여기서, 상기 도전막(43)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 그런 후, 상기 하드마스크막(44) 상에 게이트 형성영역(미도시)을 한정하는 감광막 패턴(53)을 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 하드마스크막을 식각한 후, 상기 감광막 패턴을 제거한다. 이때, 도 4c에서 미설명된 도면부호 44a는 잔류된 하드마스크막을 나타낸 것이다.
그리고나서, 도 4d에 도시된 바와 같이, 상기 잔류된 하드마스크막(44a)을 식각 장벽으로 이용하여 상기 도전막 및 산화막을 식각하여 게이트 전극(45)을 형 성함과 동시에, 상기 트렌치(41)를 매립하는 상부전극(43b)을 형성한다. 이때, 상기 게이트 전극(45)은 게이트 산화막(42a), 게이트 도전막(43a) 및 하드마스크막(44a)이 차례로 적층된 구조를 갖게 된다. 한편, 도 4d에서 미설명된 도면부호 42b는 잔류된 산화막을 나타낸 것이다.
다음으로, 도 4e에 도시된 바와 같이, 상기 트렌치(41)의 상부 측벽이 노출되도록 트렌치(41) 내에 잔류된 산화막을 포함한 상부전극 표면의 소정 두께를 제거한다. 여기서, 상기 상부전극 표면의 소정 두께를 제거할 때에, 최종 상부전극, 즉 잔류된 상부전극(43c)이 후속으로 형성될 제1, 제3접합영역 보다 낮은 위치에 배치되도록 수행한다. 한편, 도 4e에서 미설명된 도면부호 42c는 잔류된 산화막을 나타낸 것이다.
이어서, 도 4f에 도시된 바와 같이, 상기 상부전극(43c) 및 게이트 전극(45)을 포함한 상기 결과의 기판(40) 상에 질화막(미도시)을 형성한 후, 상기 질화막을 식각하여 상기 게이트 전극(45) 양측벽에 제1스페이서(46a)를 형성함과 동시에, 상기 노출된 트렌치(41) 측벽에 제2스페이서(46b)를 형성한다.
여기서, 상기 질화막의 증착 두께, 즉, 상기 제1스페이서(46a)의 두께에 의해 후속으로 형성될 제1, 제3접합영역과 상변화막간의 접촉면적이 결정된다. 이러한 접촉면적을 결정짓는 상기 질화막의 두께는 증착 공정에 의해 원하는 치수로 형성 가능하다. 이때, 후속으로 형성될 상기 제1, 제3접합영역은 하부전극으로 이용되므로, 상기 질화막의 증착 두께를 조절함으로써, 하부전극을 겸하는 제1, 제3접합영역과 상변화막간의 접촉면적을 가능한 작게 하여 상변화막의 상변화에 필요한 전류량을 낮출 수 있다.
그런 후, 도 4g에 도시된 바와 같이, 상기 제1스페이서(46a)를 포함한 상기 게이트 전극(45)을 마스크로 이용하여 상기 기판(40)에 불순물 이온주입을 실시하여 상기 게이트 전극(45)들의 양측 기판(40) 내에 제1, 제2 및 제3접합영역(47a, 47b, 47c)을 형성한다. 이때, 상기 제1, 제3접합영역(47a, 47c)은 하부전극(bottom electrode)으로 이용된다. 또한, 상기 제2스페이서(46b)는 상기 하부전극으로 이용되는 상기 제1, 제3접합영역(47a, 47c)과 상기 상부전극(43c)을 서로 전기적으로 격리시켜주는 역할을 한다.
이어, 상기 기판 결과물 상에 제1절연막(미도시)을 형성한 후, 상기 게이트 전극(45)의 표면이 노출될 때까지 상기 제1절연막을 씨엠피(chemical mechanical polishing : CMP)한 다음, 상기 상부전극(43c)과 제1, 제3접합영역(47a, 47c)이 노출되도록 제1절연막을 식각한다. 여기서, 상기 제1절연막은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다. 한편, 도 4g에서 미설명된 도면부호 48은 잔류된 제1절연막을 나타낸 것이다.
그리고나서, 도 4h에 도시된 바와 같이, 상기 결과물 상에 상변화막(49)을 형성한 다음, 상기 게이트 전극(45)이 노출될 때까지 상기 상변화막(49)을 식각한다. 이때, 상기 상변화막(49)은 GST막으로 이루어지며, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.
그러면, 상기 제1, 제3접합영역(47a, 47c) 및 상기 상부전극(43c)들과 상기 상변화막(49)이 직접적으로 접촉하게 되며, 하부전극으로 이용되는 상기 제1, 제3 접합영역(47a, 47c)과 상기 상부전극(43c)간에 전류가 흐르게 되면, 상기 제1, 제3접합영역(47a, 47c)과 상기 상변화막(49)간의 접촉면(A)에서 상기 상변화막(49)의 상변화가 일어난다.
즉, 하부전극으로 이용되는 상기 제1, 제3접합영역(47a, 47c) 및 상부전극(43c)이 기판 내에 형성되어 상기 상변화막(49)과 직접적으로 접촉되므로, 상변화에 따른 쓰기 및 읽기 동작속도를 향상시킬 수 있다.
그런 후, 도 4i에 도시된 바와 같이, 상기 결과물 상에 제2절연막(50)을 형성한 다음, 상기 제2접합영역(47b)이 노출되도록 상기 제2절연막(50) 및 상기 제1절연막을 선택적으로 식각하여 콘택홀(51)을 형성한다. 여기서, 상기 제2절연막(50)은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다.
이후, 상기 콘택홀(51)을 매립하도록 상기 제2산화막(50) 상에 비트라인용 도전막(52)을 형성한다. 이때, 상기 비트라인용 도전막(52)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.
이어, 도 4j에 도시된 바와 같이, 상기 비트라인용 도전막을 패터닝하여 비트라인(52a)을 형성한다.
이상에서와 같이, 본 발명은 게이트 전극 측벽에 형성되는 제1스페이서의 증착 두께를 조절하여 하부전극으로 이용되는 제1, 제3접합영역과 상변화막간의 접촉면적을 쉽게 조절 및 감소시킬 수 있다. 따라서, 상변화막의 상변화에 필요한 전류 량을 낮출 수 있다.
뿐만 아니라, 본 발명은 반도체 기판에 형성된 트렌치의 저부를 매립하는 상부전극과 상기 트렌치에 인접하는 기판에 불순물 이온주입을 통해 형성된 하부전극이 모두 상변화막과 직접적으로 접촉되므로, 상변화에 따른 쓰 및 읽기 동작속도를 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측벽에 형성된 제1스페이서;
    상기 게이트 전극 양측의 기판 표면내에 형성된 제1접합영역과 하부전극을 겸하는 제2접합영역;
    상기 제2접합영역 외측의 기판 부분에 형성된 트렌치의 저부를 매립하여 형성된 상부전극;
    상기 상부전극 상의 트렌치 측벽에 형성된 제2스페이서;
    상기 제2접합영역과 상부전극 상에 형성된 상변화막;
    상기 상변화막이 형성된 기판 결과물의 전면 상에 형성된 절연막; 및
    상기 절연막 상에 제1접합영역과 콘택되도록 형성된 비트라인을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서, 상기 트렌치와 상부전극 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서, 상기 상부전극은 하부전극을 겸하는 제2접합영역 보다 낮게 위치된 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서, 상기 상변화막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서, 상기 절연막은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  6. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치들을 포함한 기판 전면 상에 산화막과 도전막을 차례로 형성하는 단계;
    상기 도전막과 산화막을 식각하여 기판 상에 게이트 전극을 형성함과 동시에 트렌치를 매립하는 상부전극을 형성하는 단계;
    상기 트렌치 상부 측면이 노출되도록 트렌치 내에 잔류된 산화막을 포함한 상부전극 표면의 소정 두께를 제거하는 단계;
    상기 게이트 전극의 양측벽에 제1스페이서를 형성함과 동시에 상기 노출된 트렌치 측벽에 제2스페이서를 형성하는 단계;
    상기 게이트 전극 일측의 기판 표면내에 제1접합영역을 형성함과 동시에 게이트 전극 타측과 상부전극 사이의 기판 표면내에 하부전극을 겸하는 제2접합영역을 형성하는 단계;
    상기 기판 결과물 상에 제1절연막을 형성하는 단계;
    상기 상부전극과 제2접합영역이 노출되도록 제1절연막을 식각하는 단계;
    상기 노출된 상부전극과 제2접합영역 상에 상변화막을 형성하는 단계;
    상기 상변화막과 제1절연막 및 게이트 전극 상에 제2절연막을 형성하는 단계; 및
    상기 제2절연막 상에 제1접합영역과 콘택되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 상부전극 표면의 소정 두께를 제거하는 단계는 최종 상부전극이 상기 하부전극을 겸하는 제2접합영역 보다 낮은 위치에 배치되도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 제1 및 제2절연막은 HDP, USG, SOG, PSG, BPSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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KR100889970B1 (ko) * 2006-01-20 2009-03-24 삼성전자주식회사 상변화 구조물 형성 방법
US8878293B2 (en) 2012-04-10 2014-11-04 Samsung Electronics Co., Ltd. Semiconductor device having DC structure

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