KR100997784B1 - 상변화 기억 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 3
- 229910005872 GeSb Inorganic materials 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 상변화 기억 소자의 제조방법에 관해 개시한 것으로서, 기판에 "ㄱ"자패턴과 상기 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 액티브영역을 패터닝하는 단계와, 기판 상의 액티브영역 위에 메인라인 및 메인라인으로부터 분기된 가지 형상의 게이트전극을 형성하되, 게이트전극의 분기된 가지 형상의 양측에 상기 액티브영역이 배열되도록 하며, 상기 액티브영역이 직교하는 부위에는 각각 소오스를 형성하고, 상기 액티브영역의 일단에는 각각 드레인을 형성하여 하나의 “ㄱ"자패턴의 액티브영역에 2개의 트랜지스터를 형성하는 단계와, 각각의 소오스와 드레인에 각각의 제 1비트라인 콘택을 형성하는 단계와, 제 1비트라인 콘택을 덮으면서 상기 소오스들끼리 연결하는 비트라인 버퍼층 및 상기 드레인끼리 연결하는 제 1비트라인을 형성하는 단계와, 제 1비트라인의 소정부위에 각각의 제2비트라인 콘택을 형성하는 단계와, 제 2비트라인 콘택을 덮는 각각의 제2비트라인을 형성하는 단계와, 비트라인 버퍼층에 각각의 하부전극 콘택을 형성하는 단계와, 하부전극 콘택을 덮는 각각의 하부전극, 상변화막 패턴 및 상부전극을 차례로 형성하는 단계와, 상부전극의 소정부위에 각각의 상부전극 콘택을 형성하는 단계와, 상부전극 콘택을 덮는 금속배선을 형성하는 단계를 포함한다.
Description
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2a 내지 도 2j는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
본 발명은 반도체 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 액티브영역을 "ㄱ"자패턴 및 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 패터닝하여 트랜지스터의 폭을 줄이고, 또한 게이트전극을 메인라인 및 메인라인으로부터 분기된 가지 형상으로 형성하여 하나의 액티브영역 내에서 2개의 트랜지스터가 동작하도록 함으로써, 드레인과 소오스에 콘택 수를 줄이고 전류량을 크게 하여 상변화속도를 높일 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
반도체 기억 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작 에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서, 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(Phase-Change Random Access Memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라서 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으킨다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(Melting Temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(Quenching) 상변화막은 비정질 상태(Amorphous State)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(Crystalline State)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(Resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열(Joule Heat)이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. 이때, 상변화막의 상변화를 위해서는 1mA이상의 전류가 필요로 하는데, 0.18㎛ CMOS를 이용하는 트랜지스터의 경우에 게이트전극의 폭(width)이 1㎛ 이상 되어야 하므로 게이트전극의 폭에 의한 셀 크기 문제점이 있다.
또한, 비트라인 콘택이 형성되는 드레인에서 GST셀이 형성되는 소오스에도 동일한 콘택 수를 형성하여야 하는 문제가 있고, 소오스의 콘택들을 연결하기 위한 비트라인의 길이도 게이트전극의 폭만큼 길게 형성해야 하는 문제점도 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 액티브영역을 "ㄱ"자패턴 및 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 패터닝하여 트랜지스터의 폭을 줄이고, 또한 게이트전극을 메인라인 및 메인라인으로부터 분기된 가지 형상으로 형성하여 하나의 액티브영역 내에서 2개의 트랜지스터가 동작하도록 함으로써, 드레인과 소오스에 콘택 수를 줄이고 전류량을 크게 하여 상변화속도를 높일 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은 기판에 "ㄱ"자패턴과 상기 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 액티브영역을 패터닝하는 단계와, 기판 상의 액티브영역 위에 메인라인 및 메인라인으로부터 분기된 가지 형상의 게이트전극을 형성하되, 게이트전극의 분기된 가지 형상의 양측에 상기 액티브영역이 배열되도록 하며, 상기 액티브영역이 직교하는 부위에는 각각 소오스를 형성하고, 상기 액티브영역의 일단에는 각각 드레인을 형성하여 하나의 “ㄱ"자패턴의 액티브영역에 2개의 트랜지스터를 형성하는 단계와, 각각의 소오스와 드레인에 각각의 제 1비트라인 콘택을 형성하는 단계와, 제 1비트라인 콘택을 덮으면서 상기 소오스들끼리 연결하는 비트라인 버퍼층 및 상기 드레인끼리 연결하는 제 1비트라인을 형성하는 단계와, 제 1비트라인의 소정부위에 각각의 제2비트라인 콘택을 형성하는 단계와, 제 2비트라인 콘택을 덮는 각각의 제2비트라인을 형성하는 단계와, 비트라인 버퍼층에 각각의 하부전극 콘택을 형성하는 단계와, 하부전극 콘택을 덮는 각각의 하부전극, 상변화막 패턴 및 상부전극을 차례로 형성하는 단계와, 상부전극의 소정부위에 각각의 상부전극 콘택을 형성하는 단계와, 상부전극 콘택을 덮는 금속배선을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 액티브영역은 로코스 및 트렌치격리 공정 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
상기 게이트전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것이 바람직하다.
상기 제 1비트라인 및 상기 제 2비트라인은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것이 바람직하다.
상기 하부전극 및 상기 상부전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것이 바람직하다.
상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하는 것이 바람직하다.
한편, 본 발명은 액티브영역을 "ㄱ"자패턴 및 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 패터닝하여 트랜지스터의 폭을 줄이고, 또한 게이트전극을 메인라인 및 메인라인으로부터 분기된 가지 형상으로 형성하여 하나의 액티브영역 내에서 2개의 트랜지스터가 동작하도록 함으로써, 드레인과 소오스에 콘택 수를 줄이고 전류량을 크게 하여 상변화속도를 높일 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2j는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 도 2a에 도시된 바와 같이, 반도체기판(100)에 "ㄱ"자패턴(101) 및 "ㄱ"자패턴(101)의 일측에 "ㄴ"자패턴(102)이 나란히 배열되는 형태로 액티브영역(103)을 패터닝한다. 이때, 상기 액티브영역(103)은 로코스(LOCOS) 및 트렌치(trench) 격리공정 중 어느 하나를 이용하여 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 상기 형상을 가진 액티브영역(103) 위에 메인라인 및 메인라인으로부터 분기된 가지 형상의 게이트전극(104)을 형성하되, 게이트전극(104)의 분기된 가지 형상의 양측에 액티브영역이 배열되도록 하며, 상기 액티브영역이 직교하는 부위(꺾이는 부위)에는 각각 소오스(미도시)를 형성하고, 액티브영역의 양단에는 각각 드레인(미도시)을 형성하여 하나의 “ㄱ"자패턴(101) 또는 "ㄴ"자패턴(102)의 액티브영역에 2개의 트랜지스터를 형성한다. 이때, 상기 게이트전극(104)은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
이후, 도 2c에 도시된 바와 같이, 각각의 소오스와 드레인에 각각의 제 1비트라인 콘택(h1)을 형성한다.
이어, 도 2d에 도시된 바와 같이, 제 1비트라인 콘택을 덮으면서 상기 소오스들끼리 연결하는 비트라인 버퍼층(109) 및 상기 드레인끼리 연결하는 제 1비트라인(108)을 형성한다. 이때, 상기 제 1비트라인(108)은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
그런다음, 도 2e에 도시된 바와 같이, 상기 제 1비트라인(108)이 직교하는 부위(꺾이는 부위)에 각각의 제2비트라인 콘택(h2)을 형성한다.
이후, 도 2f에 도시된 바와 같이, 상기 제 2비트라인 콘택을 덮어 상기 게이트전극의 메인라인에 대해 수직인 방향으로 배열되는 각각의 제2비트라인(110)을 형성한다. 이때, 상기 제 2비트라인(110)은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
그 다음, 도 2g에 도시된 바와 같이, 상기 비트라인 버퍼층(109)에 각각의 하부전극 콘택(h3)을 형성한다.
이후, 도 2h에 도시된 바와 같이, 상기 하부전극 콘택(h3)을 덮는 각각의 하부전극(미도시), 상변화막 패턴(미도시) 및 상부전극(112)을 차례로 형성한다. 이때, 상기 하부전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다. 또한, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. 한편, 상기 상부전극(112)은 하부전극과 동일한 재질을 이용하거나 다른 재질을 이용할 수도 있다.
이어, 도 2i에 도시된 바와 같이, 상기 상부전극(112)의 소정부위에 각각의 상부전극 콘택(h4)을 형성한다.
그런 다음, 도 2j에 도시된 바와 같이, 상부전극 콘택을 덮어 게이트전극의 메인라인과 평행한 방향으로 배열되는 금속배선(114)을 형성한다. 이때, 상기 금속배선(114)은 GST셀에 각각 개별적으로 부트 스트래핑(boot strapping)형태로 형성한다. 한편, 본 발명에서는 비트라인 구조를 오픈(open) 비트라인 구조 또는 쉐어드(shared) 비트라인 구조를 이용한다.
이상에서와 같이, 본 발명은 액티브영역을 "ㄱ"자패턴 및 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 패터닝하여 트랜지스터의 폭을 줄이고, 또한 게이트전극을 메인라인 및 메인라인으로부터 분기된 가지 형상으로 형성하여 하나의 액티브영역 내에서 2개의 트랜지스터가 동작하도록 함으로써, 드레인과 소오스에 콘택 수를 줄이고 전류량을 크게 하여 상변화속도를 높일 수 있다. 이로써, 본 발명은 디바이스의 속도를 향상시킬 수 있는 이점이 있다.
Claims (6)
- 기판에 "ㄱ"자패턴과 상기 "ㄱ"자패턴의 일측에 "ㄴ"자패턴이 나란히 배열되는 형태로 액티브영역을 패터닝하는 단계와,상기 기판 상의 액티브영역 위에 메인라인 및 메인라인으로부터 분기된 가지 형상의 게이트전극을 형성하되, 상기 게이트전극의 분기된 가지 형상의 양측에 상기 액티브영역이 배열되도록 하며, 상기 액티브영역이 직교하는 부위에는 각각 소오스를 형성하고, 상기 액티브영역의 일단에는 각각 드레인을 형성하여 하나의 “ㄱ"자패턴의 액티브영역에 2개의 트랜지스터를 형성하는 단계와,상기 각각의 소오스와 드레인에 각각의 제 1비트라인 콘택을 형성하는 단계와,상기 제 1비트라인 콘택을 덮으면서 상기 소오스들끼리 연결하는 비트라인 버퍼층 및 상기 드레인끼리 연결하는 제 1비트라인을 형성하는 단계와,상기 제 1비트라인의 꺽이는 부위에 각각의 제2비트라인 콘택을 형성하는 단계와,상기 제 2비트라인 콘택을 덮어 상기 게이트전극의 메인라인과 수직인 방향으로 배열되는 각각의 제2비트라인을 형성하는 단계와,상기 비트라인 버퍼층에 각각의 하부전극 콘택을 형성하는 단계와,상기 하부전극 콘택을 덮는 각각의 하부전극, 상변화막 패턴 및 상부전극을 차례로 형성하는 단계와,상기 상부전극의 소정부위에 각각의 상부전극 콘택을 형성하는 단계와,상기 상부전극 콘택을 덮는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 액티브영역은 로코스 및 트렌치격리 공정 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1비트라인 및 상기 제 2비트라인은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 하부전극 및 상기 상부전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040051052A KR100997784B1 (ko) | 2004-07-01 | 2004-07-01 | 상변화 기억 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR20060002131A KR20060002131A (ko) | 2006-01-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040051052A KR100997784B1 (ko) | 2004-07-01 | 2004-07-01 | 상변화 기억 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100997784B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100899739B1 (ko) * | 2007-09-27 | 2009-05-27 | 주식회사 동부하이텍 | 반도체 메모리 소자 |
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- 2004-07-01 KR KR1020040051052A patent/KR100997784B1/ko not_active IP Right Cessation
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|---|---|
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