KR100650724B1 - 상변화 기억 소자의 제조방법 - Google Patents
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Abstract
본 발명은 상변화 기억 소자의 제조방법에 관해 개시한 것으로서, 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 각각의 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 각각의 하부전극 콘택을 형성하는 단계와, 하부전극 콘택을 포함한 제 1절연막 위에 산화막/질화막/산화막의 적층 구조를 가진 제 2절연막을 형성하고 나서 제 2절연막을 식각하여 상기 하부전극 콘택을 노출시키는 각각의 제 2콘택홀을 형성하는 단계와, 제 2콘택홀 내부에 형성되어 하부전극 콘택과 연결되는 각각의 하부전극을 형성하는 단계와, 하부전극을 포함한 기판 전면에 제 3절연막을 형성하고 나서 제 3절연막을 전면식각하여 제 2콘택홀 구조를 매립시키는 제 3절연막 패턴을 형성하는 단계와, 제 3절연막 패턴을 포함한 기판 위에 인접한 상기 하부전극 콘택들 사이와 대응된 부위를 덮어 2개의 셀을 연결시키는 감광막 패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각하는 단계와, 감광막패턴을 제거하는 단계와, 결과물 위에 제 4절연막을 형성하고 나서 상기 제 4절연막을 식각하여 상기 식각된 부위를 매립시키는 제 4절연막 패턴을 형성하는 단계와, 제 4절연막 패턴을 포함한 기판 위에 상기 하부전극과 연결되는 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함한다.
Description
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.
도 3, 도 4, 도5 및 도 6은 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 7a는 도 3의 A-B선의 절단면을 보인 공정단면도이고, 도 8a는 도 3의 C-D선의 절단면을 보인 공정단면도.
도 7b는 도 4의 E-F선의 절단면을 보인 공정단면도이고, 도 8b는 도 4의 G-H선의 절단면을 보인 공정단면도.
도 7c는 도 5의 I-J의 절단면을 보인 공정단면도이고, 도 8c는 도 5의 K-L선의 절단면을 보인 공정단면도.
도 7d는 도 6의 M-N의 절단면을 보인 공정단면도이고, 도 8d는 도 6의 O-P선의 절단면을 보인 공정단면도.
도 7e 및 도 8e는 본 발명에 따른 상변화 기억 소자의 제조방법의 최종 공정단면도.
도 9는 본 발명에 따른 상변화 기억 소자의 제조방법의 최종 공정 입체도.
본 발명은 반도체 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 상변화막의 두께를 두껍지 않게 균일하게 형성함으로써, 상변화에 필요한 전류를 일정하게 할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
반도체 기억 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력 이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(Phase-Change Random Access Memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라서 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으킨다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나 타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(Melting Temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(Quenching) 상변화막은 비정질 상태(Amorphous State)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(Crystalline State)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(Resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이, 상변화막의 상변화를 위해서는 주울 열(Joule Heat)이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다.
도 2는 종래기술에 따른 상변화 기억 소자를 설명하기 위한 공정단면도이다.
종래기술에 따른 상변화 기억 소자는, 도 2에 도시된 바와 같이, 소정의 하 부구조를 가진 반도체 기판(1) 상에 형성된 하부전극(Bottom Electrode)(3)과, 상기 하부전극(3)을 포함한 기판 상에 형성되어 상기 하부전극(3)의 일부를 노출시키는 제 1콘택홀(h1)을 가진 제 1절연막(5)과, 상기 제 1콘택홀(h1)을 매립시켜 하부전극(3)과 연결되는 하부전극 콘택(Bottom Electrode Contact)(7)과, 하부전극 콘택(7) 및 제 1절연막(5) 상에 형성되어 하부전극 콘택(7)을 노출시키는 제 2콘택홀(h2)을 가진 제 2절연막(9)과, 제 2콘택홀(9)을 매립시키는 상변화막 패턴(11)과, 제 2절연막(9) 상에 형성되어 상변화막 패턴(11)과 연결되는 상부전극(Top Electrode)(13)을 포함하여 구성된다.
상술한 구성을 가진 종래 기술에 따른 상변화 기억 소자에서, 상기 하부전극(3) 및 상부전극(13) 사이에 1mA 이상의 전류가 흐르면, 상기 하부전극 콘택(7)과 상기 상변화막 패턴(11)의 접촉면(11b)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(11b)의 상변화막 패턴의 결정 상태가 변하면서 저항차이가 10kΩ이하에서 1MΩ이상으로 증가하게 된다. 이때, 상변화막 패턴의 상태를 변화시키기 위해서 필요한 열은 상변화막 패턴(13)과 하부전극 콘택(7)의 접촉면(11b)에 직접적인 영향을 받는다. 따라서 상기 상변화막 패턴(13)과 하부전극 콘택(7)간의 접촉면적은 가능한 작아야 한다. 또한, 상변화막 패턴의 상변화에 필요한 조건들 중에서 하부전극 간의 접촉면적을 줄이는 것 외에도 상변화막 두께를 줄이는 방법도 있다.
그러나, 이와 같은 종래의 상변화 기억 소자의 제조방법에서는, 하부전극 콘택 구조 위에 절연막을 형성하고, 상기 절연막을 식각하여 콘택홀을 형성하고 나서, 상기 콘택홀 구조를 덮도록 상변화막 패턴을 형성함으로써, 특히 콘택홀 위에 서는 다른 부위에 비해 상변화막 패턴의 두께가 두꺼워지게 된다. 여기서, 상변화막 패턴을 형성하기 위한 상변화막의 두께가 두꺼워지게 되면 상변화막의 상변화에 필요한 전류는 높아질 수 밖에 없고 이러한 높은 전류를 형성하기 위해서는 트랜지스터의 폭(width)이 커질 수 밖에 없는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막의 두께를 두껍지 않게 균일하게 형성함으로써, 상변화에 필요한 전류를 일정하게 할 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 각각의 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 각각의 하부전극 콘택을 형성하는 단계와, 하부전극 콘택을 포함한 제 1절연막 위에 산화막/질화막/산화막의 다층 적층 구조를 가진 제 2절연막을 형성하고 나서 제 2절연막을 식각하여 적어도 하부전극 콘택의 일부위를 노출시키는 각각의 제 2콘택홀을 형성하는 단계와, 제 2콘택홀 내부에 형성되어 하부전극 콘택과 연결되는 각각의 하부전극을 형성하는 단계와, 하부전극을 포함한 기판 전면에 제 3절연막을 형성하고 나서 제 3절연막을 전면식각하여 제 2콘택홀 구조를 매립시키는 제 3절연막 패턴을 형성하는 단계와, 제 3절연막 패턴을 포함한 기판 위에 인접한 상기 하부전극 콘택들 사이와 대응된 부위를 덮어 2개의 셀을 연결시키는 감광막 패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각하는 단계와, 감광막패턴을 제거하는 단계와, 결과물 위에 제 4절연막을 형성하고 나서 상기 제 4절연막을 식각하여 상기 식각된 부위를 매립시키는 제 4절연막 패턴을 형성하는 단계와,제 4절연막 패턴을 포함한 기판 위에 상기 하부전극과 연결되는 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2절연막에서, 상기 질화막은 LP 및 PE 중 어느 하나의 방법으로 증착한다.
상기 감광막패턴을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각하는 단계에서, 상기 식각공정은 상기 제 2절연막의 질화막이 노출되는 시점까지 진행한다.
상기 제 4절연막은 화학적 기계적 연마 공정으로 식각한다.
상기 상변화막 패턴은 GST막을 이용하며, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3, 도 4, 도5 및 도 6은 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 7a는 도 3의 A-B선의 절단면을 보인 공정단면도이고, 도 8a는 도 3의 C-D 선의 절단면을 보인 공정단면도이다.
도 7b는 도 4의 E-F선의 절단면을 보인 공정단면도이고, 도 8b는 도 4의 G-H선의 절단면을 보인 공정단면도이다.
도 7c는 도 5의 I-J의 절단면을 보인 공정단면도이고, 도 8c는 도 5의 K-L선의 절단면을 보인 공정단면도이다.
도 7d는 도 6의 M-N의 절단면을 보인 공정단면도이고, 도 8d는 도 6의 O-P선의 절단면을 보인 공정단면도이다.
도 7e 및 도 8e는 본 발명에 따른 상변화 기억 소자의 제조방법의 최종 공정단면도이다.
도 9는 본 발명에 따른 상변화 기억 소자의 제조방법의 최종 공정 입체도이다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 도 3, 도 7a 및 도 8a에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(100) 상에 제 1절연막(102)을 형성하고 나서, 상기 제 1절연막(102)을 식각하여 기판의 일부위를 노출시키는 각각의 제 1콘택홀(h3)을 형성한다. 이어, 제 1콘택홀(h3)을 매립시키는 각각의 하부전극 콘택(104)을 형성한다. 이어, 상기 하부전극 콘택(104)을 포함한 제 1절연막 위에 제 1산화막(106a)/질화막(106b)/제 2산화막(106c)의 다중 적층 구조를 가진 제 2절연막(106)을 형성하고 나서, 상기 제 2절연막(106)을 식각하여 적어도 하부전극 콘택(104)의 일부위를 노출시키는 제 2콘택홀(h4)을 형성한다. 이때, 상기 제 2절연막(106)에서, 질화막(106b)은 LP(Low Pressure) 및 PE(Plasma Enhanced) 중 어느 하나의 방법으로 증착하고, 제 1산화막(106a) 및 제 2산화막(106b)은 서로 같은 재질 또는 서로 다른 재질을 이용할 수 있다.
그런다음, 도 4, 도 7b 및 도 8b에 도시된 바와 같이, 상기 제 2콘택홀(h4)을 포함한 기판 위에 하부전극용 도전막(미도시)을 형성하고 나서, 상기 도전막을 전면식각하여 상기 제 2콘택홀(h4) 내부를 덮는 하부전극(108)을 형성한다. 이때, 상기 하부전극용 도전막은 다결정실리콘 계열 또는 금속 계열을 이용한다. 이후, 상기 결과의 기판 전면에 제 3절연막(alehtl)을 형성하고 나서, 상기 제 3절연막을 전면 식각 또는 화학적 기계적 연마하여 하부전극(108)을 포함한 제 2콘택홀 구조를 매립시키는 제 3절연막 패턴(110)을 형성한다.
이어, 도 5, 도 7c 및 도 8c에 도시된 바와 같이, 상기 제 3절연막 패턴(110)을 포함한 기판 전면에 감광막(미도시)을 도포하고 노광 및 현상하여 인접한 하부전극 콘택들 사이와 대응된 부위를 덮어 2개의 셀을 연결시키는 감광막 패턴(111)을 형성한다. 그런다음, 감광막패턴(111)을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각한다. 이때, 상기 식각공정은 제 2절연막에서 질화막(106b)가 노출되는 시점까지 진행한다.
이후, 상기 감광막패턴을 제거한 다음, 도 6, 도 7d 및 도 8d에 도시된 바와 같이, 상기 결과물 위에 제 4절연막(미도시)을 형성하고 나서 상기 제 4절연막을 화학적 기계적 연마하여 상기 식각된 부위를 매립시키는 제 4절연막 패턴(112)을 형성한다.
이어, 도 7e, 도 8e 및 도 9에 도시된 바와 같이, 상기 제 4절연막 패턴(112)을 포함한 기판 위에 상변화막(미도시), 상부전극용 도전막(미도시) 및 하드마스크용 질화막(미도시)을 차례로 형성한 후, 별도의 감광막패턴(미도시)을 이용하여 상기 막들을 식각하여 하부전극(108)과 연결되는 각각의 상변화막 패턴(114), 상부전극(116) 및 하드마스크(118)를 형성한다. 이때, 상변화막 패턴(114)의 상변화가 일어나는 부위는 하부전극(108)과 접촉하고 있는 부분에서 형성된다.
한편, 상기 상변화막 패턴(114)은 GST막을 이용하며, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. 또한, 상기 상부전극용 도전막은 다결정실리콘 계열 또는 금속 계열을 이용한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 상변화 기억 소자의 제조방법은, 기존과 같이 콘택홀 구조를 이용하여 상변화막 패턴을 형성한 것과는 달리, 하부전극을 형성하고 나서, 상변화막 패턴을 두 개의 셀에 연결되도록 형성하면서 접촉하지 않는 하부전극을 마스크와 식각공정을 이용하여 식각하고, 그 위에 절연막을 증착한 후 화학적 기계적 연마공정을 진행하여 식각된 부위를 평탄화하고, 상변화막을 증착함으로써, 상변화막 두께를 균일하게 형성할 수 있다.
이상에서와 같이, 본 발명은 인접한 하부전극 콘택들 사이와 대응된 부위를 덮어 두 개의 셀이 연결되도록 형성하면서 이후에 형성될 상변화막 패턴과 접촉하지 않는 하부전극 부위를 식각하고 나서, 그 위에 절연막을 증착한 후 화학적 기계적 연마공정을 진행하여 식각된 부위를 평탄화한 후에 상변화막을 증착함으로써, 상변화막 패턴과 하부전극 간의 접촉면적은 기존과 동일하면서도 상변화막 두께를 균일하게 형성할 수 있다.
즉, 본 발명은 하부전극이 형성된 구조물을 평탄화한 다음, 상변화막 패턴을 형성함으로써, 상변화막 패턴과 하부전극 간의 접촉면적은 기존과 동일하면서도 상변화막 두께를 균일하게 형성할 수 있으며, 이로써 디바이스(device)가 안정적으로 동작할 수 있다.
Claims (6)
- 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서, 상기 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 각각의 제 1콘택홀을 형성하는 단계와,제 1콘택홀을 매립시키는 각각의 하부전극 콘택을 형성하는 단계와,상기 하부전극 콘택을 포함한 제 1절연막 위에 산화막/질화막/산화막의 적층 구조를 가진 제 2절연막을 형성하고, 상기 제 2절연막을 식각하여 적어도 상기 하부전극 콘택의 일부위를 노출시키는 각각의 제 2콘택홀을 형성하는 단계와,상기 제 2콘택홀 내부에 형성되어, 상기 하부전극 콘택과 연결되는 각각의 하부전극을 형성하는 단계와,상기 하부전극을 포함한 기판 전면에 제 3절연막을 형성하고, 상기 제 3절연막을 전면식각하여 상기 하부전극을 포함한 제 2콘택홀 구조를 매립시키는 제 3절연막 패턴을 형성하는 단계와,상기 제 3절연막 패턴을 포함한 기판 위에 인접한 상기 하부전극 콘택들 사이와 대응된 부위를 덮어 2개의 셀을 연결시키는 감광막 패턴을 형성하는 단계와,상기 감광막패턴을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각하는 단계와,상기 감광막패턴을 제거하는 단계와,상기 결과물 위에 제 4절연막을 형성하고 나서, 상기 제 4절연막을 식각하여 상기 식각된 부위를 매립시키는 제 4절연막 패턴을 형성하는 단계와,상기 제 4절연막 패턴을 포함한 기판 위에 상기 하부전극과 연결되는 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 제 2절연막에서, 상기 질화막은 LP 및 PE 중 어느 하나의 방법으로 증착하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 감광막패턴을 마스크로 하여 상기 제 2절연막, 하부전극 및 제 3절연막 패턴을 식각하는 단계에서, 상기 식각공정은 상기 제 2절연막의 질화막이 노출되는 시점까지 진행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 제 4절연막은 화학적 기계적 연마 공정으로 식각하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 1항에 있어서, 상기 상변화막 패턴은 GST막을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 5항에 있어서, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하 나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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