KR101052863B1 - 상변화 기억 소자 및 그 제조방법 - Google Patents

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KR101052863B1
KR101052863B1 KR1020040050129A KR20040050129A KR101052863B1 KR 101052863 B1 KR101052863 B1 KR 101052863B1 KR 1020040050129 A KR1020040050129 A KR 1020040050129A KR 20040050129 A KR20040050129 A KR 20040050129A KR 101052863 B1 KR101052863 B1 KR 101052863B1
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Abstract

본 발명은 상변화막과 하부전극(bottom electrode)간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조가 구비된 반도체 기판 상에 형성되며, 상기 기판의 소정부분을 노출시키는 제1콘택홀들을 가진 제1절연막과, 상기 제1콘택홀들을 매립하는 하부전극콘택들과, 상기 하부전극콘택들과 연결되는 하부전극들과, 상기 제1절연막 상에 형성되어 상기 하부전극들의 양측벽을 애워싸는 제2절연막과, 상기 제2절연막 상에 형성되어 상기 하부전극들 사이의 공간을 매립시켜 평탄화시키는 제3절연막과, 상기 하부전극들을 포함한 상기 제2, 제3절연막 상에 형성된 제4절연막과, 상기 제4절연막, 제3절연막 및 제2절연막 내에 형성되어 상기 하부전극들 사이의 제1절연막의 일부를 노출시키는 제2콘택홀과, 상기 제2콘택홀의 하부 양측에 형성되어 상기 제2콘택홀과 연결되고 상기 하부전극의 측벽의 일부를 노출시키는 캐버티와, 상기 제2콘택홀 및 캐버티를 매립시켜 상기 하부전극과 연결되는 상변화막 패턴과, 상기 상변화막 패턴과 연결되는 상부전극을 포함하는 것을 특징으로 한다.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.
도 3은 본 발명의 일실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 4는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 5a 내지 도 5f는 도 3에 도시된 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6은 도 4에 도시된 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 제1절연막
42 : 제1콘택홀 43 : 하부전극콘택
44 : 하부전극 45 : 제2절연막
46 : 제3절연막 47 : 제4절연막
48 : 제2콘택홀 49 : 상변화막 패턴
50 : 상부전극 51 : 하드마스크막
52 : 접촉면
본 발명은 반도체 기억 소자에 관한 것으로서, 보다 상세하게는, 상변화막과 하부전극(bottom electrode)간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮추기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있 다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다.
이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.
하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막과 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조가 구비된 반도체 기판 상에 형성되며, 상기 기판의 소정부분을 노출시키는 제1콘택홀들을 가진 제1절연막과, 상기 제1콘택홀들을 매립하는 하부전극콘택들과, 상기 하부전극콘택들과 연결되는 하부전극들과, 상기 제1절연막 상에 형성되어 상기 하부전극들의 양측벽을 애워싸는 제2절연막과, 상기 제2절연막 상에 형성되어 상기 하부전극들 사이의 공간을 매립시켜 평탄화시키는 제3절연막과, 상기 하부전극들을 포함한 상기 제2, 제3절연막 상에 형성된 제4절연막과, 상기 제4절연막, 제3절연막 및 제2절연막 내에 형성되어 상기 하부전극들 사이의 제1절연막의 일부를 노출시키는 제2콘택홀과, 상기 제2콘택홀의 하부 양측에 형성되어 상기 제2콘택홀과 연결되고 상기 하부전극의 측벽의 일부를 노출시키는 캐버티와, 상기 제2콘택홀 및 캐버티를 매립시켜 상기 하부전극과 연결되는 상변화막 패턴과, 상기 상변화막 패턴과 연결되는 상부전극을 포함하는 것을 특징으로 한다.
여기서, 상기 제2절연막은 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으 로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진지며, 이때, 상기 제2절연막은 500Å 이하의 두께를 가진다. 또한, 상기 제3절연막은 상기 제2절연막보다 식각률이 낮은 산화막으로 이루어지고, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진다. 그리고, 상기 상변화막 패턴은 '역 T'자 형상을 가지거나, 상기 상변화막 패턴은 상기 제4절연막과 상기 상부전극 사이에 상기 상변화막 패턴의 일부가 연장 배치되어 'I'자 형상을 가진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 소정의 하부구조가 구비된 반도체 기판 상에 제1절연막을 형성하고 나서, 상기 제1절연막을 식각하여 상기 기판의 소정부분을 노출시키는 제1콘택홀들을 형성하는 단계; 상기 제1콘택홀들을 매립하는 하부전극콘택들을 형성하는 단계; 상기 하부전극콘택들과 연결되는 하부전극들을 형성하는 단계; 상기 하부전극들을 포함한 상기 제1절연막 상에 제2절연막 및 상기 제2절연막과 식각선택비가 다른 제3절연막을 차례로 형성하는 단계; 상기 하부전극들이 노출될 때까지 상기 제3절연막 및 제2절연막을 씨엠피하여 평탄화하는 단계; 상기 결과물 상에 제4절연막을 형성하는 단계; 상기 제4, 제3 및 제2절연막을 선택적으로 식각하여 상기 하부전극들 사이의 상기 제1절연막의 일부를 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 하부 양측의 상기 제2절연막을 습식 식각하여 상기 제2콘택홀과 연결되고 상기 하부전극의 측벽의 일부를 노출시키는 캐버티를 형성하는 단계; 상기 구조 전면에 상변화막을 형성하고 나서, 상기 상변화막을 패터닝하여 상기 제2콘택홀 및 캐버티를 매립시키는 상변화막 패턴을 형성하는 단계; 및 상기 상변화막 패턴과 연 결되는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제2절연막으로는 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나를 이용하며, 이때, 상기 제2절연막은 500Å 이하의 두께로 형성한다. 또한, 상기 제3절연막으로는 상기 제2절연막보다 식각률이 낮은 산화막을 이용한다. 그리고, 상기 상변화막 패턴을 형성하는 단계는 상기 상변화막을 '역 T'자 형상으로 패터닝한다. 또는, 상기 상변화막 패턴을 형성하는 단계는 상기 상변화막 패턴의 일부가 연장되어 상기 제4절연막과 상부전극 사이에 배치되도록 상기 상변화막을 'I'자 형상으로 패터닝한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 일실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
본 발명의 일실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)가 구비된 반도체 기판(40) 상에 형성되며, 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)들을 가진 제1절연막(41)과, 상기 제1콘택홀(42)들을 매립하는 하부전극콘택(43)들과, 상기 하부전극콘택(43)들을 포함한 상기 제1절연막(41) 상에 상기 하부전극콘택(43)들과 연결되도록 형성된 하부전극(44)들과, 상기 제1절연막(41) 상에 형성되어 상기 하부전극(44)들의 양측벽 애워싸는 제2절연막(45)과, 상기 제2절연막(45) 상에 형성되어 상기 하부전극(44)들 사이의 공간을 매립시켜 평탄화시키는 제3절연막(46)과, 상기 하부전극(44)들을 포함한 상기 제2, 제3절연막(45, 46) 상에 형성된 제4절연막(47)과, 상기 제4, 제3 및 제2절연막(47, 46, 45) 내에 형성되어 상기 하부전극(44)들 사이의 상기 제1절연막(41)의 일부분을 노출시키는 제2콘택홀(48)과, 상기 제2콘택홀(48)의 하부 양측에 형성되어 상기 제2콘택홀(48)과 연결되고 상기 하부전극(44)의 측벽의 일부를 노출시키는 캐버티(cavity)(C)와, 상기 제4절연막(47) 상에 형성되어 상기 제2콘택홀(48) 및 캐버티(C)를 매립하는 'I'자 형의 상변화막 패턴(49)과, 상기 상변화막 패턴(49) 상에 차례로 형성된 상부전극(50) 및 하드마스크막(51)을 포함한다.
여기서, 상기 하부전극(44) 및 상부전극(50)은 모두 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 그리고, 상기 제2절연막(45)은 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어지며, 이때, 상기 제2절연막(45)은 500Å 이하의 두께를 가진다. 또한, 상기 제3절연막(46)은 상기 제2절연막(45)보다 식각률이 낮은 산화막으로 이루어진다.
그리고, 상기 상변화막 패턴(49)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.
한편, 상기 하부전극(44)의 측벽의 일부분에 상기 상변화막 패턴(49)과의 접촉면(52)이 형성되고, 상기 하부전극(44)과 상기 상부전극(50)간에 전류가 흐르게 되면 상기 접촉면(52)에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 이때, 상 기 접촉면(52)의 면적은 상기 제2절연막(45)의 두께에 의해 좌우된다. 여기서, 상기 제2절연막(45)은 500Å 이하의 얇은 두께를 갖고 있기 때문에, 상기 접촉면(52)의 면적도 그만큼 작은 크기를 갖는다.
또한, 도 4는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 상변화 기억 소자는, 상기 도 3에 도시된 본 발명의 일실시예에서와 같이, 상기 제2콘택홀(48)의 하부 양측에 형성되어 상기 제2콘택홀(48)과 연결되고 상기 하부전극(44)의 측벽의 일부를 노출시키는 캐버티(cavity)(C)를 포함하는 것까지는 상기 본 발명의 일실시예와 동일한 구조를 갖으며, 그 이외에 도 4에 도시된 바와 같이, 상기 제2콘택홀(48) 및 캐버티(C)를 매립하는 '역 T'자 형의 상변화막 패턴(49)과, 상기 상변화막 패턴(49)을 포함한 상기 제4절연막(47) 상에 차례로 형성되어 상기 상변화막 패턴(49)과 연결되는 상부전극(50) 및 하드마스크막(51)을 포함한다. 여기서, 상기 하부전극(44)의 측벽의 일부분에 상기 상변화막 패턴(49)과의 접촉면(52)이 존재한다.
이와 같은 본 발명의 다른 실시예에 따른 상변화 기억 소자는 본 발명의 일실시예에서 얻을 수 있는 효과와 동일한 효과를 얻을 수 있다.
이하에서는 도 3 및 도 4에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다.
도 5a 내지 도 5f는 도 3에 도시된 본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 일실시예에 따른 상변화 기억 소자의 제조방법은, 도 5a에 도시된 바와 같이, 소정의 하부구조(미도시)가 구비된 반도체 기판(40) 상에 제1절연막(41)을 형성하고 나서, 상기 제1절연막(41)을 선택적으로 식각하여 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)들을 형성한다. 이어서, 상기 제1콘택홀(42)들을 도전막으로 매립시켜 하부전극콘택(43)들을 형성한다.
그런다음, 상기 하부전극콘택(43)들을 포함한 상기 제1절연막(41) 상에 하부전극용 도전막(미도시)을 형성한 후, 이를 패터닝하여 상기 하부전극콘택(43)들과 연결되는 하부전극(44)들을 형성한다. 여기서, 상기 하부전극용 도전막으로는 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질을 이용한다.
그리고나서, 도 5b에 도시된 바와 같이, 상기 하부전극(44)들을 포함한 상기 제1절연막(41) 상에 제2절연막(45)을 형성한다. 여기서, 상기 제2절연막(45)으로는 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나를 이용하며, 이때, 상기 제2절연막(45)은 500Å 이하의 두께로 형성한다.
한편, 상기 하부전극(44)과 후속으로 형성될 상변화막간의 접촉면적은 상기 제2절연막(48)의 두께에 의해 좌우되므로, 상기 제2절연막(45)을 가능한 얇게 증착함으로써, 상기 하부전극(44)과 상변화막간의 접촉면적을 작게 할 수 있다. 이러한 접촉면적을 결정짓는 상기 제2절연막(45)의 증착 두께는 사진 공정의 한계에 의해 좌우되지 않기 때문에, 사진 공정의 한계 보다 더 낮은 치수로 형성할 수 있다.
이어, 상기 제2절연막(45) 상에 상기 제2절연막(45)과 식각선택비가 다른 제3절연막(46)을 형성한다. 여기서, 상기 제3절연막(46)으로는 상기 제2절연막(45)보다 식각률이 낮은 산화막을 이용한다.
다음으로, 도 5c에 도시된 바와 같이, 상기 하부전극(44)들이 노출될 때까지 상기 제3절연막(46) 및 제2절연막(45)을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 평탄화한다.
그런후에, 도 5d에 도시된 바와 같이, 상기 결과물 상에 제4절연막(47)을 형성한 다음, 상기 하부전극(44)들 사이의 상기 제1절연막(41)의 일부를 노출시키도록 상기 제4, 제3 및 제2절연막(47, 46, 45)을 선택적으로 식각하여 제2콘택홀(48)을 형성한다.
계속해서, 도 5e에 도시된 바와 같이, 상기 제2콘택홀(48)의 하부 양측의 상기 제2절연막(45)을 습식 식각하여 상기 제2콘택홀(48)과 연결되고 상기 하부전극(44)의 측벽의 일부를 노출시키는 캐버티(cavity)(C)를 형성한다. 이때, 상기 제3절연막(46)은 상기 제2절연막(45)보다 식각률이 낮으므로, 상기 제2절연막(45)의 습식 식각 시에 식각 버퍼(buffer) 역할을 해준다.
이어서, 도 5f에 도시된 바와 같이, 상기 구조 전면에 상기 제2콘택홀(48) 및 캐버티(C)를 매립하도록 상변화막(미도시)을 형성한다. 여기서, 상기 상변화막은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.
그런 후, 상기 상변화막 상에 상부전극용 도전막(미도시) 및 하드마스크막(미도시)을 차례로 형성하고 나서, 상기 하드마스크막, 상부전극용 도전막 및 상변 화막을 패터닝하여 'I'자 형상의 상변화막 패턴(49), 상부전극(50) 및 하드마스크막(51)을 각각 형성한다. 여기서, 상기 상부전극용 도전막으로는 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질을 이용한다.
이때, 상기 하부전극(44)의 측벽의 일부분에 상기 상변화막 패턴(49)과의 접촉면(52)이 형성되고, 상기 하부전극(44)과 상기 상부전극(50)간에 전류가 흐르게 되면 상기 접촉면(52)에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 여기서, 상기 접촉면(52)은 상기 제2절연막(45)이 식각되어 노출된 부분이므로, 상기 접촉면(52)의 면적은 상기 제2절연막(45)의 증착 두께에 의해 좌우된다. 그런데, 상기 제2절연막(45)은 500Å 이하의 얇은 두께를 갖도록 증착되기 때문에, 상기 접촉면(52)의 면적도 그만큼 작은 크기를 갖는다.
즉, 이러한 접촉면적을 결정짓는 상기 제2절연막(45)의 증착 두께는 사진 공정의 한계에 의해 좌우되지 않기 때문에, 사진 공정의 한계 보다 더 낮은 치수로 상기 접촉면(52)이 형성될 수 있는 것이다.
또한, 도 6은 도 4에 도시된 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 도 5e에 도시된 본 발명의 일실시예와 같이, 상기 제2콘택홀(48)의 하부 양측의 상기 제2절연막(45)을 습식 식각하여 상기 제2콘택홀(48)과 연결되고 상기 하부전극(44)의 측벽의 일부를 노출시키는 캐버티(C)를 형성하는 단계까지는 본 발명의 일실시예와 동일한 방법으로 실시하고, 그 이후에, 도 6에 도시된 바와 같이, 상기 제2콘 택홀(48) 및 캐버티(C)를 포함한 상기 제4절연막(47) 상에 상기 제2콘택홀(48) 및 캐버티(C)를 매립하도록 상변화막을 형성하고 나서, 상기 제4절연막(47)이 노출될 때까지 상기 상변화막을 씨엠피하여 상기 제2콘택홀(48) 및 캐버티(C)를 매립하는 '역 T'자 형상의 상변화막 패턴(49)을 형성한다.
그런다음, 상기 상변화막 패턴(49)을 포함한 상기 제4절연막(47) 상에 상부전극용 도전막(미도시) 및 하드마스크막(미도시)을 차례로 형성한 후, 상기 하드마스크막 및 상부전극용 도전막을 패터닝하여 상기 상변화막 패턴(49)과 연결되는 상부전극(50) 및 하드마스크막(51)을 각각 형성한다. 이때, 상기 하부전극(44)의 측벽의 일부분에 상기 상변화막 패턴(49)과의 접촉면(52)이 존재한다.
이와 같은 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은 본 발명의 일실시예에 따라 얻을 수 있는 효과와 동일한 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 하부전극의 측벽의 일부분에 상변화막 패턴과의 접촉면이 존재하며, 이때 상기 접촉면은 상기 하부전극의 측벽을 애워싸는 제2절연막이 습식 식각되어 노출된 부분이므로, 상기 접촉면의 면적이 상기 제2절연막의 증착 두께에 의해 좌우되도록 할 수 있다. 즉, 이러한 접촉면적을 결정짓는 상기 제2절연막의 증착 두께는 사진 공정의 한계에 의해 좌우되지 않기 때문에, 사진 공정의 한계 보다 더 작은 크기로 상기 접촉면을 형성할 수 있다.
따라서, 본 발명은 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있다.

Claims (15)

  1. 반도체 기판 상에 형성되며, 상기 기판의 소정부분을 노출시키는 제1콘택홀들을 가진 제1절연막과,
    상기 제1콘택홀들을 매립하는 하부전극콘택들과,
    상기 하부전극콘택들과 연결되는 하부전극들과,
    상기 제1절연막 상에 형성되어 상기 하부전극들의 양측벽을 애워싸는 제2절연막과,
    상기 제2절연막 상에 형성되어 상기 하부전극들 사이의 공간을 매립시켜 평탄화시키는 제3절연막과,
    상기 하부전극들을 포함한 상기 제2, 제3절연막 상에 형성된 제4절연막과,
    상기 제4절연막, 제3절연막 및 제2절연막 내에 형성되어 상기 하부전극들 사이의 제1절연막의 일부를 노출시키는 제2콘택홀과,
    상기 제2콘택홀의 하부 양측에 형성되어 상기 제2콘택홀과 연결되고 상기 하부전극의 측벽의 일부를 노출시키는 캐버티와,
    상기 제2콘택홀 및 캐버티를 매립시켜 상기 하부전극과 연결되는 상변화막 패턴과,
    상기 상변화막 패턴과 연결되는 상부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제2절연막은 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제2절연막은 500Å 이하의 두께를 가진 것을 특징으로 하는 상변화 기억 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제3절연막은 상기 제2절연막보다 식각률이 낮은 산화막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 상변화막 패턴은 '역 T'자 형상을 가진 것을 것을 특징으로 하는 상변화 기억 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 상변화막 패턴은 상기 제4절연막과 상기 상부전극 사이에 상기 상변화막 패턴의 일부가 연장 배치되어 'I'자 형상을 가진 것을 특징으로 하는 상변화 기억 소자.
  8. 반도체 기판 상에 제1절연막을 형성하고 나서, 상기 제1절연막을 식각하여 상기 기판의 소정부분을 노출시키는 제1콘택홀들을 형성하는 단계;
    상기 제1콘택홀들을 매립하는 하부전극콘택들을 형성하는 단계;
    상기 하부전극콘택들과 연결되는 하부전극들을 형성하는 단계;
    상기 하부전극들을 포함한 상기 제1절연막 상에 제2절연막 및 상기 제2절연막과 식각선택비가 다른 제3절연막을 차례로 형성하는 단계;
    상기 하부전극들이 노출될 때까지 상기 제3절연막 및 제2절연막을 씨엠피하여 평탄화하는 단계;
    상기 평탄화가 수행된 반도체 기판의 결과물 상에 제4절연막을 형성하는 단계;
    상기 제4, 제3 및 제2절연막을 선택적으로 식각하여 상기 하부전극들 사이의 상기 제1절연막의 일부를 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀의 하부 양측의 상기 제2절연막을 습식 식각하여 상기 제2콘택홀과 연결되고 상기 하부전극의 측벽의 일부를 노출시키는 캐버티를 형성하는 단계;
    상기 캐버티가 형성된 반도체 기판의 결과물 전면에 상변화막을 형성하고 나서, 상기 상변화막을 패터닝하여 상기 제2콘택홀 및 캐버티를 매립시키는 상변화막 패턴을 형성하는 단계; 및
    상기 상변화막 패턴과 연결되는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 제2절연막으로는 SOG, HDP, USG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 제2절연막은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 제3절연막으로는 상기 제2절연막보다 식각률이 낮은 산화막을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 상변화막 패턴을 형성하는 단계는, 상기 상변화막을 '역 T'자 형상으로 패터닝하는 것을 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 상변화막 패턴을 형성하는 단계는, 상기 상변화막 패턴의 일부가 연장되어 상기 제4절연막과 상부전극 사이에 배치되도록 상기 상변화막을 'I'자 형상으로 패터닝하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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