KR100920051B1 - 상변화 기억 소자의 제조방법 - Google Patents

Abstract

본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계와, 상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 제1절연막을 형성하는 단계와, 상기 홀의 전면 상에 상변화막을 형성하는 단계와, 상기 상변화막이 형성된 홀 내에 제2절연막을 매립하는 단계와, 상기 홀의 일측면 부분에 형성된 상변화막 및 이에 인접한 제1절연막을 일부 두께 식각하는 단계와, 상기 식각된 제1절연막 및 상변화막 상에 제3절연막을 형성하는 단계 및 상기 제3절연막이 형성된 반도체기판의 결과물 상에 상기 상변화막과 콘택하는 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

상변화 기억 소자의 제조방법{Method of manucfacturing PRAM device}

본 발명은 반도체 소자의 박막 패턴 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 미세 크기의 박막 패턴을 형성할 수 있는 반도체 소자의 박막 패턴 형성방법 및 반도체 소자의 제조방법.

반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다.

한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.

한편, 고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들 간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들 간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.

그런데, 반도체 소자의 고집적화가 진행됨에 따라 패턴들의 크기가 감소하게 되면서, 이로 인해 콘택의 크기 또한 감소하는 현상이 발생하고 있다.

이러한 현상은 상변화 기억 소자(Phase change memory device)에도 발생하고 있는데, 자세하게는, 반도체 소자의 고집적화로 인하여 상변화 기억 소자의 크기가 점점 작아짐에 따라, 상기 상변화막과 접촉하면서 상변화막의 결정 상태 변화에 직접적인 영향을 주는 배선 중의 하나인 히터용 도전패턴(이하, "히터"라 칭함)의 크기 또한 감소하고 있는 실정이다.

일반적으로, 현재 진행되고 있는 노광 공정으로는 상기 히터를 70~90nm 크기까지 형성할 수 있지만, 그 이하의 크기를 갖는 히터를 형성하는 데는 공정의 한계에 다다르고 있는 실정이다.

다시말하면, 반도체 소자의 고집적화로 인하여 상기 콘택홀을 형성하기 위한 사진 공정 및 식각 공정의 한계가 다다르게 되면서 히터의 크기를 감소시키는데에 그 제한이 따르고 있는 것이다.

더욱이, 상기 히터가 형성되는 콘택홀의 크기가 작아질수록 콘택홀의 크기는 불균일해지게 되고, 이는 곧 상기 히터를 불균일하게 형성시키는 원인이 되면서, 상변화에 필요한 프로그래밍 전류 분포가 불균일해지는 현상을 야기시키고 있다.

한편, 상변화막과 배선 간의 접촉 면적을 감소시키기 위한 방안으로 상기 콘택홀 내에 히터 대신 상변화막을 형성하는 공정이 진행되고 있다.

그러나, 상기에 전술한 바와 같이, 상기 콘택홀의 크기를 감소시키는데에 그 한계가 있기 때문에, 상기 콘택홀 내에 플러그 형태로 형성되는 상변화막의 크기 또한 감소시키는 것에도 어려움이 따르고 있다.

본 발명은 상변화막과 배선 간의 접촉 면적을 감소킬 수 있는 상변화 기억 소자의 제조방법.

본 발명은, 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계; 상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 제1절연막을 형성하는 단계; 상기 홀의 전면 상에 상변화막을 형성하는 단계; 상기 상변화막이 형성된 홀 내에 제2절연막을 매립하는 단계; 상기 홀의 일측면 부분에 형성된 상변화막 및 이에 인접한 제1절연막을 일부 두께 식각하는 단계; 상기 식각된 제1절연막 및 상변화막 상에 제3절연막을 형성하는 단계; 및 상기 제3절연막이 형성된 반도체기판의 결과물 상에 상기 활성영역과 수직한 방향에 따라 상기 상변화막과 콘택하는 배선을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.

여기서, 상기 하지층은 스위칭 소자인 것을 특징으로 한다.

상기 스위칭 소자는 PN 다이오드인 것을 특징으로 한다.

상기 콘택홀은 50∼100㎚의 폭을 갖도록 형성하는 것을 특징으로 한다.

상기 상변화막은 10∼20㎚ 두께로 형성하는 것을 특징으로 한다.

상기 상변화막의 식각은 상변화막의 높이가 10∼100㎚ 낮아지도록 수행하는 것을 특징으로 한다.

상기 배선을 비트라인으로 형성하는 것을 특징으로 한다.

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

본 발명은 상변화막과 콘택하는 배선 간의 접촉 면적을 감소시킬 수 있게 되어, 상변화에 필요한 프로그래밍 전류를 작게 가져갈 수 있다.

또한, 본 발명은 상변화막과 비트라인이 직접 콘택하도록 형성함으로써, 저항 감소의 효과를 얻을 수 있다.

게다가, 본 발명은 상변화막의 증착 두께로 상변화 패턴의 크기를 결정할 수 있으므로, 공정의 한계 없이 상변화 패턴의 크기를 감소시키는 것이 가능하다.

본 발명은 홀을 구비한 절연막이 형성된 상태에서 상기 홀의 전 표면 상에 상변화막을 형성한 후, 상기 홀의 일측면에 형성된 상변화막 부분을 식각하여 상기 식각되지 않은 상변화막 부분과 콘택하도록 비트라인을 형성한다.

이렇게 하면, 상기 상변화막의 두께로 상변화 패턴의 크기를 결정할 수 있으므로, 상변화막의 패터닝 공정 없이 상변화 패턴을 형성할 수 있다.

따라서, 본 발명은, 상변화막의 패터닝 공정의 한계 없이 상변화 패턴을 형성할 수 있게 되고, 그래서, 안정적이고 균일한 상변화 패턴을 형성할 수 있다.

또한, 본 발명은 상기 상변화막의 두께가 상변화막 및 이와 콘택하는 배선, 바람직하게, 상기 상변화막과 비트라인 간의 접촉 면적이 되므로, 콘택홀 내에 매립된 형태로 상변화막이 형성되었던 종래 기술 대비 상변화막 및 이와 콘택하는 배선 간의 접촉 면적을 작게 가져갈 수 있다.

아울러, 본 발명은 상기 상변화막 상에 비트라인을 직접 형성할 수 있어서 이를 통해 저항을 상변화막 상에 상부배선을 형성하였던 종래 기술 대비 저항을 낮 출 수 있게 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

자세하게, 도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.

도 1a 내지 도 1f는 도 2a 내지 도 2f의 X-X'선을 따라 자른 공정별 단면도이다.

도 1a 및 도 2a를 참조하면, N형 불순물이 도핑된 활성영역(110)을 포함하는 반도체기판(100) 상에 산화막(120)을 형성한 후, 상기 산화막(120)을 식각하여 상호 이격하는 다수의 콘택홀을 형성한다.

그런다음, 상기 상호 이격하는 다수의 콘택홀 내에 하지층으로 스위칭 소자를 형성한다. 바람직하게, 상기 상호 이격하는 다수의 콘택홀 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여 에피실리콘막을 형성한 후, 상기 에피실리콘막에 N 타입 불순물과 P 타입 불순물을 순차적으로 진행하여 스위칭 소자로 수직형 PN 다이오드(130)를 형성한다.

상기 수직형 PN 다이오드(130)는 1000∼4000Å 두께로 형성한다.

도 1b 및 도 2b를 참조하면, 상기 PN 다이오드(130)가 형성된 반도체기판(100) 상에 제1절연막(140)을 형성한 후, 상기 제1절연막(140)을 식각하여 상기 PN 다이오드(130)를 노출시키는 홀(140H)을 형성한다. 상기 홀(140H)은 50∼100㎚의 폭을 갖도록 형성한다.

도 1c 및 도 2c를 참조하면, 상기 홀을 포함한 제1절연막(140) 상에 상변화막(160)을 증착한다. 상기 상변화막(160)은 10∼20㎚ 두께를 갖도록 증착한다.

그런다음, 상기 홀(140H)의 전 표면에만 잔류하도록 상변화막을 식각한 후, 상기 상변화막(160)이 잔류된 홀 내에 제2절연막(170)을 매립한다.

도 1d 및 도 2d를 참조하면, 상기 제2절연막(170)을 포함한 반도체기판 전면 상에 상기 홀(140H)의 일측면 부분에 형성된 상변화막(160) 및 이에 인접한 제1절연막(140) 부분을 노출시키는 마스크 패턴(100M)을 형성한다.

그런다음, 상기 마스크 패턴(100M)을 이용하여 상기 노출된 부분, 즉, 상기 홀(140H)의 일측면 부분에 형성된 상변화막(160) 및 이에 인접한 제1절연막(140) 부분을 일부 두께 식각한다.

상기 상변화막의 식각은 상변화막의 높이가 10∼100㎚ 낮아지도록 수행한다.

도 1e 및 도 2e를 참조하면, 상기 마스크 패턴을 제거한 후, 상기 식각된 부분을 포함하여 반도체기판의 전면 상에 제3절연막(180)을 증착한다.

그런다음, 상기 식각된 제1절연막(140) 및 상변화막(160) 부분 상에만 제3절연막(180)이 매립된 형태로 잔류하도록 상기 제2절연막(170)이 노출될 때까지 상기 제3절연막(180)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)한다.

도 1f 및 도 2f를 참조하면, 상기 제3절연막(180)이 형성된 반도체기판(100) 상에 상기 활성영역(110)과 수직한 방향에 따라 상기 제3절연막이 형성되지 않은 상변화막(160) 부분과 콘택하는 배선(190)을 형성한다. 상기 배선(190)은 비트라인 으로 형성한다.

여기서, 상기 비트라인(190)이 상기 제3절연막(180)에 의해 가려지지 않는 상변화막(160) 부분과 콘택하므로, 상기 상변화막(160)과 비트라인(190) 간의 접촉 면적은 종래 대비 감소하게 된다.

아울러, 상기 상변화막 패턴의 크기는 상변화막의 증착 두께로 조절할 수 있기 때문에 상변화막의 증착과 식각 공정에 의해 상변화막 패턴을 형성하였던 종래 기술 대비 노광 공정의 한계 없이 상변화막 패턴을 형성할 수 있다.

게다가, 상기 비트라인은 상변화막 상에 직접 콘택하도록 형성함으로써, 저항을 감소시킬 수 있게 된다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제1실시예에 따른 상변화 기억 소자를 제조한다.

한편, 도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.

도 3a 내지 도 3f는 도 4a 내지 도 4f의 X-X'선을 따라 자른 공정별 단면도이다.

도 3a 및 도 4a를 참조하면, N형 불순물이 도핑된 활성영역(310)을 포함하는 반도체기판(300) 상에 산화막(320)을 형성한 후, 상기 산화막(320)을 식각하여 상호 이격하는 다수의 콘택홀을 형성한다.

그런다음, 상기 상호 이격하는 다수의 콘택홀 내에 하지층으로 스위칭 소자 를 형성한다.

바람직하게, 상기 상호 이격하는 다수의 콘택홀 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여 에피실리콘막을 형성한 후, 상기 에피실리콘막에 N 타입 불순물과 P 타입 불순물을 순차적으로 진행하여 스위칭 소자로 수직형 PN 다이오드(330)를 형성한다.

상기 수직형 PN 다이오드(330)는 1000∼4000Å 두께로 형성한다.

도 3b 및 도 4b를 참조하면, 상기 PN 다이오드(330)가 형성된 반도체기판(300) 상에 제1절연막(340)을 형성한 후, 상기 제1절연막(340)을 식각하여 상기 PN 다이오드(330)를 노출시키는 홀(340H)을 형성한다. 상기 홀(340H)은 50∼100㎚의 폭을 갖도록 형성한다.

도 3c 및 도 4b를 참조하면, 상기 홀(340H)을 포함한 제1절연막(330) 상에 히터용 박막(350)을 증착한다. 상기 히터용 박막은 10∼20㎚ 두께를 갖도록 증착한다.

그런다음, 상기 홀(340H)의 전 표면에만 잔류하도록 히터용 박막(350)을 식각한 후, 상기 히터용 박막(350)이 잔류된 홀 내에 제2절연막(370)을 매립한다.

도 3d 및 도 4d를 참조하면, 상기 제2절연막(370)을 포함한 반도체 기판 전면 상에 상기 홀(340H)의 일측면 부분에 형성된 히터용 박막(350) 및 이에 인접한 제1절연막(340) 부분을 노출시키는 마스크 패턴(300M)을 형성한다.

그런다음, 상기 마스크 패턴(300M)을 이용하여 상기 노출된 부분, 즉, 상기 홀(304H)의 일측면 부분에 형성된 히터용 박막(350) 및 이에 인접한 제1절연 막(340) 부분을 일부 두께 식각한다.

상기 히터용 박막(350)의 식각은 히터용 박막의 높이가 10∼100㎚ 낮아지도록 수행한다.

도 3e 및 도 4e를 참조하면, 상기 마스크 패턴을 제거한 후, 상기 식각된 부분을 포함하여 반도체기판의 전면 상에 제3절연막(380)을 증착한다.

그런다음, 상기 식각된 제1절연막(340) 및 히터용 박막(350) 부분 상에만 제3절연막(380)이 매립된 형태로 잔류하도록 상기 제2절연막(370)이 노출될 때까지 상기 제3절연막(380)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)한다.

도 3f 및 도 4f를 참조하면, 상기 제3절연막(380)이 형성된 반도체기판 상에 상기 히터용 박막(350)과 콘택하는 상변화막(360)을 형성한다.

상기 상변화막(360)은 상기 활성영역(310)과 수직한 방향에 따라 형성된 모든 히터용 박막(350)을 연결하는 라인 타입으로 형성한다.

또는, 상기 상변화막(360)은 상기 히터용 박막(350)과 각각 콘택하는 아일랜드 타입으로 형성할 수 있다.

그런다음, 상기 상변화막(360)과 콘택하도록 상기 활성영역(310)과 수직한 방향에 따라 배선(390)을 형성한다. 상기 배선은 비트라인으로 형성한다.

여기서, 상기 상변화막(360)이 제3절연막(380)에 의해 가려지지 않는 히터용 박막(350) 부분과 콘택하므로, 상기 상변화막(360)과 히터용 박막(350) 간의 접촉 면적은 종래 대비 감소하게 된다.

아울러, 상기 히터용 박막 패턴의 크기는 히터용 박막의 증착 두께로 조절할 수 있기 때문에 증착과 식각 공정에 의해 히터용 박막 패턴을 형성하였던 종래 기술 대비 노광 공정의 한계 없이 히터용 박막 패턴을 형성할 수 있다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제2실시예에 따른 상변화 기억 소자를 제조한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2f는 도 1a 내지 도 1f를 X-X'선에 따라 자른 공정별 평면도.

도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 4a 내지 도 4f는 도 3a 내지 도 3f를 X-X'선에 따라 자른 공정별 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100,300: 반도체기판 110,310: 활성영역

120,320: 산화막 130,330: 수직형 PN 다이오드

140,340: 제1절연막 160: 상변화막

170,370: 제2절연막 180,380: 제3절연막

190,390: 배선 350: 히터용 박막

Claims (15)

1. 반도체기판 상에 상호 이격하는 다수의 하지층을 형성하는 단계;

   상기 하지층이 형성된 반도체기판 상에 상기 하지층을 노출시키는 홀이 구비된 제1절연막을 형성하는 단계;

   상기 홀의 전면 상에 상변화막을 형성하는 단계;

   상기 상변화막이 형성된 홀 내에 제2절연막을 매립하는 단계;

   상기 홀의 일측면 부분에 형성된 상변화막 및 이에 인접한 제1절연막을 일부 두께 식각하는 단계;

   상기 식각된 제1절연막 및 상변화막 상에 제3절연막을 형성하는 단계; 및

   상기 제3절연막이 형성된 반도체기판의 결과물 상에 상기 상변화막과 콘택하는 배선을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 하지층은 스위칭 소자인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
3. 제 2 항에 있어서,

   상기 스위칭 소자는 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 홀은 50∼100㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 상변화막은 10∼20㎚ 두께로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 상변화막의 식각은 상변화막의 높이가 10∼100㎚ 낮아지도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
7. 제 1 항에 있어서,

   상기 배선을 비트라인으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제

Images