KR20110011776A - 상변화 메모리 소자의 제조방법 - Google Patents
상변화 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20110011776A KR20110011776A KR1020090069182A KR20090069182A KR20110011776A KR 20110011776 A KR20110011776 A KR 20110011776A KR 1020090069182 A KR1020090069182 A KR 1020090069182A KR 20090069182 A KR20090069182 A KR 20090069182A KR 20110011776 A KR20110011776 A KR 20110011776A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- interlayer insulating
- diode
- region
- dummy pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims description 25
- 239000010410 layer Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
누설 전류를 방지할 수 있는 상변화 메모리 소자의 제조방법에 대해 개시한다. 개시된 본 발명의 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 다이오드 형성용 도전층을 형성한다음, 상기 도전층을 소정 부분 패터닝하여, 상기 셀 영역에 일정 간격을 가지고 제 1 방향으로 연장되는 예비 다이오드 패턴 및 상기 예비 다이오드 패턴 사이에 한정되는 제 1 라인 홀을 형성하고, 상기 주변 영역에 더미 패턴을 형성한다. 이어서, 상기 제 1 라인 홀 및 상기 더미 패턴 사이에 평탄화된 표면을 갖는 제 1 층간 절연막을 매립한다. 다음, 상기 예비 다이오드 패턴 및 그 사이에 매립된 제 1 층간 절연막을 소정 부분 식각하여, 일정 간격을 가지고 상기 제 1 방향과 직교하는 상기 제 2 방향의 라인 홀을 형성함과 동시에, 상기 주변 영역상의 더미 패턴을 제거하여, 상기 셀 영역에 단위 다이오드 패턴을 형성한다. 이어서, 상기 제 2 라인 홀 및 상기 더미 패턴이 제거된 영역에 평탄화된 표면을 갖는 제 2 층간 절연막을 매립한다.
상변화, 쇼트키, 다이오드, 이중 식각
Description
본 발명은 상변화 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 셀 영역과 주변 영역간의 디슁(dishing) 현상을 방지할 수 있는 상변화 메모리 소자의 제조방법에 관한 것이다.
상변화 메모리 소자는 디램의 임의의 접근 특성 및 빠른 처리 속도를 가지면서, 비휘발성 특성을 갖는 소자로 차세대 메모리 소자로 각광받고 있다.
이러한 상변화 메모리 소자는 복수의 메모리 셀 어레이로 구성되며, 각각의 메모리 셀은 워드 라인에 연결되는 스위칭 소자, 스위칭 소자에 의해 선택적으로 상변화를 일으키는 가변 저항 및 상기 가변 저항과 전기적으로 연결되는 비트 라인으로 구성된다.
가변 저항으로는 대표적인 상변화 물질인 칼코게나이드 물질이 이용되며, 스위칭 소자로는 모스 트랜지스터 또는 수직 PN 다이오드가 이용될 수 있으며, 현재는 집적 밀도를 감안하여, 좁은 면적을 차지하고 있는 수직 PN 다이오드를 사용하고 있다.
이러한 수직 PN 다이오드는 워드 라인을 접합 영역 형태로 이용하는 경우, 층간 절연막 내부에 형성된 콘택홀 내에 상기 접합 영역을 SEG(selective epitaxial growth) 방식으로 성장시켜 형성되었다.
근래, 상변화 메모리 소자의 집적 밀도가 증대됨에 따라, 접합 영역 형태의 워드 라인(이하, 접합 워드 라인)의 저항을 줄이기 위해, 상기 접합 워드 라인 상에 금속 워드 라인을 형성하고, 상기 금속 워드 라인 상부에 다이오드 콘택홀을 갖는 층간 절연막을 형성한다음, 상기 다이오드 콘택홀내에 폴리실리콘막을 매립시켜, 쇼트키 다이오드를 구성하였다.
그런데, 상변화 메모리 소자의 집적 밀도가 기하급수적으로 증대됨에 따라, 상기 다이오드 콘택홀의 어스펙트비가 증대되어, 일반적인 폴리실리콘막의 증착 방식으로는 상기 다이오드 콘택홀을 완벽히 매립하기 어렵다.
이로 인해, 상변화 메모리 소자의 누설 전류가 증대되는 문제점이 있다.
따라서, 본 발명의 목적은 누설 전류를 방지할 수 있는 상변화 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다.
먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 다이오드 형성용 도전층을 형성한다음, 상기 도전층을 소정 부분 패터닝하여, 상기 셀 영역에 일정 간격을 가지고 제 1 방향으로 연장되는 예비 다이오드 패턴 및 상기 예비 다이오드 패턴 사이에 한정되는 제 1 라인 홀을 형성하고, 상기 주변 영역에 더미 패턴을 형성한다. 이어서, 상기 제 1 라인 홀 및 상기 더미 패턴 사이에 평탄화된 표면을 갖는 제 1 층간 절연막을 매립한다. 다음, 상기 예비 다이오드 패턴 및 그 사이에 매립된 제 1 층간 절연막을 소정 부분 식각하여, 일정 간격을 가지고 상기 제 1 방향과 직교하는 상기 제 2 방향의 라인 홀을 형성함과 동시에, 상기 주변 영역상의 더미 패턴을 제거하여, 상기 셀 영역에 단위 다이오드 패턴을 형성한다. 이어서, 상기 제 2 라인 홀 및 상기 더미 패턴이 제거된 영역에 평탄화된 표면을 갖는 제 2 층간 절연막을 매립한다.
본 발명에 따르면, 금속 워드 라인과 콘택되는 쇼트키 다이오드 패턴을 수직 및 수평 방향으로 이중 식각하여 형성하면서, 주변 영역에 희생 폴리실리콘 더미 패턴 및 이것에 의해 부수적으로 발생되는 층간 절연막 패턴에 의해 CMP 공정시 셀 영역과 주변 영역 간의 단차로 인해 발생되는 디슁 현상을 감소시킬 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
우선, 도 1 및 도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 평면도이고, 도 3은 도 1의 x-x'축 및 y-y'축 방향으로 절단하여 나타낸 단면도이고, 도 4는 도 2의 x-x'축 및 y-y'축 방향으로 절단하여 나타낸 단면도이다. 또한, 도 5는 본 실시예에 따라 쇼트키 다이오드가 완성된 상변화 메모리 소자의 단면도이다.
먼저, 도 1 및 도 3을 참조하면, 셀 영역(cell) 및 주변 영역(peri)으로 구분된 반도체 기판(100)을 준비한다. 다음 셀 영역(cell) 상부의 반도체 기판(100)에 금속 워드 라인(110)을 형성하고, 동시에 주변 영역(peri)의 반도체 기판(100)에 구동 트랜지스터의 게이트 전극 배선(110')을 형성한다. 상기 반도체 기판(100)은 접합 워드 라인(도시되지 않음) 및 층간 절연막(도시되지 않음)을 포함하고 있으며, 상기 금속 워드 라인(110)은 상기 접합 워드 라인과 전기적으로 연결되도록 형성된다. 여기서, 상기 금속 워드 라인(110)은 예를 들어, 텅스텐 금속막으로 형성될 수 있다.
금속 워드 라인(110) 상부에 쇼트키 다이오드용 폴리실리콘막을 증착한다. 다음, 금속 워드 라인(110) 상에 도 1의 y축 방향으로 일정 간격을 두고 연장배치되는 스트라이프 형태를 갖는 예비 다이오드 패턴을 형성하기 위하여, 상기 폴리실리콘막에 Y축 방향으로 연장되는 라인 홀(이하, Y축 라인 홀, 121)을 형성한다. 이에 따라, 금속 워드 라인(110) 상부에 예비 다이오드 패턴(120)이 형성된다. 상기 Y축 라인 홀(121)의 선폭은 상기 예비 다이오드 패턴(120)의 선폭과 동일할 수 있다.
상기 예비 다이오드 패턴(120)을 형성함과 동시에, 주변 영역(peri)에 이후 진행될 CMP(chemical mechanical polishing) 공정시 셀 영역(cell)과 주변 영역(peri)간의 단차로 인한 디슁(dishing) 현상을 방지할 수 있도록 주변 영역(peri) 상에 더미 패턴(125)을 형성한다. 이러한 더미 패턴(125)은 상기 예비 다이오드 패턴(120)과 동일한 물질로 형성되되, 상기 예비 다이오드 패턴(125)보다는 넓은 폭을 갖도록 형성된다.
다음, 상기 Y축 라인 홀(121) 및 상기 더미 패턴(125) 사이의 공간이 충분히 매립될 수 있도록, 제 1 층간 절연막(130)을 증착하고, 상기 예비 다이오드 패턴(120) 상부가 노출될 수 있도록 CMP하여, 반도체 기판(100) 결과물을 1차적으로 평탄화시킨다. 이때, 상기 1차 평탄화시, 주변 영역(peri) 상에 더미 패턴(125)이 형성되어 있으므로, 단차로 인한 디슁 없이 평탄화를 달성할 수 있다.
이어서, 도 2 및 도 4를 참조하면, 평탄화된 예비 다이오드 패턴(120) 및 제 1 층간 절연막(130)내에 상기 Y축 라인 홀(121)과 수직을 이루는 X축 방향으로 일정 간격마다 라인 홀(이하, X축 라인 홀, 135)이 형성되도록 상기 예비 다이오드 패턴(120) 및 제 1 층간 절연막(130)을 식각한다. 이에 따라, 예비 다이오드 패턴(120)은 상기 X축 라인 홀(135)에 의해 노드 분리가 이루어져, 단위 다이오드 패턴(140)이 된다. 여기서, 상기 X축 라인 홀은 상기 Y축 라인 홀 및 상기 예비 다이오드 패턴(120)과 동일한 선폭을 가질 수 있다.
이때, 상기 단위 다이오드 패턴(140)을 형성하는 공정시, 상기 주변 영역(peri)에는 상기 더미 패턴(125)을 노출시키기 위한 마스크 패턴을 형성한 상태에서 상기 식각 공정을 수행한다. 이에 따라, 상기 X축 라인 홀(135) 형성시, 상기 더미 패턴(125)만이 선택적으로 제거된다. 상기 주변 영역(peri)에 형성되는 마스크 패턴(도시되지 않음)은 상기 X축 라인 홀(135)을 형성하기 위한 마스크와 일체로 구성되므로, 별도의 마스크 패턴이 요구되지 않는다. 또한, 상기 더미 패턴(125)이 제거되더라도, 주변 영역(peri) 상에 더미 패턴(125)을 지지하였던 제 1 층간 절연막(130)이 일정 높이를 가지고 잔류하게 된다. 여기서, 주변 영역(peri) 상에 잔류하는 제 1 층간 절연막(130)을 이하 잔류 절연 패턴(130')이 지칭한다.
그 후, 도 5에 도시된 바와 같이, 상기 X축 라인 홀(135) 및 상기 더미 패턴(125)이 형성되었던 영역(126)이 충분히 충진되도록 제 2 층간 절연막(150)을 형성한다. 그후, 단위 다이오드 패턴(140) 표면이 노출될 수 있도록 제 2 층간 절연막(150)을 CMP하여, 2차 평탄화를 진행한다.
상기 CMP 공정시, 주변 영역(peri)상에는 일정 높이를 지닌 잔류 절연 패턴(130')이 존재하기 때문에, 상기와 같은 CMP 공정을 진행한다 하더라도, 단차로 인한 디슁 현상이 발생되지 않는다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 금속 워드 라인과 콘택되는 쇼트키 다이오드 패턴을 수직 및 수평 방향으로 이중 식각하여 형성하면서, 주변 영역에 희생 폴리실리콘 더미 패턴 및 이것에 의해 부수적으로 발생되는 층간 절연막 패턴에 의해 CMP 공정시 셀 영역과 주변 영역 간의 단차로 인해 발생되는 디슁 현상을 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 평면도,
도 3은 도 1의 x-x'축 및 y-y'축 방향으로 절단하여 나타낸 단면도,
도 4는 도 2의 x-x'축 및 y-y'축 방향으로 절단하여 나타낸 단면도, 및
도 5는 본 실시예에 따라 쇼트키 다이오드가 완성된 상변화 메모리 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 120 : 예비 다이오드 패턴
121 : Y축 라인 홀 125 : 더미 패턴
130 : 제 1 층간 절연막 140 : 단위 다이오드 패턴
150 : 제 2 층간 절연막
Claims (5)
- 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 다이오드 형성용 도전층을 형성하는 단계;상기 도전층을 소정 부분 패터닝하여, 상기 셀 영역에 일정 간격을 가지고 제 1 방향으로 연장되는 예비 다이오드 패턴 및 상기 예비 다이오드 패턴 사이에 한정되는 제 1 라인 홀을 형성하고, 상기 주변 영역에 더미 패턴을 형성하는 단계;상기 제 1 라인 홀 및 상기 더미 패턴 사이에 평탄화된 표면을 갖는 제 1 층간 절연막을 매립하는 단계;상기 예비 다이오드 패턴 및 그 사이에 매립된 제 1 층간 절연막을 소정 부분 식각하여, 일정 간격을 가지고 상기 제 1 방향과 직교하는 상기 제 2 방향의 라인 홀을 형성함과 동시에, 상기 주변 영역상의 더미 패턴을 제거하여, 상기 셀 영역에 단위 다이오드 패턴을 형성하는 단계; 및상기 제 2 라인 홀 및 상기 더미 패턴이 제거된 영역에 평탄화된 표면을 갖는 제 2 층간 절연막을 매립하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판은 접합 영역 형태의 워드 라인과 전기적으로 연결되는 금속 워드 라인을 표면에 포함하고 있는 상변화 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막을 매립하는 단계는,상기 제 1 라인 홀이 충분히 매립되도록 제 1 층간 절연막을 증착하는 단계; 및상기 제 1 층간 절연막을 상기 예비 다이오드 패턴 상부가 노출되도록 CMP(chemical mechanical polishing)하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 단위 다이오드 패턴 및 상기 더미 패턴을 제거하는 단계는,상기 반도체 기판 상부에 상기 제 2 라인 홀 영역 및 상기 더미 패턴이 노출되도록 마스크 패턴을 형성하는 단계;상기 노출된 영역들을 제거하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 매립하는 단계는,상기 제 2 라인 홀 및 상기 더미 패턴이 형성되었던 공간이 충분히 매립되도록 제 2 층간 절연막을 증착하는 단계; 및상기 단위 다이오드 패턴 상부가 노출되도록 CMP하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090069182A KR20110011776A (ko) | 2009-07-29 | 2009-07-29 | 상변화 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090069182A KR20110011776A (ko) | 2009-07-29 | 2009-07-29 | 상변화 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110011776A true KR20110011776A (ko) | 2011-02-09 |
Family
ID=43771783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090069182A KR20110011776A (ko) | 2009-07-29 | 2009-07-29 | 상변화 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110011776A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10964751B2 (en) | 2019-01-17 | 2021-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device having plural dummy memory cells |
-
2009
- 2009-07-29 KR KR1020090069182A patent/KR20110011776A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10964751B2 (en) | 2019-01-17 | 2021-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device having plural dummy memory cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107369686B (zh) | 半导体存储器元件及其制作方法 | |
| CN102881658B (zh) | 制作具有埋入式位线与埋入式字线的内存装置的方法 | |
| KR100782496B1 (ko) | 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법 | |
| CN109494192B (zh) | 半导体元件以及其制作方法 | |
| KR20190122797A (ko) | 3차원 메모리 디바이스의 개구 레이아웃 | |
| CN101496174A (zh) | 在沟槽蚀刻期间保护图案化特征的导电硬掩模 | |
| KR101097440B1 (ko) | 크로스 패터닝 기법을 이용한 상변화 메모리 장치의 제조방법 | |
| KR20100015477A (ko) | 자체 정렬 다마신 메모리 구조를 제조하는 방법 | |
| US7781330B2 (en) | Method of fabricating a semiconductor device comprising high and low density patterned contacts | |
| KR20110028525A (ko) | 포지티브 포토레지스트를 사용하는 이중 패터닝에 의해 고밀도 필라 구조물을 제조하는 방법 | |
| US11424291B2 (en) | Array of cross point memory cells | |
| US7897959B2 (en) | Phase change memory device having a word line contact | |
| KR20110030782A (ko) | 반도체 소자의 제조 방법 | |
| KR101748099B1 (ko) | 개선된 평탄화 균일도를 갖는 반도체 소자 및 구조물을 형성하는 방법, 및 최종 구조물 및 반도체 소자 | |
| US8883590B2 (en) | Phase change memory apparatus and fabrication method thereof | |
| US8703562B2 (en) | Manufacturing method of random access memory | |
| CN105789179A (zh) | 动态随机存取存储器的有源区接触窗及其制造方法 | |
| CN102044495A (zh) | 制造具有掩埋栅极的半导体器件的方法 | |
| KR20110011776A (ko) | 상변화 메모리 소자의 제조방법 | |
| KR20160043208A (ko) | 가변 저항 메모리 소자의 제조 방법 | |
| KR100920051B1 (ko) | 상변화 기억 소자의 제조방법 | |
| KR20100110631A (ko) | 상변화 기억 소자의 제조방법 | |
| KR20150105424A (ko) | 반도체 구성물 및 메모리 셀을 형성하는 방법 | |
| KR100979226B1 (ko) | 상변환 기억 소자 및 그의 제조방법 | |
| US8232159B2 (en) | Phase change memory device having buried conduction lines directly underneath phase change memory cells and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |