CN109494192B - 半导体元件以及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件以及其制作方法。该半导体元件的制作方法，包含在一基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、移除第一绝缘层裸露的部分，以于第一绝缘层内形成多个凹槽、对该些凹槽表面进行一表面处理制作工艺、在该多个凹槽中填满第二绝缘层，且裸露出部分的该第一绝缘层、移除第一绝缘层裸露的部分，以于基底上形成一网目型隔离结构、以及在网目型隔离结构的开口中形成存储电极接触插塞。

Description

半导体元件以及其制作方法
技术领域
本发明涉及一种半导体元件的制作方法，特别是涉及一种制作动态随机存取存储器的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备埋入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备埋入式栅极结构的DRAM单元会包含一晶体管元件与一电荷存储装置，以接收来自于位线(bit line)及字符线(word line)的电压信号。DRAM中的电容通过其下电极来与电容连接垫电连接，在进一步经由存储电极(storage node)的接触插塞(contact plug)以及接触垫来与晶体管的漏极形成存取通路。位线及字符线则分别埋设在层间介电层与基底中，其中位线通过其位线接触结构来与晶体管的源极形成通路，字符线则作为各存储单元的栅极。
在现今制作动态随机存取存储器中存储节点的接触插塞制作工艺中，隔离结构会先形成在层间介电层中来界定出其接触插塞的开口位置。然而在实际制作工艺中，这些隔离结构很容易在制作工艺中从基座上剥离下来，破坏了原本所要界定的开口图形。故此，现有的隔离结构制作工艺仍存在有许多缺陷，有待进一步改良。
发明内容
为了解决上述隔离结构容易剥离的问题，本发明特此提出了一种新颖的半导体制作工艺，其通过对隔离结构所接触的表面进行表面处理以及改变隔离结构的插栓深度来改进其与周遭结构之间的稳固性，以此解决隔离结构容易剥离的问题。
本发明的其一目的即在于提出一种半导体元件的制作方法，其步骤包含提供一基底，其上界定有存储区域并形成有第一绝缘层，存储区域内的第一绝缘层内具有多条位线结构，其沿着第一方向延伸并沿着与该着第一方向垂直的第二方向间隔排列、在基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、在形成第一掩模图案后，移除第一绝缘层裸露的部分以于其内形成多个凹槽、对该些凹槽表面进行一表面处理制作工艺、在该表面处理制作工艺后，在该多个凹槽中填满与第一绝缘层的材料不同的第二绝缘层，且裸露出部分的第一绝缘层、在填满第二绝缘层后，移除第一绝缘层裸露的部分，以于基底上形成一网目型隔离结构，其间界定出多个开口、以及在该多个开口中分别形成一存储电极接触插塞。
本发明的另一目的即在于提出一种半导体元件的制作方法，其步骤包含提供一基底，其上界定有存储区域并形成有第一绝缘层，该存储区域内的第一绝缘层内具有多条位线结构沿着第一方向延伸并沿着与该第一方向垂直的第二方向间隔排列，该存储区域的基底中还具有多条字符线结构沿着第二方向延伸并沿着第一方向间隔排列，且每一条字符线结构都含有一顶盖层、在基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、在形成第一掩模图案后，以其为蚀刻掩模进行一第一蚀刻制作工艺移除第一绝缘层裸露的部分，以于该第一绝缘层内形成多个凹槽，其中此蚀刻制作工艺会同时移除部分字符线结构的顶盖层，使得所形成的凹槽延伸至该顶盖层中、在该多个凹槽中填满与第一绝缘层的材料不同的第二绝缘层，其延伸至顶盖层中并裸露出部分的第一绝缘层、在填满第二绝缘层后，移除第一绝缘层裸露的部分以于基底上形成一网目型隔离结构，其延伸至顶盖层中且界定出多个开口、以及在该多个开口内分别形成一存储电极接触插塞。
本发明的又一目的即在于提出一种半导体元件，其结构包含一基底，其内界定有存储区域并具有多条字符线结构，每条字符线结构都含有一顶盖层、一网目型隔离结构，位于存储区域上并界定出多个开口，其中网目型隔离结构向下延伸至字符线结构的顶盖层中、以及多个存储电极接触插塞，分别位于该多个开口内且分别与下方的存储单元电连接。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1A、图2A、图3A、图4A、图5A以及图6A依序绘示出根据本发明实施例一半导体元件制作方法在各个步骤的顶面示意图；以及
图1B、图2B、图3B、图4B、图5B以及图6B依序绘示出根据本发明实施例一半导体元件制作方法在各个步骤的截面示意图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 基底
102 层间介电层
104 隔离结构
106 顶盖层
108 第一掩模图案
108a 有机介电层
108b 含硅底部抗反射涂层
108c 光致抗蚀剂
110 开口
112 凹槽
114 隔离结构
116 网目型隔离结构
118 开口
120 存储电极
122 存储电极接触插塞
BL 位线结构
D1 第一方向
D2 第二方向
P1 表面处理制作工艺
WL 字符线结构
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节，使该领域的一般技术人员得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
在说明本发明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。需了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。基底上也可能形成有多种的层结构，在未具备特殊用途或与发明相关的前提下，基底一词将概括该些层结构。此外，文中所使用的「电容」一词在动态随机存取存储器(dynamic random access memory,DRAM)的架构中即为存储节点(storage node)，在其他的电子元件或是存储器架构下其可能有不同的名称。
在本发明图示中，图1A至图6B依序绘示出本发明半导体元件制作方法在各个步骤的示意图，其中图1A、图2A、图3A、图4A、图5A以及图6A依序绘示出根据本发明实施例一半导体元件制作方法在各个步骤的顶面示意图，其表达出各部件在半导体平面上的布局分布，图1B、图2B、图3B、图4B、图5B以及图6B则依序绘示出对应上述各顶视图、以图中截线A-A’所作的截面示意图，其清楚表达出各部件与部件以及层结构与层结构之间的连接关系。
请参照图1A与图1B，本发明的方法步骤包含准备一半导体基底100，如一硅晶片。在动态随机存取存储器(dynamice random access memory,DRAM)架构中，基底100大致上可分为用以设置存储器单元的存储区域(cell region)以及用来设置电路与互连结构的周边区域(peripheral region)。由于本发明主题主要是针对存储区域进行的制作工艺，故文中将省略存储器周边区域的布局以及相关细节说明，以模糊了本发明焦点以及其必要技术特征。
在本发明实施例中，基底100中会具有预先形成的位线结构(bit line)BL与字符线结构(word line)WL等。就埋入式栅极(buried gate)架构而言，位线结构BL会形成在基底100上方的一第一绝缘层中，如一层间介电层(interlayer dielectric,IDL)102中，其材质为氧化硅。多条位线结构BL沿着第一方向D1延伸并沿着第二方向D2与层间介电层102交替排列设置。需注意图1A顶视图中所示的位线结构BL可能是位线上方的硬掩模层(hardmask)部位，如一氮化硅层，其并非位线的导线本体，如一钨金属层。为了描述与理解方便之故，文中将以位线结构BL统称之，位线结构BL即包含了位线本体与上方的硬掩模层。
再者，在埋入式栅极架构中，字符线结构WL一般埋设在基底100中一预定深度位置，其穿过隔离结构104以及主动区域(在此实施例中即为基底100)往一第二方向D2延伸，第二方向D2与第一方向D1垂直，此即代表字符线结构WL与位线结构BL是垂直交错的。字符线结构WL是作为栅极来控制记忆单元的开关，其包含但不限定为掺杂性的半导体材料(如掺杂硅)、金属材(如钨、铝、钛、或钽)、导电性金属材(如氮化钛、氮化钽、或氮化钨)、或是金属半导体化合物(如氮化硅)等。在本发明实施例中，每一条字符线结构WL还包含了一上方的顶盖层106，其为本发明的重要技术特征之一，后续将作进一步的说明。
请参照图2A与图2B，在准备好具有字符线结构WL与位线结构BL的基底100后，接下来在基底100上形成一第一掩模图案108，其用来界定后续所要形成的隔离结构的位置。在本发明实施例中，第一掩模图案108可为多层介电结构(multilayer dielectric layer,MDL)，如由有机介电层(organic dielectric layer,ODL)108a、含硅底部抗反射涂层(silicon-containing bottom anti-reflection coating)108b以及光致抗蚀剂108c所构成的三层结构，但不限于此。此步骤形成的第一掩模图案108是沿着第二方向D2延伸并沿着第一方向D1间隔排列，故此裸露出下方部分的层间介电层102以及位线结构BL。需注意在此实施例中，第一掩模图案108所裸露出的部位，如图2B所示的开口110位置，其必须对应到下方基底中的字符线结构WL，因为后续所要形成的隔离结构是预定要形成在字符线结构WL上。
请参照图3A与图3B，在层间介电层102以及位线结构BL上形成第一掩模图案108后，接下来以第一掩模图案108为蚀刻掩模进行一第一蚀刻制作工艺，如一各向异性蚀刻制作工艺，移除裸露出来的层间介电层102，并在蚀刻制作工艺后将第一掩模图案108移除。如此，层间介电层102中会形成多个凹槽112，其呈现阵列排列形式。每个凹槽112都是由第一方向D1走向的位线结构BL以及蚀刻剩下的层间介电层102所界定而成。需注意如图3B所示，在本发明实施例中，第一蚀刻制作工艺会同时移除字符线结构WL上方部分的顶盖层106，使得凹槽112延伸至顶盖层106中，这样的特征有助于稳固后续所要形成的隔离结构。
再者，本发明的另一要点在于在凹槽112形成后会对该些凹槽112的表面进行一表面处理制作工艺P1。此表面处理制作工艺P1包含低氧/无氧灰化(ashing)制作工艺、稀释氢氟酸(dHF)清洗制作工艺、软性蚀刻(soft etch)清洗制作工艺、或是表面氮化(surfacenitriding)制作工艺等，其用意在于减少凹槽表面的亲氧性，增加其亲氮性。在先前技术中，氮化硅材质为主的隔离结构与周遭氧化硅材质为主的层间介电层102会因为材质不同而导致亲合性不佳，进一步使得所形成的隔离结构不稳固。通过进行表面处理制作工艺P1提升凹槽表面的亲氮性，所形成的隔离结构与凹槽表面的亲合性会增加，如此后续在移除层间介电层102的步骤中隔离结构比较不会因为失去支撑而剥离，进而破坏了原本所界定出的图案。
请参照图4A与图4B。在形成凹槽112并进行表面处理制作工艺P1后，接下来在凹槽112中填满第二绝缘层以形成隔离结构114，其制作工艺可能包含先沉积一第二绝缘层，其材质可为氮化硅、碳氮化硅、或是掺杂硼的碳氮化硅，覆盖了整个基底表面并填满凹槽112，之后再进行一蚀刻制作工艺移除位于凹槽112外的第二绝缘层以裸露出层间介电层102以及位线结构BL，如此形成了仅位于凹槽112中、插栓态样的隔离结构114。在本发明实施例中，隔离结构114可与周围位线结构BL的顶掩模层的材料相同，但是与周围层间介电层102以氧化硅为主的材料不同。由于事先经过表面处理制作工艺P1，形成在凹槽112中以氮化硅材料为主的隔离结构114与周遭层间介电层102以及位线结构BL的亲合性获得改善，如此后续在移除层间介电层102的步骤中隔离结构114比较不会有剥离的情形发生。
此外，从图4B中可以注意到的是，由于先前的第一蚀刻制作工艺是同时移除部分的顶盖层106，故形成在凹槽中的隔离结构114也会向下延伸至字符线结构WL的顶盖层106中并与之接触。如此，同样是以氮化硅材料为主的顶盖层106与所接触的隔离结构114会有良好的亲合性，故能提供隔离结构114额外稳固的基础。
再者，在形成隔离结构114后，可以对隔离结构114进行一硼离子注入制作工艺，以在隔离结构114中掺杂硼。例如在隔离结构114的材料为碳氮化硅(SiCN)的例子中，掺杂硼之后的隔离结构的材料为SiBCN，其具有高蚀刻抗性、降低导线间电容效应、降低电路元件发热、以及降低电路元件中漏电流等优点，有助于改善最后所形成半导体元件的电性与效能。
请参照图5A与图5B。在形成隔离结构114后，接下来进行一第二蚀刻制作工艺，如一底部氧化层蚀刻制作工艺(bottom oxide etch)，来移除隔离结构114周围裸露的层间介电层102，仅留下隔离结构114与位线结构BL，如此会在基底上形成一网目型隔离结构116。在本发明实施例中，网目型隔离结构116是由第一方向D1走向的位线结构BL以及隔离结构114所构成，其间界定出了多个开口118。该些开口118裸露出并对应了下方基底中的存储电极120位置，如一外延层，其可具有预先形成的源极区域，并界定出了后续所要形成的接触插塞的位置。
请参照图6A与图6B。在形成网目型隔离结构116后，接着在开口118中形成存储电极接触插塞122，如一钨金属接触插塞。每一个存储电极接触插塞122都会与下方的存储电极120电连接。存储电极接触插塞122的周围可以选择性地形成一阻障层来提供与周遭结构之间的阻障效果，其还可选择性地包含一非晶硅层以及一金属硅化物层，但不限于此。在完成存储电极接触插塞122后，之后还可继续存储电极接触垫(landing pad)以及电容器的制作，由于该些部件并非本发明的重点，为了避免模糊了本发明焦点以及其必要技术特征，文中将省略该些后续制作工艺的说明。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种半导体元件的制作方法，包含：
提供一基底，该基底上界定有至少一存储区域，该基底上还具有第一绝缘层，该存储区域内的该第一绝缘层内具有多条位线结构，该多条位线结构沿着第一方向延伸并沿着第二方向间隔排列，该第一方向与该第二方向彼此垂直；
在该基底上形成第一掩模图案，该第一掩模图案沿着该第二方向延伸并沿着该第一方向间隔排列，且裸露出部分的该第一绝缘层；
在形成该第一掩模图案后，移除该第一绝缘层裸露的部分，以于该第一绝缘层内形成多个凹槽；
对该些凹槽表面进行一表面处理制作工艺；
在该表面处理制作工艺后，在该多个凹槽中填满第二绝缘层，且裸露出部分的该第一绝缘层，该第二绝缘层的材料与该第一绝缘层的材料不同；
在填满该第二绝缘层后，移除该第一绝缘层裸露的部分，以于该基底上形成一网目型隔离结构，该网目型隔离结构界定出多个开口；以及
在该多个开口中分别形成一存储电极接触插塞。
2.如权利要求1所述的半导体元件的制作方法，其中该表面处理制作工艺包含低氧/无氧灰化制作工艺、稀释氢氟酸清洗制作工艺、软性蚀刻清洗制作工艺、或是表面氮化制作工艺。
3.如权利要求1所述的半导体元件的制作方法，还包含在该多个凹槽中填满该第二绝缘层后进行一蚀刻制作工艺移除部分的该第二绝缘层，以裸露出部分的该第一绝缘层。
4.如权利要求1所述的半导体元件的制作方法，其中该网目型隔离结构是由该第二绝缘层与该位线结构所构成的。
5.如权利要求1所述的半导体元件的制作方法，其中该多个开口与该基底中的多条字符线结构重叠。
6.如权利要求1所述的半导体元件的制作方法，其中该第一绝缘层为氧化硅。
7.如权利要求1所述的半导体元件的制作方法，其中该第二绝缘层为氮化硅或是碳氮化硅。
8.如权利要求7所述的半导体元件的制作方法，其中该第二绝缘层为掺杂硼的碳氮化硅。
9.一种半导体元件的制作方法，包含：
提供一基底，该基底上界定有至少一存储区域，该基底上还形成有第一绝缘层，该存储区域内的该第一绝缘层内具有多条位线结构，该多条位线结构沿着第一方向延伸并沿着第二方向间隔排列，该第一方向与该第二方向彼此垂直，该存储区域的该基底中还具有多条字符线结构沿着该第二方向延伸并沿着该第一方向间隔排列，且每一条该字符线结构包含一顶盖层；
在该基底上形成第一掩模图案，该第一掩模图案沿着该第二方向延伸并沿着该第一方向间隔排列，且裸露出部分的该第一绝缘层；
在形成该第一掩模图案后，以该第一掩模图案为蚀刻掩模进行一第一蚀刻制作工艺移除该第一绝缘层裸露的部分，以于该第一绝缘层内形成多个凹槽，该第一蚀刻制作工艺同时移除部分的该字符线结构的该顶盖层，使得该多个凹槽延伸至该顶盖层中；
在该多个凹槽中填满第二绝缘层，该第二绝缘层延伸至该顶盖层中，且裸露出部分的该第一绝缘层，该第二绝缘层的材料与该第一绝缘层的材料不同；
在填满该第二绝缘层后，移除该第一绝缘层裸露的部分，以于该基底上形成一网目型隔离结构，该网目型隔离结构延伸至该顶盖层中且界定出多个开口；以及
在该多个开口内分别形成一存储电极接触插塞。
10.如权利要求9所述的半导体元件的制作方法，还包含在该多个凹槽中填满该第二绝缘层后进行一第二蚀刻制作工艺移除部分的该第二绝缘层，以裸露出部分的该第一绝缘层。
11.如权利要求9所述的半导体元件的制作方法，其中该第一绝缘层为氧化硅。
12.如权利要求9所述的半导体元件的制作方法，其中该第二绝缘层为氮化硅或是碳氮化硅。
13.如权利要求12所述的半导体元件的制作方法，其中该第二绝缘层为掺杂硼的碳氮化硅。
14.一种半导体元件，包含：
基底，该基底内界定有至少一存储区域，该存储区域内具有多个存储电极，且该基底中具有多条第一方向走向的字符线结构，每条该字符线结构包含一顶盖层；
网目型隔离结构，位于该存储区域上并界定出多个开口，其中该网目型隔离结构由第二方向走向的位线结构以及该第一方向走向且沿着该第二方向间隔排列的隔离结构所构成，且该网目型隔离结构向下延伸至该字符线结构的该顶盖层中；以及
多个存储电极接触插塞，分别位于该多个开口内且分别与该多个存储电极电连接。
15.如权利要求14所述的半导体元件，其中该网目型隔离结构为氮化硅或是碳氮化硅。
16.如权利要求15所述的半导体元件，其中，该网目型隔离结构为掺杂硼的碳氮化硅。
17.如权利要求14所述的半导体元件，其中该基底上还包含多条与该字符线结构垂直的位线结构，该网目型隔离结构与该些字符线结构以及该些位线结构重叠。
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