CN110491876B - 半导体存储元件的制造方法及该元件 - Google Patents
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Abstract
本申请公开了一种半导体存储元件的制造方法及该元件，属于半导体技术领域。所述方法包括：在衬底上形成位线结构以及所述位线结构周侧的沟槽；在衬底和位线结构表面沉积第一隔离层，第一隔离层包括氮化硅和碳氮化硅；通过湿法刻蚀工艺对第一隔离层进行减薄处理；在衬底和所述位线结构表面形成第二隔离层；在沟槽内填充第三隔离层；在位线结构表面的第二隔离层上形成第四隔离层。本申请通过在第一隔离层的材料中增加碳氮化硅，从而降低了由于磷酸与不同位置的氮化硅反应率不同所导致的第一隔离层表面不平整的问题，在一定程度上增加了减薄后的第一隔离层的平整度，从而在一定程度上增加了位线结构的平整度。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体存储元件的制造方法及该元件。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是以1个晶体管加上1个电容来存储1个位(bit)的数据，因为其电容中的电荷会随着时间流失，故使用时必须要周期性地补充电源(refresh)来保持存储的内容，故称之为动态(Dynamic)。
DRAM元件设置有位线(Bit Line，BL)结构和字线(Word Line，WL)结构，位线结构通常连接DRAM元件的漏极，在DRAM元件的制造过程中，有一定几率出现位线结构生长不整齐，从而造成DRAM元件的晶圆良率较低。
发明内容
本申请实施例提供了一种半导体存储元件的制造方法及该元件，可以解决相关技术中半导体存储元件的晶圆良率较低的问题。
一方面，本申请实施例提供了一种半导体存储元件的制造方法，所述方法包括：
在衬底上形成位线结构以及所述位线结构周侧的沟槽，所述衬底包括有源区，所述位线结构包括接触插塞，所述接触插塞与所述有源区连接；
在所述衬底和所述位线结构表面沉积第一隔离层，所述第一隔离层包括氮化硅和碳氮化硅；
通过湿法刻蚀工艺对所述第一隔离层进行减薄处理；
在所述衬底和所述位线结构表面形成第二隔离层；
在所述沟槽内填充第三隔离层；
在所述位线结构表面的第二隔离层上形成第四隔离层。
在一个可选的实施例中，所述在所述衬底和所述位线结构表面沉积第一隔离层，包括：
通过原子层沉积ALD工艺在所述衬底和所述位线结构表面沉积所述氮化硅和所述碳氮化硅，形成所述第一隔离层。
在一个可选的实施例中，所述ALD工艺的处理温度为550摄氏度至750摄氏度；
沉积所述第三隔离层的温度为450摄氏度至650摄氏度。
在一个可选的实施例中，所述在所述衬底和所述位线结构表面形成第二隔离层，包括：
通过氧化工艺在所述第一隔离层表面生成氮氧化硅和碳氮氧化硅，形成所述第二隔离层。
在一个可选的实施例中，所述在所述沟槽内填充第三隔离层包括：
在所述第二隔离层上沉积所述第三隔离层；
通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层。
在一个可选的实施例中，所述通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层，包括：
通过所述湿法刻蚀清除所述其它区域的第三隔离层，使所述沟槽内的第三隔离层的顶端不超过所述接触插塞的顶端。
在一个可选的实施例中，所述通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层，包括：
通过所述湿法刻蚀清除所述其它区域的第三隔离层，使所述沟槽内的第三隔离层的上表面沿所述位线结构的侧壁方向斜向下延伸。
在一个可选的实施例中，通过所述湿法使所述上表面的上边缘高于所述接触插塞的顶端。
在一个可选的实施例中，所述衬底表面设置有绝缘图案；
通过所述湿法刻蚀使所述上表面的下边缘低于所述绝缘图案的上表面。
在一个可选的实施例中，所述衬底表面设置有绝缘图案；
通过所述湿法刻蚀使所述上表面的上边缘不超过所述接触插塞的顶端，且所述上表面的下边缘低于所述绝缘图案的上表面。
在一个可选的实施例中，所述在所述位线结构表面的第二隔离层上形成第四隔离层，包括：
在所述第二隔离层上沉积第四隔离层；
通过干法刻蚀工艺清除除所述位线结构表面的第二隔离层上的第四隔离层外，其它区域的第四隔离层。
一方面，本申请实施例提供了一种半导体存储元件，包括：
衬底，所述衬底包括有源区；
位于所述衬底上的位线结构，所述位线结构由下而上依序包括接触插塞、导电图案和掩模图案，所述接触插塞与所述有源区连接，所述位线结构和所述衬底的表面依次形成有第一隔离层、第二隔离层以及第四隔离层，所述第一隔离层包括氮化硅和碳氮化硅；
设置于所述衬底表面且位于所述位线结构周侧的沟槽，所述沟槽内填充有第三隔离层。
在一个可选的实施例中，所述第三隔离层的顶端不超过所述接触插塞的顶端。
在一个可选的实施例中，所述第三隔离层的上表面沿所述位线结构的侧壁方向斜向下延伸。
在一个可选的实施例中，所述上表面的上边缘高于所述接触插塞的顶端。
在一个可选的实施例中，所述衬底表面设置有绝缘图案；
所述上表面的下边缘低于所述绝缘图案的上表面。
在一个可选的实施例中，所述衬底表面设置有绝缘图案；
所述第三隔离层的顶端不超过所述接触插塞的顶端，且所述上表面的下边缘低于所述绝缘图案的上表面。
在一个可选的实施例中，所述第二隔离层包括氮氧化硅和碳氮氧化硅。
在一个可选的实施例中，所述第三隔离层包括氮化硅。
在一个可选的实施例中，所述第四隔离层包括氧化物。
本申请技术方案，至少包括如下优点：
通过在第一隔离层的材料中增加碳氮化硅，由于磷酸不能与第一隔离层中的碳氮化硅进行反应，而碳氮化硅均匀地分布在第一隔离层中，从而降低了由于磷酸与不同位置的氮化硅反应率不同所导致的第一隔离层表面不平整的问题，在一定程度上增加了减薄后的第一隔离层的平整度，从而在一定程度上增加了位线结构的平整度，进而提高了半导体存储器件的晶圆的制造良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个示例性实施例提供的半导体存储器件的制造方法的流程；
图2至图7示出了本申请一个示例性实施例提供的半导体存储器件的制造方法的流程；
图8示出了本申请一个示例性实施例提供的半导体存储元件的截面图；
图9示出了本申请一个示例性实施例提供的半导体存储元件的截面图；
图10示出了本申请一个示例性实施例提供的半导体存储元件的截面图；
图11示出了本申请一个示例性实施例提供的半导体存储元件的截面图；
图12示出了本申请一个示例性实施例提供的半导体存储元件的截面图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一个示例性实施例提供的半导体存储器件的制造方法的流程；图2至图8通过截面图示出了本申请一个示例性实施例提供的半导体存储器件的制造方法的流程。
参考图1，本实施例提供的半导体存储器件的制造方法包括：
步骤101，在衬底上形成位线结构以及位线结构周侧的沟槽，该衬底包括有源区，该位线结构包括接触插塞，该接触插塞与有源区连接。
示例性的，参考图2，衬底200包括有源区210。可选的，有源区210之间通过浅槽隔离(Shallow Trench Isolation，STI)结构220相互隔离。可选的，STI结构220的上方形成有绝缘图案202；该绝缘图案202包括氧化硅、氮化硅以及氮氧化硅中的至少一种。在衬底200形成有源区210、STI结构220以及绝缘图案202的方法本申请实施例不做限定。
其中，衬底200可以包括半导体材料，例如硅，和/或，锗；STI结构220包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)中的至少一种。
位线结构230位于衬底200上，且位线结构230的周侧形成有沟槽201。位线结构230从下至上依次包括接触插塞231、导电图案232和掩模图案233，位线结构230通过接触插塞231与有源区210连接。
其中，接触插塞231包括半导体材料，例如多晶硅；导电图案232包括金属(例如钨、钛或者钽)，和/或，导电金属氮化物(例如氮化钨、氮化钛或者氮化钽)；掩模图案233包括氮化物(例如，氮化硅)，和/或，氮氧化物(例如，氮氧化硅)。
步骤102，在衬底和位线结构表面沉积第一隔离层，该第一隔离层包括氮化硅和碳氮化硅。
示例性的，参考图2，可通过原子层沉积(Atomic Layer Deposition，ALD)工艺在衬底200和位线230结构表面沉积氮化硅和碳氮化硅，形成第一隔离层203。可选的，通过ALD工艺沉积第一隔离层的处理温度为550摄氏度至750摄氏度。
步骤103，通过湿法刻蚀工艺对第一隔离层进行减薄处理。
示例性的，可通过磷酸(P3O4)对第一隔离层进行湿法刻蚀，对第一隔离层203进行减薄处理。
由于磷酸对不同位置的氮化硅的反应率不同，因此当第一隔离层包括氮化硅时，使用磷酸对包括氮化硅的第一隔离层进行减薄，会使得第一隔离层的表面不平整，经过后期的处理过程会导致位线结构不平整，影响半导体存储器件的晶圆的一致性和良率。
本申请实施例中，通过在第一隔离层的材料中增加碳氮化硅，由于磷酸不能与第一隔离层中的碳氮化硅进行反应，而碳氮化硅均匀地分布在第一隔离层中，从而降低了由于磷酸与不同位置的氮化硅反应率不同所导致的第一隔离层表面不平整的问题，在一定程度上增加了减薄后的第一隔离层的平整度，从而在一定程度上增加了位线结构的平整度，进而提高了半导体存储器件的晶圆的制造良率。
步骤104，在衬底和位线结构表面形成第二隔离层。
示例性的，参考图3，可通过氧化工艺在第一隔离层203表面生成氮氧化硅和碳氮氧化硅，形成第二隔离层301。
步骤105，在沟槽内填充第三隔离层。
示例性的，参考图4，可在第二隔离层301上沉积第三隔离层401；参考图5，通过湿法刻蚀工艺清除除沟槽201内的第三隔离层401外，其它区域的第三隔离层401。可选的，第三隔离层401包括氮化硅，沉积第三隔离层401的温度为450摄氏度至650摄氏度。可通过湿法刻蚀工艺对沟槽201内的第三隔离层401进行刻蚀得到三种结构，具体如下：
可选的，可通过湿法刻蚀工艺对沟槽201内的第三隔离层401进行刻蚀，使沟槽201内的第三隔离层401的顶端不超过接触插塞231的顶端。
可选的，可通过湿法刻蚀工艺对沟槽201内的第三隔离层401进行刻蚀，使沟槽201内的第三隔离层401的上表面沿位线结构230的侧壁方向斜向下延伸。
可选的，可通过湿法刻蚀对沟槽201内的第三隔离层401进行刻蚀，使沟槽201内的第三隔离层401的上表面沿位线结构230的侧壁方向斜向下延伸，且沟槽201内的第三隔离层401的上表面的上边缘高于接触插塞231的顶端。
可选的，可通过湿法刻蚀对沟槽201内的第三隔离层401进行刻蚀，使沟槽201内的第三隔离层401的上表面沿位线结构230的侧壁方向斜向下延伸，且沟槽201内的第三隔离层401的上表面的下边缘低于绝缘图案202的上表面。
可选的，可通过湿法刻蚀对沟槽201内的第三隔离层401进行刻蚀，使沟槽201内的第三隔离层401的上表面沿位线结构230的侧壁方向斜向下延伸，且沟槽201内的第三隔离层401的上表面的上边缘不超过接触插塞的顶端，沟槽201内的第三隔离层401的上表面的下边缘低于绝缘图案202的上表面。
步骤106，在位线结构表面的第二隔离层上形成第四隔离层。
示例性的，参考图6，在第二隔离层301上沉积第四隔离层601；参考图7，可通过干法刻蚀工艺去除除位线结构230表面的第二隔离层301上的第四隔离层601外，其它区域的第四隔离层601。例如，可在位线结构230表面的第二隔离层301上的第四隔离层601覆盖光刻胶，对其它区域的第四隔离层601通过干法刻蚀工艺进行清除，再清除光刻胶。
综上所述，本申请实施例中，通过在第一隔离层的材料中增加碳氮化硅，由于磷酸不能与第一隔离层中的碳氮化硅进行反应，而碳氮化硅均匀地分布在第一隔离层中，从而降低了由于磷酸与不同位置的氮化硅反应率不同所导致的第一隔离层表面不平整的问题，在一定程度上增加了减薄后的第一隔离层的平整度，从而在一定程度上增加了位线结构的平整度，进而提高了半导体存储器件的晶圆的制造良率。
图8至图11示出了本申请实施例提供的半导体存储器件的截面图，该半导体存储器件可由图1实施例中的制造方法制造。参考图8至图11，本实施例提供的半导体存储器件包括：
衬底810，该衬底810包括有源区820。可选的，有源区820之间设置有STI结构840。其中，衬底810可以包括半导体材料，例如硅，和/或，锗；STI结构840包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)中的至少一种。
位于衬底810上的位线结构830。该位线结构830由下而上依序包括接触插塞831、导电图案832和掩模图案833。其中，接触插塞831包括半导体材料，例如多晶硅；导电图案832包括金属(例如钨、钛或者钽)，和/或，导电金属氮化物(例如氮化钨、氮化钛或者氮化钽)；掩模图案833包括氮化物(例如，氮化硅)，和/或，氮氧化物(例如，氮氧化硅)。
接触插塞831与有源区820连接，位线结构830和衬底810的表面依次形成有第一隔离层834、第二隔离层835和第四隔离层836。第一隔离层834包括氮化硅和碳氮化硅。可选的，第二隔离层835包括氮氧化硅和碳氮氧化硅，第四隔离层836包括氧化物。
可选的，STI结构840和第一隔离层834之间设置有绝缘图案802；该绝缘图案802包括氧化硅、氮化硅以及氮氧化硅中的至少一种。
设置于衬底810表面且位于位线结构830周侧的沟槽801，沟槽801内填充有第三隔离层837。可选的，第三隔离层837包括氮化硅。第三隔离层837的构造可参考图8至图12。
示例性的，参考图8，以左侧的第三隔离层837为例，本实施例中的第三隔离层837的顶端8371不超过接触插塞831的顶端8311；第三隔离层837包括氮化硅。
示例性的，参考图9，以左侧的第三隔离层837为例，本实施例中的第三隔离层837的上表面8371沿位线结构830的侧壁方向斜向下延伸。
示例性的，参考图10，以左侧的第三隔离层837为例，本实施例中的第三隔离层837的上表面8371沿位线结构830的侧壁方向斜向下延伸，且该上表面8371的上边缘8372高于接触插塞831的顶端8311。
示例性的，参考图11，以左侧的第三隔离层837为例，本实施例中的第三隔离层837的上表面8371沿位线结构830的侧壁方向斜向下延伸，且该上表面8371的下边缘8373低于绝缘图案802的上表面8021。
示例性的，参考图12，以左侧的第三隔离层837为例，本实施例中的第三隔离层837的上表面8371沿位线结构830的侧壁方向斜向下延伸，该上表面8371的上边缘8372不超过接触插塞831的顶端8311，且该上表面8371的下边缘8373低于绝缘图案802的上表面8021。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (19)
1.一种半导体存储元件的制造方法，其特征在于，所述方法包括：
在衬底上形成位线结构以及所述位线结构周侧的沟槽，所述衬底包括有源区，所述位线结构包括接触插塞，所述接触插塞与所述有源区连接；
在所述衬底和所述位线结构表面沉积第一隔离层，所述第一隔离层包括氮化硅和碳氮化硅；
通过湿法刻蚀工艺对所述第一隔离层进行减薄处理；
在所述衬底和所述位线结构表面形成第二隔离层；
在所述沟槽内填充第三隔离层，其中，所述沟槽内的第三隔离层的上表面沿所述位线结构的侧壁方向斜向下延伸；
在所述位线结构表面的第二隔离层和第三隔离层上形成第四隔离层。
2.根据权利要求1所述的方法，其特征在于，所述在所述衬底和所述位线结构表面沉积第一隔离层，包括：
通过原子层沉积ALD工艺在所述衬底和所述位线结构表面沉积所述氮化硅和所述碳氮化硅，形成所述第一隔离层。
3.根据权利要求2所述的方法，其特征在于，所述ALD工艺的处理温度为550摄氏度至750摄氏度；
沉积所述第三隔离层的温度为450摄氏度至650摄氏度。
4.根据权利要求1至3任一所述的方法，其特征在于，所述在所述衬底和所述位线结构表面形成第二隔离层，包括：
通过氧化工艺在所述第一隔离层表面生成氮氧化硅和碳氮氧化硅，形成所述第二隔离层。
5.根据权利要求1至3任一所述的方法，其特征在于，所述在所述沟槽内填充第三隔离层包括：
在所述第二隔离层上沉积所述第三隔离层；
通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层。
6.根据权利要求5所述的方法，其特征在于，所述通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层，包括：
通过所述湿法刻蚀清除所述其它区域的第三隔离层，使所述沟槽内的第三隔离层的顶端不超过所述接触插塞的顶端。
7.根据权利要求5所述的方法，其特征在于，所述通过所述湿法刻蚀工艺清除除所述沟槽内的第三隔离层外，其它区域的所述第三隔离层，包括：
通过所述湿法刻蚀清除所述其它区域的第三隔离层，使所述沟槽内的第三隔离层的上表面沿所述位线结构的侧壁方向斜向下延伸。
8.根据权利要求7所述的方法，其特征在于，通过所述湿法刻蚀使所述上表面的上边缘高于所述接触插塞的顶端。
9.根据权利要求7所述的方法，其特征在于，所述衬底表面设置有绝缘图案；
通过所述湿法刻蚀使所述上表面的下边缘低于所述绝缘图案的上表面。
10.根据权利要求7所述的方法，其特征在于，所述衬底表面设置有绝缘图案；
通过所述湿法刻蚀使所述上表面的上边缘不超过所述接触插塞的顶端，且所述上表面的下边缘低于所述绝缘图案的上表面。
11.根据权利要求1至10任一所述的方法，其特征在于，所述在所述位线结构表面的第二隔离层上形成第四隔离层，包括：
在所述第二隔离层上沉积第四隔离层；
通过干法刻蚀工艺清除除所述位线结构表面的第二隔离层上的第四隔离层外，其它区域的第四隔离层。
12.一种半导体存储元件，其特征在于，包括：
衬底，所述衬底包括有源区；
位于所述衬底上的位线结构，所述位线结构由下而上依序包括接触插塞、导电图案和掩模图案，所述接触插塞与所述有源区连接，所述位线结构和所述衬底的表面依次形成有第一隔离层、第二隔离层以及第四隔离层，所述第一隔离层包括氮化硅和碳氮化硅；
设置于所述衬底表面且位于所述位线结构周侧的沟槽，所述沟槽内填充有第三隔离层，所述第三隔离层的上表面沿所述位线结构的侧壁方向斜向下延伸，所述第四隔离层位于所述第二隔离层和第三隔离层的上表面。
13.根据权利要求12所述的半导体存储元件，其特征在于，所述第三隔离层的顶端不超过所述接触插塞的顶端。
14.根据权利要求12所述的半导体存储元件，其特征在于，所述上表面的上边缘高于所述接触插塞的顶端。
15.根据权利要求12所述的半导体存储元件，其特征在于，所述衬底表面设置有绝缘图案；
所述上表面的下边缘低于所述绝缘图案的上表面。
16.根据权利要求12所述的半导体存储元件，其特征在于，所述衬底表面设置有绝缘图案；
所述上表面的上边缘不超过所述接触插塞的顶端，且所述上表面的下边缘低于所述绝缘图案的上表面。
17.根据权利要求12至16任一所述的半导体存储元件，其特征在于，所述第二隔离层包括氮氧化硅和碳氮氧化硅。
18.根据权利要求12至16任一所述的半导体存储元件，其特征在于，所述第三隔离层包括氮化硅。
19.根据权利要求12至16任一所述的半导体存储元件，所述第四隔离层包括氧化物。
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