CN208368506U - 一种半导体储存器结构 - Google Patents

Abstract

本实用新型提供一种半导体储存器结构，包括衬底、一刻蚀终止层的多个位线接触隔离部、一接触材料的多个位线接触部及多条位线，其中，多个位线接触隔离部在衬底中隔离出多个位线接触区，在一延伸方向上，衬底的位线接触区的上表面和位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面，多个所述位线接触部设置于位线接触区上，位线接触部之间藉由位线接触隔离部隔离，每条位线的底面分别与多个位线接触部的顶面连接。本实用新型的半导体储存器结构能实现位线接触部在沉积阶段就被位线接触隔离部隔离开，避免因接触材料未被蚀刻完全导致位线短路的情况，并增加后续位线蚀刻的制程窗口，同时预防因接触材料过刻蚀引起位线接触的阻值增大。

Description

一种半导体储存器结构

技术领域

本实用新型属于半导体集成电路领域，涉及一种半导体储存器结构。

背景技术

半导体储存器结构中，位线之下具有位线接触部。现有的位线接触制作方法包括以下步骤：

步骤一：如图1及图2所示，在衬底101表面的氮化硅层102之上形成硬掩膜层103，在硬掩膜层上形成光阻层104，并将光阻层图形化，其中，衬底中形成有若干隔离结构105，图1所呈现为俯视图，其中示出了字线111的平面布局，图2显示为图1所示结构的A-A’向剖视图，然后如图3所示，利用刻蚀将图案转印至硬掩膜层和氮化硅层中，形成沟槽106。

步骤二：在沟槽中注入离子降低接触电阻。

步骤三：如图4及图5所示，在沟槽106中填入接触材料107并蚀刻至氮化硅层102表面，其中，图4所呈现为俯视图，图5显示为图4所示结构的B-B’向剖视图。

步骤四：如图6及图7所示，在位线108蚀刻的过程中，将位线108之间的接触材料107蚀刻掉，位线108下方的接触材料保留形成位线接触109，其中，位线108之上形成有保护层110(未在图6中呈现)，图6所呈现为俯视图，图7显示为图6所示结构的C-C’向剖视图。

现有的制作方法存在以下缺点：位线之间的接触材料在后续蚀刻过程未被蚀刻完全，可能出现位线短路。原因是在位线接触的制程中，首先蚀刻出完整的线沟槽，沉积位线接触材料，最后在位线的蚀刻过程中，将接触材料分隔开，形成位线接触，如果位线的蚀刻过程不完全，则位线会短路。如图8及图9所示，显示为位线108之间的接触材料107未被蚀刻完全的示意图，其中，图8所呈现为俯视图，图9显示为图8所示结构的D-D’向剖视图。

现有技术中，位线接触在外围栅(Periphery Gate)的蚀刻过程中被分隔开，位线下方的接触材料被保护起来，两条位线之间的接触材料被蚀刻，若接触材料蚀刻不完全，就会导致位线短路。另一方面，若采用过度过刻蚀将接触分隔开，则可能会因接触材料的过刻蚀而引起位线接触的阻值增大。

因此，如何提供一种半导体储存器结构，以避免因接触材料未被刻蚀完全导致位线短路的情况，并预防接触材料过刻蚀引起位线接触阻值增大，成为本领域技术人员亟待解决的一个重要技术问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体储存器结构，用于解决现有技术中因接触材料未被刻蚀完全导致位线短路，或者因接触材料过刻蚀引起位线接触阻值增大的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体储存器结构，包括：

衬底；

一刻蚀终止层的多个位线接触隔离部，分立设置于所述衬底上，以在所述衬底中隔离出多个位线接触区，在一延伸方向上，所述衬底的位线接触区的上表面和所述位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面；

一接触材料的多个位线接触部，设置于所述位线接触区上，在所述延伸方向上，所述位线接触部之间藉由所述位线接触隔离部隔离，且所述位线接触部与所述位线接触隔离部分立设置；

多条位线，每条所述位线的底面分别与多个所述位线接触部的顶面连接。

可选地，所述位线接触区更陷入于所述衬底的上表面。

可选地，所述位线接触区的更陷入深度介于1nm～5nm之间。

可选地，所述位线接触隔离部的厚度介于20nm～60nm之间。

可选地，所述位线上更形成有位线保护层。

可选地，所述衬底中更形成有隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述位线接触部位于所述有源区上，所述位线接触隔离部位于所述隔离结构上。

可选地，所述位线接触部的底面低于所述位线接触隔离部底面。

可选地，所述衬底包含多个平行排列的字线组，所述字线组包含两条平行排列的两条字线，对应于多个同向排列的有源区，所述位线接触部及所述位线接触隔离部皆分布于所述字线组的两条所述字线之间。

可选地，所述字线呈直线型，所述位线呈波浪线型，所述位线的延伸方向与所述字线的延伸方向垂直。

可选地，所述位线接触隔离部的材料选自氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种。

如上所述，本实用新型的半导体储存器结构，具有以下有益效果：本实用新型的半导体储存器结构包括衬底、一刻蚀终止层的多个位线接触隔离部、一接触材料的多个位线接触部及多条位线，其中，多个所述位线接触隔离部分立设置于所述衬底上，以在所述衬底中隔离出多个位线接触区，在一延伸方向上，所述衬底的位线接触区的上表面和所述位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面，多个所述位线接触部设置于所述位线接触区上，在所述延伸方向上，所述位线接触部之间藉由所述位线接触隔离部隔离，且所述位线接触部与所述位线接触隔离部分立设置，每条所述位线的底面分别与多个所述位线接触部的顶面连接。本实用新型的半导体储存器结构能够实现在位线接触材料沉积之前首先制作得到位线接触隔离部，使得位线接触部在沉积阶段就被位线接触隔离部隔离开，即使后续蚀刻过程中出现蚀刻不完全，也不会导致位线短路的情况。本实用新型能够避免因接触材料未被蚀刻完全导致位线短路的情况，并增加后续位线蚀刻的制程窗口，同时预防因接触材料过刻蚀引起位线接触的阻值增大。

附图说明

图1-图7显示为现有技术中的位线接触制作方法各步骤所呈现的结构示意图。

图8-图9显示为现有技术中位线之间的接触材料未被蚀刻完全所呈现的结构示意图。

图10显示为提供的衬底的结构剖视图。

图11显示为形成一硬掩膜层在刻蚀终止层之上，形成一光刻胶层在硬掩膜层之上，并将光刻胶层图形化后所呈现的结构俯视图。

图12a显示为图11所示结构的E-E’向剖面图。

图12b显示为本将硬掩膜层图形化后所呈现的结构剖视图。

图13显示为形成多个分立设置的接触通孔在刻蚀终止层中之后所呈现的结构俯视图。

图14显示为图13所示结构的F-F’向剖面图。

图15显示为形成接触材料在接触通孔中之后所呈现的结构俯视图。

图16显示为图15所示结构的G-G’向剖面图。

图17显示为去除位线接触隔离部上方多余的接触材料之后所呈现的结构俯视图。

图18显示为图17所示结构的H-H’向剖面图。

图19显示为形成多条位线之后所呈现的结构俯视图。

图20显示为去除初始接触部未被位线覆盖的部分之后所呈现的结构俯视图。

图21显示为图20所示结构的I-I’向剖面图。

元件标号说明

101 衬底

102 氮化硅层

103 硬掩膜层

104 光阻层

105 隔离结构

106 沟槽

107 接触材料

108 位线

109 位线接触

110 保护层

111 字线

201 衬底

202 刻蚀终止层

203 隔离结构

204 接触通孔

205 位线接触隔离部

206 硬掩膜层

207 光刻胶层

208 字线

209 接触材料

210 初始接触部

211 位线

212 位线接触部

213 位线保护层

214 有源区

215 位线接触区

I 字线组

X 位线的延伸方向

Y 字线的延伸方向

d 接触通孔的深度

w 接触通孔在字线延伸方向上的长度

t 深度

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图10至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图20及图21所示，本实用新型提供一种半导体储存器结构，其中，图20显示为该半导体储存器结构的俯视图，图21显示为图20所示结构的I-I’向剖面图，可见，所述半导体储存器结构包括衬底201、一刻蚀终止层的多个位线接触隔离部205、一接触材料的多个位线接触部212及多条位线211。

具体的，多个所述位线接触隔离部205分立设置于所述衬底201上，以在所述衬底中隔离出多个位线接触区215，在一延伸方向上，所述衬底的位线接触区的上表面和所述位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面。

具体的，多个所述位线接触部212设置于所述位线接触区215上，在所述延伸方向上，所述位线接触部212之间藉由所述位线接触隔离部205隔离，且所述位线接触部212与所述位线接触隔离部205分立设置。

具体的，每条所述位线211的底面分别与多个所述位线接触部212的顶面连接。本实施例中，所述位线211之上更形成有位线保护层213。

具体的，所述位线接触区215更陷入于所述衬底的上表面。作为示例，所述位线接触区215的更陷入深度为t，本实施例中，所述深度t介于1nm～5nm之间，所述位线接触隔离部的厚度介于20nm～60nm之间。

具体的，所述衬底201中更形成有隔离结构203，所述隔离结构203在所述衬底201中界定出多个有源区214。本实施例中，所述隔离结构203为浅沟槽隔离结构(STI)。根据不同半导体储存器结构的要求，所述有源区可采用不同的布局，此处不应过分限制本实用新型的保护范围。

具体的，所述位线接触部212位于所述有源区214上，所述位线接触隔离部205位于所述隔离结构203上。

作为示例，所述位线接触部212的底面低于所述位线接触隔离部205的底面。

作为示例，所述衬底201包含多个平行排列的字线组I，每个所述字线组I均包含平行排列的两条字线208，对应于多个同向排列的有源区，所述位线接触部212及所述位线接触隔离部205皆分布于所述字线组的两条所述字线之间。本实施例中，所述字线208采用埋入式(埋入所述衬底中)，在俯视图中不可见，为了显示所述字线208与所述位线接触隔离部205、位线接触部212及位线211之间的相对位置关系，图20中采用虚线示出了所述字线208的边界。

作为示例，所述字线208呈直线型，所述位线211呈波浪线型，所述位线的延伸方向X与所述字线的延伸方向Y垂直。在其它实施例中，所述字线与位线也可以根据需要采用其它线型，此处不应过分限制本实用新型的保护范围。

作为示例，所述位线接触隔离部205的材料选自氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种。

本实用新型的半导体储存器结构中，位线接触部被位线接触隔离部所间隔，能够有效防止位线位线短路的情况，并增加后续位线蚀刻的制程窗口，同时预防因接触材料过刻蚀引起位线接触的阻值增大。

实施例二

本实施例提供一种制作实施例一中半导体储存器的位线接触部的方法，包括以下步骤：

如图10所示，执行步骤S1：提供一衬底201，所述衬底上形成有一刻蚀终止层202。

具体的，所述衬底201可以采用Si、SiGe、SOI等常规的半导体材料，本实施例中，所述衬底201以硅衬底为例。

具体的，所述衬底201中更形成有隔离结构203，所述隔离结构203在所述衬底201中界定出多个有源区214。本实施例中，所述隔离结构203为浅沟槽隔离结构(STI)。根据不同半导体储存器结构的要求，所述有源区可采用不同的布局，此处不应过分限制本实用新型的保护范围。

具体的，所述刻蚀终止层202还具有保护所述衬底201的作用。作为示例，所述刻蚀终止层202的材料选自氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种，本实施例中，所述刻蚀终止层202的材料优选采用氮化硅。

如图13及图14所示，执行步骤S2：形成多个分立设置的接触通孔204在所述刻蚀终止层202中，以形成位于在字线之间所述衬底上的多个位线接触隔离部205，以间隔所述接触通孔，其中，图13显示为俯视图，图14显示为图13所示结构的F-F’向剖面图。

具体的，所述接触通孔204位于所述有源区214之上，所述接触通孔204的底部暴露出所述有源区214，且所述位线接触隔离部205位于所述隔离结构203之上。

具体的，通过一定程度的过刻蚀将所述接触通孔204往下延伸至所述有源区214中，以使所述接触通孔204底部低于所述刻蚀终止层202下表面。所述接触通孔由所述衬底上表面具有更凹陷深度，可以加大位线接触部的底部和位线接触隔离部的顶部两者高度差，以利位线接触部的分离。作为示例，所述接触通孔的深度d的范围介于20nm～60nm之间。

作为示例，所述衬底201包含多个平行排列的字线组I，每个所述字线组I均包含平行排列的两条字线208。本实施例中，所述字线208采用埋入式(埋入所述衬底中)，也可以是常规式(形成于所述衬底之上)。需要指出的是，为了显示所述字线208与所述接触通孔204之间的相对位置关系，图13中采用虚线示出了所述字线208的边界，但实际上，由于所述字线208为埋入式，在所述衬底201上形成各个材料层时，这些材料层不仅覆盖于字线之间的区域，还覆盖于字线上方的区域，俯视图中字线不可见，且所述字线不会被重新露出。

具体的，对应于多个同向排列的有源区，所述接触通孔204及所述位线接触隔离部205皆分布于所述字线组I的两条所述字线208之间。作为示例，所述字线208呈直线型，所述接触通孔204在所述字线的延伸方向Y上的长度w介于10nm～70nm之间。

作为示例，参见图11、图12a、图12b、图13及图14，形成所述接触通孔204包括以下步骤：

S2-1：形成一硬掩膜层206在所述刻蚀终止层202上；

S2-2：形成一光刻胶层207在所述硬掩膜层206上，并将所述光刻胶层207图形化，其中，图11显示为图形化所述光刻胶层207之后所呈现的结构俯视图，图12a显示为图11所示结构的E-E’向剖面图，其中，图11中采用虚线示出了所述字线208的边界。

S2-3：以图形化的所述光刻胶层207为掩膜对所述硬掩膜层206进行刻蚀，以将所述光刻胶层207的图形转移至所述硬掩膜层206，使所述硬掩膜层206图形化，其中，所述硬掩膜层206图形化之后的结构如图12b所示；

S2-4：以图形化的所述硬掩膜层206为掩膜，刻蚀所述刻蚀终止层202，以得到所述接触通孔204(如图13及图14所示)。

作为示例，采用等离子体干法刻蚀将所述光刻胶层207的图形转移至所述硬掩膜层206，再在所述衬底上完成沟槽，得到被隔离的多个所述接触通孔204。

如图15及图16所示，执行步骤S3：形成接触材料209在所述接触通孔204中，所述接触材料209填满所述接触通孔204并覆盖所述位线接触隔离部205。

作为示例，形成所述接触材料209之前，对所述衬底在所述接触通孔204底部进行离子注入，以降低所述接触通孔204底部材料的接触电阻。

作为示例，采用化学气相沉积法形成所述接触材料209。所述接触材料209可选用但不限于钨等导电材料。所述位线接触隔离部205的材料与所述刻蚀终止层202一致，选自氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种。

如图17及图18所示，执行步骤S4：去除所述位线接触隔离部205上方多余的所述接触材料，以形成在所述接触通孔中且藉由所述位线接触隔离部205底部间隔的多个初始接触部210，其中，图17中采用虚线示出了所述字线208的边界。

作为示例，采用等离子体干法刻蚀去除多余的所述接触材料，得到被隔离的多个所述初始接触部210。

需要指出的是，本步骤中非一定要达到位线接触的预先分离，有可能先切掉所述位线接触隔离部上方多余的所述接触材料的一部分或一半，另一部分或另一半由形成多条位线时做出位线接触的分离，同时位线接触隔离部主要用于间隔多个初始接触部在字线延伸方向的底部，对于初始接触部的顶部可间隔可不间隔。

如图19、图20及图21所示，执行步骤S5：形成多条位线211，每条所述位线211的底面分别与多个所述初始接触部210的顶面连接，且所述初始接触部210的顶面未被所述位线211完全覆盖，进一步去除所述初始接触部205未被所述位线211覆盖的部分，保留所述初始接触部210位于所述位线211下方的部分作为位线接触部212，其中，图19与图20中均采用虚线示出了所述字线208的边界。

作为示例，所述位线211呈波浪线型，所述位线的延伸方向X与所述字线的延伸方向Y垂直。波浪形的位线可更加充分利用空间，有利于增加存储密度。当然，在其它实施例中，所述位线也可以采用直线型或其它线型，此处不应过分限制本实用新型的保护范围。

作为示例，在形成所述位线211时，同时形成位于所述位线211之上的位线保护层213，以在去除所述初始接触部210未被所述位线211覆盖的部分的过程中保护所述位线211。

作为示例，采用等离子体干法刻蚀蚀刻位线之间的接触材料，留下位线下方的接触材料。

至此，制作完成半导体储存器结构的位线接触部。本实施例的制作方法中，在位线接触材料沉积之前首先制作得到位线接触隔离部，使得位线接触部在沉积阶段就被位线接触隔离部隔离开，即使后续蚀刻过程中出现蚀刻不完全，也不会导致位线短路的情况。本实施例的制作方法能够避免因接触材料未被蚀刻完全导致位线短路的情况，并增加后续位线蚀刻的制程窗口，同时预防因接触材料过刻蚀引起位线接触的阻值增大。

综上所述，本实用新型的半导体储存器结构包括衬底、一刻蚀终止层的多个位线接触隔离部、一接触材料的多个位线接触部及多条位线，其中，多个所述位线接触隔离部分立设置于所述衬底上，以在所述衬底中隔离出多个位线接触区，在一延伸方向上，所述衬底的位线接触区的上表面和所述位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面，多个所述位线接触部设置于所述位线接触区上，在所述延伸方向上，所述位线接触部之间藉由所述位线接触隔离部隔离，且所述位线接触部与所述位线接触隔离部分立设置，每条所述位线的底面分别与多个所述位线接触部的顶面连接。本实用新型的半导体储存器结构能够实现在位线接触材料沉积之前首先制作得到位线接触隔离部，使得位线接触部在沉积阶段就被位线接触隔离部隔离开，即使后续蚀刻过程中出现蚀刻不完全，也不会导致位线短路的情况。本实用新型能够避免因接触材料未被蚀刻完全导致位线短路的情况，并增加后续位线蚀刻的制程窗口，同时预防因接触材料过刻蚀引起位线接触的阻值增大。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (10)

1.一种半导体储存器结构，其特征在于，包括：

衬底；

一刻蚀终止层的多个位线接触隔离部，分立设置于所述衬底上，以在所述衬底中隔离出多个位线接触区，在一延伸方向上，所述衬底的位线接触区的上表面和所述位线接触隔离部的顶面和侧面构成为一具有高度差的接触材料形成表面；

一接触材料的多个位线接触部，设置于所述位线接触区上，在所述延伸方向上，所述位线接触部之间藉由所述位线接触隔离部隔离，且所述位线接触部与所述位线接触隔离部分立设置；

多条位线，每条所述位线的底面分别与多个所述位线接触部的顶面连接。

2.根据权利要求1所述的半导体储存器结构，其特征在于：所述位线接触区更陷入于所述衬底的上表面。

3.根据权利要求2所述的半导体储存器结构，其特征在于：所述位线接触区的更陷入深度介于1nm～5nm之间。

4.根据权利要求1所述的半导体储存器结构，其特征在于：所述位线接触隔离部的厚度介于20nm～60nm之间。

5.根据权利要求1所述的半导体储存器结构，其特征在于：所述位线上更形成有位线保护层。

6.根据权利要求1所述的半导体储存器结构，其特征在于：所述衬底中更形成有隔离结构，所述隔离结构在所述衬底中界定出多个有源区，所述位线接触部位于所述有源区上，所述位线接触隔离部位于所述隔离结构上。

7.根据权利要求1所述的半导体储存器结构，其特征在于：所述位线接触部的底面低于所述位线接触隔离部底面。

8.根据权利要求1所述的半导体储存器结构，其特征在于：所述衬底包含多个平行排列的字线组，所述字线组包含两条平行排列的两条字线，对应于多个同向排列的有源区，所述位线接触部及所述位线接触隔离部皆分布于所述字线组的两条所述字线之间。

9.根据权利要求8所述的半导体储存器结构，其特征在于：所述字线呈直线型，所述位线呈波浪线型，所述位线的延伸方向与所述字线的延伸方向垂直。

10.根据权利要求1所述的半导体储存器结构，其特征在于：所述位线接触隔离部的材料选自氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅以及氮化硼所构成群组的其中一种。