CN103489831A - 具有多层式存储节点的半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有多层式存储节点的半导体器件及其制造方法，所述方法包括以下步骤：在衬底的第二区之上形成第一电介质结构以暴露出衬底的第一区；在包括第一电介质结构的整个表面之上形成阻挡层；在第一区中的阻挡层之上形成第二电介质结构；通过刻蚀第二电介质结构、阻挡层以及第一电介质结构而分别在第一区和第二区中形成第一开口部和第二开口部；形成填充在第一开口部中的第一导电图案和填充在第二开口部中的第二导电图案；形成保护层以覆盖第二区；以及去除第二电介质结构。
Description
相关申请的交叉引用
本申请要求2012年6月11日提交的申请号为10-2012-0062199的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种用于制造半导体器件的方法，更具体而言，涉及一种具有多层式存储节点的半导体器件及其制造方法。
背景技术
在DRAM中，电容器（例如，利用30nm以下工艺形成的电容器）的电容（Cs）随着节距尺寸（pitch size）的减小而降低。因此，为了增加电容，在DRAM制造工艺中形成具有高的高宽比（例如，30的高宽比或30以上的高宽比）的开口部，并且要使用用于形成所述开口部的刻蚀工艺。通过刻蚀模制层来获得开口部，并且在开口部中形成存储节点。随着存储节点的高度增加，要使用高高宽比刻蚀工艺。由于高高宽比刻蚀工艺难于执行，所以提出了一种将存储节点层叠成至少两层的方法。例如，可以采用形成第一模制层、形成第一开口部、形成第一存储节点、形成第二模制层、形成第二开口部以及形成第二存储节点的顺序来执行用于将存储节点形成为双层的已知方法。
这种用于将存储节点形成为至少两层的方法是工艺步骤数目显著增加的昂贵工艺。
此外，随着存储节点的高度增加，模制层的高度也增加。因而，金属接触（M1C）的层变高。这里，金属接触（M1C）指的是用于将金属线（M1）与电容器的极板连接的接触。此外，金属接触指的是将用于与位线连接的金属线（M1）与外围电路区的晶体管的源极/漏极连接的接触。
在增加模制层的高度以保证电容器的电容的情况下，随着在外围电路区中所形成的用于金属接触的接触孔的深度的增加，高宽比增大。由于这个原因，在刻蚀工艺期间可能不能开放接触孔，或者即使当接触孔开放时底部临界尺寸也会减小，导致金属接触在金属孔中填充不佳。
发明内容
本发明的实施例针对一种可以通过形成多层式存储节点来保证电容的半导体器件及其制造方法。
本发明的实施例针对一种可以通过在单元区中形成存储节点并在外围电路区中形成金属线来减少工艺步骤的数目的半导体器件及其制造方法。
本发明的实施例针对一种可以防止由于金属接触的高高宽比而导致产生接触孔开放不佳和金属接触填充不佳的半导体器件及其制造方法。
根据本发明的一个实施例，一种半导体器件包括：衬底，所述衬底包括单元区和外围电路区；电介质结构，所述电介质结构覆盖外围电路区中的衬底；阻挡层，所述阻挡层形成在单元区和包括电介质结构的外围电路区的整个表面之上；多个存储节点，所述多个存储节点形成在单元区中的衬底之上，并且穿通阻挡层；多个金属线，所述多个金属线形成在外围电路区中的衬底之上，并且穿通阻挡层和电介质结构；以及保护层，所述保护层覆盖多个金属线。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：在衬底的第二区之上形成第一电介质结构以暴露出衬底的第一区；在包括第一电介质结构的整个表面之上形成阻挡层；在第一区中的阻挡层之上形成第二电介质结构；通过刻蚀第二电介质结构、阻挡层、以及第一电介质结构而分别在第一区和第二区中形成第一开口部和第二开口部；形成填充在第一开口部中的第一导电图案和填充在第二开口部中的第二导电图案；形成保护层以覆盖第二区；以及去除第二电介质结构。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：在衬底的外围区之上形成第一电介质结构以暴露出衬底的单元区；在包括第一电介质结构的整个表面之上形成阻挡层；在第一区中的阻挡层之上形成第二电介质结构；通过刻蚀第二电介质结构、阻挡层、以及第一电介质结构而分别在单元区和外围区中形成第一开口部和第二开口部；形成填充在第一开口部中的第一存储节点和填充在第二开口部中的金属线；形成保护层以覆盖外围电路区；在包括保护层的整个表面之上形成模制层；在第一存储节点之上形成第二存储节点以与第一存储节点连接并填充在模制层中；以及去除第二电介质结构和模制层。
附图说明
图1是说明根据本发明的一个实施例的半导体器件的截面图。
图2A至图2M是说明根据本发明的一个实施例的制造半导体器件的示例性方法的截面图。
图3是示出第一存储节点和金属线的平面图。
图4是示出第一存储节点和金属线的详细示图。
图5是说明用于限定氢气的通道的方法的示图。
具体实施方式
以下将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
在以下描述的本发明的一个实施例中，同时形成第一存储节点和金属线（M0），并且在第一存储节点上形成第二存储节点，借此可以同时实现通过多层式电容器的工艺简化和电容增加。
虽然同时形成第一存储节点和金属线（M0），但是仅将单元区凹陷以使得第一存储节点和金属线（M0）可以执行它们的功能，并且沉积第二刻蚀停止层使得第一存储节点和金属线（M0）彼此分开。通过以这种方式形成第二刻蚀停止层，可以防止在执行湿法浸出工艺时金属线被浸出。
此外，在本发明的实施例中，通过形成仅覆盖外围电路区的保护层，可以防止在执行湿法浸出工艺时金属线被浸出。另外，通过形成保护层，可以防止在随后的极板刻蚀工艺中破坏外围电路区。
通常，在DRAM器件中将第一金属线M1和第二金属线M2形成为两层，并且形成接触插塞M1C以将金属线M1与外围晶体管连接。
在本实施例中，在第一金属线M1之下形成金属线M0，并且形成接触插塞M0C以将金属线M0与外围晶体管连接。
在本实施例中，由于在M1之下额外地形成了M0和M0C，所以可以保证M1C工艺余量。也就是说，在M1C工艺中，可以防止接触孔开放不佳和M1C填充不佳。
图1是说明根据本发明的一个实施例的半导体器件的结构的截面图。
参见图1，在衬底11的第一区100中形成包括多层式存储节点的电容器。在衬底11的第二区200中形成金属线26。第一区100可以包括单元区，第二区200可以包括外围电路区。单元区指的是形成包括单元晶体管的存储器单元的区域。外围电路区指的是形成构成外围电路（诸如感测放大器）和外围晶体管的外围电路线的区域。
首先，作为多层式存储节点，可以层叠第一存储节点25和第二存储节点33。第一存储节点25和第二存储节点33可以具有柱形。可以在多层式存储节点的上侧壁上形成支撑件30A。支撑件30A防止存储节点倒塌。例如，支撑件30A可以具有支撑第二存储节点33的上侧壁的构造。
金属线26是M0，金属接触15（M0C）可以形成在金属线26之下。金属线26可以具有类似线形的形状。可以经由与第一存储节点25相同的工艺来形成金属线26。金属线26和第一存储节点25可以具有相同的高度。也就是说，金属线26的上表面和第一存储节点25的上表面可以齐平。金属线26可以形成在第二电介质层14A、第一刻蚀停止层16A以及第三电介质层17A的层叠结构中。
可以在存储节点之上额外地形成电介质层34A和极板节点35A。极板节点35A的一个端部可以延伸到第二区200与第一区100之间的边界区。
保护层27A可以形成在第二区200中的金属线26上。保护层27A可以仅形成在第二区200中而不形成在第一区100中。
存储节点接触插塞13可以形成在第一存储节点25之下。金属接触15可以形成在金属线26之下。
第二刻蚀停止层20A的一部分可以沿着第一区100与第二区200之间的边界区延伸。第二刻蚀停止层20A不仅可以用作第一区100中的刻蚀停止层，还可以在湿法浸出工艺中用作湿法阻挡层。
图2A至图2M是说明根据本发明的一个实施例的制造半导体器件的示例性方法的截面图。
参见图2A，衬底11包括第一区100和第二区200。衬底11可以包括硅衬底。第一区100可以包括单元区，第二区200可以包括外围电路区。单元区指的是形成包括单元晶体管的存储器单元的区域。外围电路区指的是形成构成外围电路（诸如感测放大器）和外围晶体管的外围电路线的区域。尽管未示出，但是衬底11可以包括隔离区，并且可以包括被隔离区分隔开的多个有源区。可以在衬底11上形成单元晶体管和外围晶体管。单元晶体管可以具有掩埋栅结构。外围晶体管可以具有平面栅结构。此外，可以在衬底11上额外地形成诸如着落插塞（landing plug）的插塞。
在衬底11上形成第一电介质层12。第一电介质层12可以包括氧化硅。第一电介质层12可以是层间电介质（ILD）层。多个存储节点接触插塞13形成为穿通第一区100中的第一电介质层12。可以在形成存储节点接触插塞13之前或之后形成位线（未示出）。位线可以通过采用已知的方法（掩模工艺和刻蚀工艺）来形成，或经由镶嵌工艺来形成。可以利用合并存储节点接触工艺来形成多个存储节点接触插塞13。例如，合并存储节点接触工艺是如下的工艺：同时形成分别与有源区（借助于插入在有源区之间的隔离区而彼此相邻）连接的两个存储节点接触插塞，然后经由镶嵌工艺将这两个存储节点接触插塞彼此分开。镶嵌工艺可以包括用于形成位线的工艺。利用镶嵌工艺来形成位线的方法如下。首先，通过刻蚀第一电介质层和合并存储节点接触插塞来形成类似沟槽形的镶嵌图案。然后，通过形成氮化钛（TiN）层作为阻挡金属层并在阻挡金属层上形成钨（W）层来形成位线。可以在位线的侧壁上额外地形成位线间隔件（未示出），以便保证与存储节点接触插塞的侧向隔离。此后，可以在位线上形成位线覆盖层作为电介质层，诸如氮化硅层。
接着，形成第二电介质层14。第二电介质层14可以包括氧化硅。第二电介质层14可以是层间电介质（ILD）层。金属接触15形成为穿通第二区200中的第二电介质层14和第一电介质层12。金属接触15被称作M0C。例如，经由以下方法来形成金属接触15。首先，在通过刻蚀第二电介质层14和第一电介质层12来限定接触孔之后，形成氮化钛作为阻挡金属。之后，可以经由钨插入工艺将钨层填充在接触孔中来形成金属接触15。
在具有金属接触15的衬底11的整个表面上形成第一刻蚀停止层16。第一刻蚀停止层16可以包括诸如氮化硅的电介质层。
在第一刻蚀停止层16上形成第三电介质层17。第三电介质层17可以包括氧化硅。第三电介质层17可以是层间电介质（ILD）层。
在第三电介质层17上形成第一掩模18以暴露出第一区100并覆盖第二区200。可以利用光致抗蚀剂层来形成第一掩模18。此外，可以利用硬掩模制层来形成第一掩模18。在第二区200包括外围电路区的情况下，第一掩模18可以是外围封闭掩模（peripheralclosed mask，PCM）。
参见图2B，利用第一掩模18作为刻蚀阻挡层来去除第一区100中的第三电介质层17、第一刻蚀停止层16以及第二电介质层14。借此，在第一区100中形成凹陷19。通过以这种方式限定凹陷19，在第一区100中暴露出存储节点接触插塞13和第一电介质层12的表面。另外，通过凹陷19，在第一区100与第二区200之间形成台阶。
参见图2C，在包括凹陷19的所得结构的整个表面上形成第二刻蚀停止层20。第二刻蚀停止层20可以包括诸如氮化硅层的氮化物层。第二刻蚀停止层20还可以用作防止在随后的湿法浸出工艺期间在第二区200中破坏金属线的阻挡层。换言之，第二刻蚀停止层20可以用作防止第二电介质层14A和第三电介质层17A在第二区200中被去除的湿法阻挡层。
在第二刻蚀停止层20上形成第四电介质层21。第四电介质层21可以包括氧化硅。在随后形成第一存储节点之后，第四电介质层21在湿法浸出工艺期间被去除。因此，第四电介质层21可以是提供要形成第一存储节点的开口部的模制层。随后，可以将第四电介质层21平坦化。据此，消除了第一区100与第二区200之间的台阶。
通过以这种方式将第四电介质层21平坦化，第四电介质层21仅保留在第一区100中而未保留在第二区200中。第二刻蚀停止层20具有覆盖第二区200中的电介质层的形状。第四电介质层21可以形成为具有与存储节点的总高度的1/2相对应的高度（或厚度）。例如，当存储节点形成为具有大约
的总高度时，第四电介质层21可以形成为具有
的高度。存储节点的总高度表示包括第一存储节点和第二存储节点的多层式存储节点的总高度。
参见图2D，在第四电介质层21上形成第二掩模22。第二掩模22具有将用于在第一区100中形成第一开口部的图案和用于在第二区200中形成第二开口部的图案合并在一起的形状。
分别在第一区100和第二区200中限定第一开口部23和第二开口部24。可以同时限定第一开口部23和第二开口部24。
通过利用第二掩模22作为刻蚀阻挡层来刻蚀第四电介质层21而限定第一开口部23。在限定第一开口部23时，刻蚀在第二刻蚀停止层20停止。接着，通过刻蚀第二刻蚀停止层20来暴露出存储节点接触插塞13。
通过利用第二掩模22作为刻蚀阻挡来顺序地刻蚀第二刻蚀停止层20和第三电介质层17A而限定第二开口部24。在限定第二开口部24时，刻蚀在第一刻蚀停止层16A停止。接着，通过刻蚀第一刻蚀停止层16A来暴露出第一金属接触15。
可以利用第二掩模22来同时形成第一开口部23和第二开口部24。第一开口部23是要形成存储节点的空间，并且可以是孔型。第二开口部24是要形成金属线的空间，并且可以是沟槽型。
在由于节距尺寸小而使单次曝光困难的情况下，可以经由孔双图案化技术（holedouble patterning Technology，HDPT）工艺来形成第一开口部23和第二开口部24。
由于以这种方式来限定第一开口部23和第二开口部24，所以第二刻蚀停止层20可以保留下来，如附图标记20A所标示的。
参见图2E，形成导电图案以填充第一开口部23和第二开口部24。将第一存储节点25填充在第一开口部23中。将金属线（M0）26填充在第二开口部24中。第一存储节点25是柱型。金属线26是线型。为了形成第一存储节点25和金属线26，可以在所得结构的整个表面上沉积导电层以填充第一开口部23和第二开口部24，然后将其平坦化。作为导电层，可以单独地形成钛（Ti）层、氮化钛（TiN）层或钨（W）层，或者可以层叠钛层、氮化钛层以及钨层。当通过层叠钛层、氮化钛层以及钨层来形成导电层时，考虑随后要形成的第二存储节点的重叠来确定氮化钛的厚度。
图3是示出第一存储节点和金属线的平面图。第一存储节点25具有柱形。金属线26具有类似线形的形状。
图4是示出第一存储节点和金属线的详细示图。
参见图4，可以通过层叠钛层250、氮化钛层251以及钨层252来形成第一存储节点25和金属线26。可以利用氮化钛层253来形成第二存储节点33。当通过以层叠钛层250、氮化钛层251以及钨层252这种方式来形成第一存储节点25和金属线26时，考虑随后要形成的第二存储节点33的重叠来确定氮化钛层251的厚度。借此，可以防止在随后的工艺期间暴露第一存储节点25的钨层252。通过层叠钛层250、氮化钛层251以及钨层252作为金属线26，可以通过钨层252减小金属线26的电阻。此外，由于通过氮化钛层251和253来形成第一存储节点25和第二存储节点33，所以电容器可以具有TiN/电介质层/TiN的结构。
参见图2F，形成第三刻蚀停止层27。第三刻蚀停止层27可以包括诸如氮化硅的氮化物层。在第三刻蚀停止层27上形成第三掩模28。第三掩模28具有暴露第一区100而覆盖第二区200的形状。可以利用光致抗蚀剂层来形成第三掩模28。
参见图2G，利用第三掩模28作为刻蚀阻挡层来去除第一区100中的第三刻蚀停止层27。据此，形成保护层27A以覆盖第二区200。保护层27A起到在随后的湿法浸出工艺中保护第二区200的作用。此外，保护层27A起到在随后的极板刻蚀工艺期间防止发生短路的作用。此外，保护层27A可以在随后的M1C刻蚀期间用作刻蚀停止层。
参见图2H，在包括保护层27A的所得结构的整个表面上层叠模制层29和支撑层30。模制层29可以包括诸如氧化硅的氧化物层。例如，可以通过单独地形成PSG或PETEOS来形成模制层29，或通过层叠PSG和PETEOS来形成模制层29。模制层29可以形成为具有与存储节点的总高度的1/2相对应的高度（或厚度）。例如，当存储节点形成为具有大约
的总高度时，模制层29可以形成为具有
的高度。
支撑层30可以包括诸如氮化硅的氮化物层。支撑层30可以形成为相对于模制层29具有刻蚀选择性的电介质层。例如，支撑层30可以包括氮化硅（Si3N4）。尽管未示出，但是可以在支撑层30上额外地形成用于在随后的刻蚀工艺期间保护支撑层30的覆盖层。覆盖层可以包括氧化硅（SiO2）。
在支撑层30上形成第四掩模31。第四掩模31是形成用于在第一区100中限定第三开口部的图案的掩模。第三开口部是孔型，并且是要形成第二存储节点的空间。
利用第四掩模31来刻蚀支撑层30和模制层29。因此，在第一区100中限定第三开口部32。第三开口部32可以是孔型。第一存储节点25在第三开口部32的底部暴露。
参见图2I，形成第二存储节点33以填充第三开口部32。第二存储节点33具有柱形。为了形成第二存储节点33，可以在所得结构的整个表面上沉积导电层以填充第三开口部32，然后将其平坦化。导电层可以形成为氮化钛（TiN）层。
通过以这种方式形成第二存储节点33，获得层叠了第一存储节点25和第二存储节点33的多层式存储节点。由于第一存储节点25和第二存储节点33具有柱形，所以多层式存储节点成为柱形存储节点。
参见图2J，通过部分地刻蚀支撑层30来形成支撑件30A。支撑件30A仅形成在第一区100中而不形成在第二区200中。因此，当部分地刻蚀支撑层30时，支撑层30从第二区200中完全地去除，而仅在第一区100中被刻蚀成具有第四开口部30B。
执行湿法浸出工艺。通过供应湿法化学药品来执行湿法浸出工艺，经由第四开口部30B来供应湿法化学药品并去除模制层29。由此，模制层29从第一区100和第二区200中完全地去除。可以利用基于氟酸的溶液来执行湿法浸出工艺。当执行湿法浸出工艺时，由于存在支撑件30A，可以防止第一存储节点25和第二存储节点33倒塌。此外，当执行湿法浸出工艺时，由于存在保护层27A和第二刻蚀停止层20A，可以防止第二区200中的结构被破坏。在去除模制层29之后，去除第四电介质层21。
通过执行如上所述的湿法浸出工艺，暴露出第一区100中的第一存储节点25和第二存储节点33的外壁。
参见图2K，沉积电介质层34和导电层35。可以通过沉积诸如氧化锆（ZrO2）的高k电介质物质来形成电介质层34，或者可以将电介质层34形成为氧化锆、氧化铝（Al2O3）以及氧化锆的多层式结构，即ZAZ多层式结构。可以通过沉积氮化钛TiN和钨W来形成导电层35。
参见图2L，通过刻蚀导电层35，在第一区100中形成极板节点35A。极板节点35A不形成在第二区200中。当执行用于形成极板节点35A的刻蚀工艺时，由保护层27A来保护第二区200中的结构。例如，当刻蚀极板节点35A时，防止金属线26被破坏，由此，防止极板节点35A和金属线26短路。
在形成极板节点35A之后，可以刻蚀电介质层34。电介质层34仅保留在第一区100中，如由附图标记34A所标示的。
此外，当执行极板刻蚀工艺时，可以通过部分地刻蚀第二刻蚀停止层20A或保护层27A来限定氢气通道。
图5是说明用于限定氢气的通道的方法的示图。
参见图5，通过部分地刻蚀第二刻蚀停止层20A来限定氢气（H2）的通道。借此，在作为后端工艺的在氢气氛围下所执行的后续退火工艺期间接触到单元晶体管的氢原子的数目增加，由此可以显著地减少单元栅电介质层的界面陷阱密度。结果，由于改善了单元晶体管的泄漏电流特性，所以可以延长刷新周期。大部分半导体器件、诸如DRAM是利用氢气退火工艺作为后端工艺制造的。氢气退火工艺在减小晶体管的缺陷密度上非常有效，具体地，在减小栅电介质层的界面陷阱密度上非常有效。因此，在执行氢气退火工艺的情况下，可以改善刷新特性。氢气退火工艺一般在形成金属线和钝化层之后执行。
在另一个实施例中，为了限定氢气的通道，可以在第二区200和第一区100之间的边界区中部分地刻蚀或完全地刻蚀保护层27A。此外，在另一个实施例中，可以在第二区200与第一区100之间的边界区中刻蚀保护层27A、第二刻蚀停止层20A、第三电介质层17A以及第一刻蚀停止层16A。
参见图2M，在随后形成层间电介质层36之后，可以执行用于形成第一金属接触（M1C）37和第一金属线（M1）38的工艺。
从以上描述明显可知，在本发明的实施例中，由于形成多层式存储节点，所以可以充分地保证电容。
此外，由于同时形成金属线和存储节点，所以可以将工艺步骤的数目减小多达10~15%。
此外，在本发明的实施例中，因为额外地形成金属线和金属接触，所以可以保证M1C工艺余量。也就是说，在M1C工艺期间，可以防止接触孔不完全地开放，并且可以防止金属接触不完全地填充接触孔。
虽然已经参照具体的实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (30)
1.一种制造半导体器件的方法，包括以下步骤：
在衬底的第二区之上形成第一电介质结构以暴露出所述衬底的第一区；
在包括所述第一电介质结构的整个表面之上形成阻挡层；
在所述第一区中的阻挡层之上形成第二电介质结构；
通过刻蚀所述第二电介质结构、所述阻挡层以及所述第一电介质结构而分别在所述第一区和所述第二区中形成第一开口部和第二开口部；
形成填充在所述第一开口部中的第一导电图案和填充在所述第二开口部中的第二导电图案；
形成保护层以覆盖所述第二区；以及
去除所述第二电介质结构。
2.如权利要求1所述的方法，其中，形成所述第一电介质结构的步骤包括以下步骤：
在所述衬底之上形成刻蚀停止层；
在所述刻蚀停止层之上形成第一电介质层；
在所述第一电介质层之上形成第一掩模以覆盖所述第二区；以及
利用所述第一掩模作为刻蚀阻挡层来刻蚀所述第一电介质层和所述刻蚀停止层，以在所述第一区中形成凹陷。
3.如权利要求1所述的方法，其中，利用合并的掩模作为刻蚀阻挡层来形成所述第一开口部和所述第二开口部。
4.如权利要求1所述的方法，其中，所述第一开口部具有孔形，所述第二开口部具有沟槽形。
5.如权利要求1所述的方法，其中，所述阻挡层和所述保护层中的每个包括氮化物层。
6.如权利要求2所述的方法，其中，形成所述第二电介质结构的步骤包括以下步骤：
在包括所述阻挡层的整个表面之上形成第二电介质层以填充所述凹陷；以及
将所述第二电介质层平坦化，直到暴露出所述第二区中的阻挡层。
7.如权利要求1所述的方法，其中，形成所述保护层以覆盖所述第二区的步骤包括以下步骤：
在包括所述第一导电图案和所述第二导电图案的整个表面之上形成第三电介质层；
在所述第三电介质层之上形成第二掩模以覆盖所述第二区；以及
利用所述第二掩模作为刻蚀阻挡层来去除所述第一区中的第三电介质层。
8.如权利要求1所述的方法，其中，通过湿法浸出工艺来实现去除所述第二电介质结构。
9.如权利要求1所述的方法，其中，所述第一区包括单元区，所述第二区包括外围电路区。
10.如权利要求1所述的方法，其中，所述第一导电图案包括存储节点。
11.如权利要求1所述的方法，其中，所述第二导电图案包括金属线。
12.如权利要求1所述的方法，还包括以下步骤：
在所述第一导电图案之上形成第三导电图案，
其中，所述第一导电图案是柱形图案。
13.如权利要求1所述的方法，还包括以下步骤：
在去除所述第二电介质结构之后，通过部分地去除所述第一区与所述第二区之间的边界区中的保护层或阻挡层来形成氢气的通道。
14.一种制造半导体器件的方法，包括以下步骤：
在衬底的外围区之上形成第一电介质结构以暴露出所述衬底的单元区；
在包括所述第一电介质结构的整个表面之上形成阻挡层；
在所述第一区中的阻挡层之上形成第二电介质结构；
通过刻蚀所述第二电介质结构、所述阻挡层以及所述第一电介质结构而分别在所述单元区和所述外围电路区中形成第一开口部和第二开口部；
形成填充在所述第一开口部中的第一存储节点和填充在所述第二开口部中的金属线；
形成保护层以覆盖所述外围电路区；
在包括所述保护层的整个表面之上形成模制层；
在所述第一存储节点之上形成第二存储节点以与所述第一存储节点连接并填充在所述模制层中；以及
去除所述第二电介质结构和所述模制层。
15.如权利要求14所述的方法，其中，形成所述第一电介质结构的步骤包括以下步骤：
在所述衬底之上形成刻蚀停止层；
在所述刻蚀停止层之上形成第一电介质层；
在所述第一电介质层之上形成第一掩模以覆盖所述外围电路区；以及
利用所述第一掩模作为刻蚀阻挡层来刻蚀所述第一电介质层和所述刻蚀停止层，以在所述单元区中形成凹陷。
16.如权利要求14所述的方法，其中，利用合并的掩模作为刻蚀阻挡层来形成所述第一开口部和所述第二开口部。
17.如权利要求14所述的方法，其中，所述第一开口部具有孔形，所述第二开口部具有沟槽形。
18.如权利要求14所述的方法，其中，所述阻挡层和所述保护层中的每个包括氮化物层。
19.如权利要求15所述的方法，其中，形成所述第二电介质结构的步骤包括以下步骤：
在包括所述阻挡层的整个表面之上形成第二电介质层以填充所述凹陷；以及
将所述第二电介质层平坦化，直到暴露出所述外围电路区中的阻挡层。
20.如权利要求14所述的方法，其中，形成所述保护层以覆盖所述外围电路区的步骤包括以下步骤：
在包括所述第一导电图案和所述第二导电图案的整个表面之上形成第三电介质层；
在所述第三电介质层之上形成第二掩模以覆盖所述外围电路区；以及
通过利用所述第二掩模作为刻蚀阻挡层来去除所述单元区中的第三电介质层。
21.如权利要求14所述的方法，其中，经由湿法浸出工艺来实现去除所述第二电介质结构。
22.如权利要求14所述的方法，其中，通过层叠钛层、氮化钛层以及钨层来形成所述第一存储节点和所述金属线。
23.如权利要求22所述的方法，其中，所述第二存储节点包括氮化钛层，并且覆盖所述第一存储节点的钨层。
24.如权利要求14所述的方法，还包括以下步骤：
在去除所述第二电介质结构和所述模制层之后，在包括所述第二存储节点的整个表面之上形成电介质层；
在所述电介质层之上形成导电层；
通过刻蚀所述导电层来形成极板节点；以及
通过部分地去除所述单元区和所述外围电路区之间的边界区中的阻挡层或保护层来形成氢气的通道。
25.一种半导体器件，包括：
衬底，所述衬底包括单元区和外围电路区；
电介质结构，所述电介质结构覆盖所述外围电路区中的衬底；
阻挡层，所述阻挡层形成在所述单元区和包括所述电介质结构的所述外围电路区的整个表面之上；
多个存储节点，所述多个存储节点形成在所述单元区中的衬底之上，并穿通所述阻挡层；
多个金属线，所述多个金属线形成在所述外围电路区中的衬底之上，并且穿通所述阻挡层和所述电介质结构；以及
保护层，所述保护层覆盖所述多个金属线。
26.如权利要求25所述的半导体器件，其中，所述存储节点的上表面和所述金属线的上表面彼此齐平。
27.如权利要求25所述的半导体器件，其中，所述存储节点具有多层式柱形存储节点结构。
28.如权利要求25所述的半导体器件，其中，所述存储节点具有层叠了柱形的第一存储节点和柱形的第二存储节点的结构。
29.如权利要求28所述的半导体器件，还包括：
支撑件，所述支撑件包围所述第二存储节点的上侧壁。
30.如权利要求28所述的半导体器件，其中，所述第一存储节点和所述金属线具有层叠了钛层、氮化钛层以及钨层的结构，所述第二存储节点包括氮化钛层。
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|---|---|---|---|
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|---|---|
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| KR (1) | KR101877878B1 (zh) |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108335980A (zh) * | 2016-12-21 | 2018-07-27 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN109755243A (zh) * | 2017-11-02 | 2019-05-14 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN112736035A (zh) * | 2019-10-14 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
| CN113078103A (zh) * | 2021-03-24 | 2021-07-06 | 长鑫存储技术有限公司 | 半导体器件的形成方法及半导体器件 |
| CN113675138A (zh) * | 2020-05-13 | 2021-11-19 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
| WO2022170537A1 (zh) * | 2021-02-09 | 2022-08-18 | 华为技术有限公司 | 具有高深宽比的通孔的电子器件及其形成方法、电子设备 |
| CN116489993A (zh) * | 2023-06-21 | 2023-07-25 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102449613B1 (ko) | 2016-01-06 | 2022-10-04 | 삼성전자주식회사 | 커패시터 |
| US9972633B2 (en) * | 2016-01-27 | 2018-05-15 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| KR102434434B1 (ko) | 2016-03-03 | 2022-08-19 | 삼성전자주식회사 | 반도체 소자 |
| KR102630947B1 (ko) | 2016-04-20 | 2024-01-31 | 에스케이하이닉스 주식회사 | 메모리 장치의 제조 방법 |
| CN108231769B (zh) * | 2016-12-22 | 2019-08-23 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US10411752B1 (en) | 2018-10-29 | 2019-09-10 | Globalfoundries Inc. | Methods, apparatus, and system for high-bandwidth on-mold antennas |
| US11374087B2 (en) * | 2018-12-27 | 2022-06-28 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| KR20210117003A (ko) | 2020-03-18 | 2021-09-28 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
| KR20210147321A (ko) | 2020-05-28 | 2021-12-07 | 삼성전자주식회사 | 반도체 장치 |
| CN113517231B (zh) * | 2021-04-23 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| CN1484293A (zh) * | 2002-09-17 | 2004-03-24 | ����ʿ�뵼������˾ | 电容器及其制造方法 |
| CN1630061A (zh) * | 2003-12-15 | 2005-06-22 | 海力士半导体有限公司 | 在半导体装置中形成金属接点的方法 |
| KR100527564B1 (ko) * | 2004-01-27 | 2005-11-09 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN102034740A (zh) * | 2009-09-30 | 2011-04-27 | 旺宏电子股份有限公司 | 半导体装置及制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY115336A (en) * | 1994-02-18 | 2003-05-31 | Ericsson Telefon Ab L M | Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold |
| KR100521362B1 (ko) * | 2002-05-28 | 2005-10-12 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| KR100532420B1 (ko) | 2003-02-08 | 2005-11-30 | 삼성전자주식회사 | 디램 셀 커패시터 제조 방법 |
| KR100522544B1 (ko) | 2003-04-03 | 2005-10-19 | 삼성전자주식회사 | 캐패시터를 구비하는 반도체 장치 및 그 제조 방법 |
| KR20060074715A (ko) | 2004-12-28 | 2006-07-03 | 주식회사 하이닉스반도체 | 반도체메모리장치 및 그 제조 방법 |
| JP4446179B2 (ja) | 2005-02-02 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR20070081642A (ko) | 2006-02-13 | 2007-08-17 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 및 이에 의해 제조된반도체 메모리 소자 |
| KR20090006314A (ko) * | 2007-07-11 | 2009-01-15 | 주식회사 하이닉스반도체 | 반도체 소자의 배선연결부 형성 방법 |
| KR20100119445A (ko) | 2009-04-30 | 2010-11-09 | 주식회사 하이닉스반도체 | 필린더형 전하저장전극을 구비한 반도체장치 및 그 제조 방법 |
| KR101096450B1 (ko) | 2009-06-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101095699B1 (ko) * | 2009-11-24 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 레저부아 캐패시터 및 그 제조 방법 |
| KR20110078020A (ko) | 2009-12-30 | 2011-07-07 | 주식회사 하이닉스반도체 | 필린더형 전하저장전극을 구비한 반도체장치 제조 방법 |
| KR101583516B1 (ko) | 2010-02-25 | 2016-01-11 | 삼성전자주식회사 | 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치 |
| KR101195268B1 (ko) | 2011-02-14 | 2012-11-14 | 에스케이하이닉스 주식회사 | 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법 |
| KR101204675B1 (ko) * | 2011-02-15 | 2012-11-26 | 에스케이하이닉스 주식회사 | 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법 |
-
2012
- 2012-06-11 KR KR1020120062199A patent/KR101877878B1/ko active IP Right Grant
- 2012-09-07 US US13/607,293 patent/US8841195B2/en active Active
- 2012-11-22 CN CN201210479122.4A patent/CN103489831B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| CN1484293A (zh) * | 2002-09-17 | 2004-03-24 | ����ʿ�뵼������˾ | 电容器及其制造方法 |
| CN1630061A (zh) * | 2003-12-15 | 2005-06-22 | 海力士半导体有限公司 | 在半导体装置中形成金属接点的方法 |
| KR100527564B1 (ko) * | 2004-01-27 | 2005-11-09 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN102034740A (zh) * | 2009-09-30 | 2011-04-27 | 旺宏电子股份有限公司 | 半导体装置及制造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108335980A (zh) * | 2016-12-21 | 2018-07-27 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN108335980B (zh) * | 2016-12-21 | 2022-09-27 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| US11462545B2 (en) | 2016-12-21 | 2022-10-04 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| CN109755243A (zh) * | 2017-11-02 | 2019-05-14 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN112736035A (zh) * | 2019-10-14 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
| CN112736035B (zh) * | 2019-10-14 | 2022-05-06 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
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