TWI434400B - 記憶裝置及其製造方法 - Google Patents

記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI434400B
TWI434400B TW100112923A TW100112923A TWI434400B TW I434400 B TWI434400 B TW I434400B TW 100112923 A TW100112923 A TW 100112923A TW 100112923 A TW100112923 A TW 100112923A TW I434400 B TWI434400 B TW I434400B
Authority
TW
Taiwan
Prior art keywords
memory device
forming
layer
width
trench
Prior art date
Application number
TW100112923A
Other languages
English (en)
Other versions
TW201220475A (en
Inventor
Ying Cheng Chuang
Ping Cheng Hsu
sheng wei Yang
Ming Cheng Chang
Hung Ming Tsai
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201220475A publication Critical patent/TW201220475A/zh
Application granted granted Critical
Publication of TWI434400B publication Critical patent/TWI434400B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

記憶裝置及其製造方法
本發明係關於一種記憶裝置，特別係關於一種具溝槽單元結構之記憶裝置及其製造方法。
由於其構造簡單，動態隨機存取記憶體(dynamic random access memory；DRAM)在單位晶片面積上可比其他種類的記憶體，例如：靜態隨機存取記憶體等，提供更多的記憶體單元。一動態隨機存取記憶體包含複數個隨機存取記憶體單元，各隨機存取記憶體單元包含儲存資料之一電容及一電晶體，其中該電晶體耦接該電容，以控制其充、放電。在讀取操作期間，一字元線致動以導通該電晶體。該導通之電晶體使得該電容兩端之電壓可由一感測放大器透過一位元線被讀取。在寫入操作期間，當字元線致動時，將被寫入之資料提供在該位元線。
為了滿足較佳記憶體儲存的需求，動態隨機存取記憶體之記憶體單元需要縮減尺寸。動態隨機存取記憶體之記憶體單元之尺寸可以幾種方式縮減。一種方法是透過製程技術的進步縮減一動態隨機存取記憶體之記憶體單元之最小特徵尺寸。其他縮減一動態隨機存取記憶體之記憶體單元之尺寸的方法是設計一具有較小特徵尺寸之記憶體單元。舉例而言，現今市場上許多動態隨機存取記憶體晶片具有一尺寸為6F2 之記憶體單元，其中F代表微影製程之特徵尺 寸(Critical Dimension,CD)。
然而，當記憶體單元之尺寸縮小，會產生許多問題。舉例而言，記憶體單元之間或字元線之間的干擾會很容易產生。由於該字元線之截面積減少，造成該字元線之電阻增加。此外，電容及位元線接觸面積的縮減使接觸電阻增加。
本發明提供一種記憶裝置包括：複數個隔離層及複數個溝槽填充物在一方向以交替方式配置、複數個台地狀結構位於該些隔離層及該些溝槽填充物之間、及複數個字元線，每一字元線疊置於該各別的台地狀結構之一側面。在本發明之一實施例中，該溝槽填充物之寬度，由該方向測量，係小於該隔離層之寬度，每一台地狀結構包括至少一對之源/汲極區及至少一通道基部區對應至該對之源/汲極區，且每一該些字元線係位於一各別的台地狀結構之該側壁上，鄰近於該各別的隔離層，且係配置鄰近於該通道基部區。
本發明更提供一種記憶裝置包括：第一及第二隔離層具有一寬度，以一大致等於該寬度的距離彼此隔開、一溝槽填充物位於該些第一及第二隔離層之間、一第一台地狀結構位於該第一隔離層及該溝槽填充物之間、一第二台地狀結構位於該第二隔離層及該溝槽填充物之間、一第一字元線位於該第一隔離層及該第一台地狀結構之間，鄰近於該第一台地狀結構之該通道基部區、及一第二字元線位於該 第二隔離層及該第二台地狀結構之間，鄰近於該第二台地狀結構之該通道基部區，其中每一該第一台地狀結構及該第二台地狀結構包括至少一對之源/汲極區及至少一通道基部區對應至該第一台地狀結構之該對之源/汲極區。
本發明更提供一種記憶裝置之製造方法包括以下步驟：形成複數個第一絕緣塊及複數個第二絕緣塊以交替方式配置於一基板內；形成複數個寬溝槽於該基板內，以形成複數個凸塊；形成一字元線於該些凸塊之每一側壁上；隔離位於該凸塊之每一側壁上的該字元線；及形成一溝槽填充物於該凸塊內，以形成兩台地狀結構，其中該第一絕緣塊及該第二絕緣塊具有不同深度，且該些寬溝槽相對於該些第一絕緣塊係為橫向。
上文已相當廣泛地概述本發明之技術特徵，俾使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。本發明所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本發明的精神和範圍。
圖1例示本發明記憶裝置1之一實施例之透視圖。參考圖1，該記憶裝置1包括複數個台地狀結構11、複數個寬溝 槽12以一絕緣材料填充，以形成複數個隔離層20、複數個窄溝槽13以一絕緣材料被填充，以形成複數個溝槽填充物18、及複數個字元線14。該些寬溝槽12及該些窄溝槽13係在一方向A以交替方式配置，其中該窄溝槽13之寬度W2 ，由該方向A測量，係小於該寬溝槽12之寬度W1 。在本發明之一實施例中，該寬溝槽12之寬度W1 係可約等於微影製程之特徵尺寸(Critical Dimension,CD)，且該窄溝槽13之寬度W2 係可約等於微影製程之特徵尺寸之二分之一。
每一台地狀結構11位於相鄰且對應的該寬溝槽12及該窄溝槽13之間，包括至少一通道基部區111，每一通道基部區111具有二分離的凸部112自該通道基部區111向上延伸、至少一隔離柱113使用任何適合的絕緣材料形成，例如氧化矽，且對應至該通道基部區111、及至少一對之源/汲極區114對應至該通道基部區111。該通道基部區111之二分離的凸部112分別連接該對之源/汲極區114，且該隔離柱113隔離該對之源/汲極區114及該通道基部區111之二分離的凸部112。
每一台地狀結構11另包括複數個隔離結構15以任何適合的絕緣材料製成，例如氧化矽。二相鄰隔離結構15定義該對各別的源/汲極區114及該各別的通道基部區111。在本發明之一實施例中，一電容16連接一源/汲極區114，且另一源/汲極區114連接一對應的位元線17以執行讀取或寫入操作。
在一實施例中，該些源/汲極區114係可為一第二導電 (n+)型，且該通道基部區111係可為一第一導電(p-)型。若需要一p通道裝置，則電晶體內元件之摻雜型式及準位可調整，此為該項技術者所熟知之技術。在一實施例中，該記憶體單元10之面積約等於4F2 或更小，其中F係為微影製程之特徵尺寸。
該溝槽填充物18係可藉由將絕緣材料，例如氧化矽，填入該窄溝槽13形成，以分離設置於方向A之二相鄰台地狀結構11。該溝槽填充物18能將設置於方向A之該些二相鄰台地狀結構11之間的干擾減少到最低限度。
在本發明記憶裝置2之另一實施例中，如圖2所示，首先，該窄溝槽13可被導電材料，例如氮化鈦，填滿以形成一電位線19，其係與位於該窄溝槽13周圍的該通道基部區111電性耦合。形成該些電位線19之後，接著，將絕緣材料填入位於該些電位線19上方之該些窄溝槽13，故形成溝槽填充物18'。該電位線19也能將設置於方向A之該些二相鄰台地狀結構11之間的干擾減少到最低限度。該些電位線19可外加一固定電壓，以避免浮體臨界電壓不穩定。
參考圖1及圖2，在每一寬溝槽12中，二字元線14形成並沿相鄰的台地狀結構11之該些側面121之與寬度方向之垂直方向設置。作為該電晶體閘極之每一字元線14係疊置於一各別的側面121，鄰近於通道基部區111。一氧化層(圖中未示)位於每一字元線14及其對應的台地狀結構11之間。該字元線14係可以為，舉例而言，氮化鈦，或任何適 合的導電材料形成。具體地，每一寬溝槽12被絕緣材料填充形成該隔離層20，以將二字元線14彼此電性隔離。此外，該些字元線14疊置於該台地狀結構11之該些側面121，彼此隔開至最佳可能範圍，使在相同寬溝槽12內之該些字元線14能彼此適當地被隔離，以避免該些字元線14之間的干擾。此外，該字元線14係垂直方向設置，使得其寬度增加以降低其電阻，而不會被記憶體單元之侷限面積所限制。
該些記憶裝置1,2係藉由下列步驟所製成，如圖3至圖19所示。參考圖3，首先處理一基板30，其包含一第二導電(n-)型層301、一第一導電(p-)型層302於該第二導電(n-)型層301上及一第二導電(n+)型層303於該第一導電(p-)型層302上。在本實施例中，該基板30係為一矽基板，但可因應不同目的而為其他型式之基板。該基板30可為摻雜或未摻雜，然而較佳為(p+)型摻雜之晶圓。接著，利用例如化學沈積製程或旋塗製程(spin-on process)之製程，一氧化層31、一氮化層32、一多晶矽層33、一矽酸四乙酯(tetraethyl orthosilicate,TEOS)層34及一光阻層35係設置於該基板30之頂部。利用微影技術將該光阻層35圖樣化以定義一線及間隔圖樣。在本發明一實施例中，線及間隔圖樣包括複數線條互相區隔一距離，其為微影製程之特徵尺寸。
如圖4所示，利用該圖樣化之光阻層35作為蝕刻光罩，蝕刻該矽酸四乙酯層34以形成一線及間隔圖樣。接著，已 蝕刻之該矽酸四乙酯層34用以作為一硬光罩，以進行另一蝕刻製程以移除部分該多晶矽層33，形成一線及間隔圖樣。之後，移除該光阻層35，且氧化矽之第一側壁間隔物36形成於該多晶矽層33及該矽酸四乙酯層34之線條之側壁。第一側壁間隔物36形成至一範圍，使相對之該些第一側壁間隔物36以一距離分開，該距離為微影製程之特徵尺寸之一半。接著，進行乾蝕刻製程，例如電漿蝕刻或離子反應蝕刻，以蝕刻在第一側壁間隔物36之間該第二導電(n+)型層303之暴露區域，蝕刻該氮化層32、該氧化層31至該第二導電(n+)型層303下之該第一導電(p-)型層302，以形成複數個溝槽38，其寬度為微影製程之特徵尺寸之一半。
參考圖5，利用一旋塗製程或一化學氣相沉積製程，沉積絕緣材料，將其填入該些複數個溝槽38。接著，進行一化學機械研磨(Chemical Mechanical Polishing,CMP)製程，以移除位於該多晶矽層33上方之該絕緣材料之一部分，以形成複數個絕緣塊40於該些溝槽38內。
如圖6所示，利用一適合的剝離製程，剝離該多晶矽層33，以顯露該位於底部的氮化層32。之後，以氧化矽製成的第二側壁間隔物37係形成於該些第一側壁間隔物36之側邊，且兩相對之該些第二側壁間隔物37定義一凹槽，該凹槽之寬度為該微影製程之特徵尺寸之一半。接著，透過該些凹槽，進行一乾蝕刻製程，例如電漿蝕刻或反應離子蝕 刻，以蝕刻位於該些凹槽之下該第二導電(n+)型層303的區域，蝕刻該氮化層32、該氧化層31至該第一導電(p-)型層302，以形成複數個溝槽39，其寬度為微影製程之特徵尺寸之一半，其中該溝槽39係較該溝槽38來得淺。該溝槽39隔離該第二導電(n+)型層303，以形成源/汲極區114於該基板30內。
參考圖7，接著，利用一沉積步驟，將該溝槽39以絕緣材料填滿，接著，進行一化學機械研磨製程，以移除位於該氮化層32上方之該絕緣材料之一部分，直到顯露該氮化層32為止，以形成複數個絕緣塊41於該些溝槽39內。每一絕緣塊41隔離位於二源/汲極區114之間的二相鄰絕緣塊40。在本實施例中，該絕緣塊40係形成於深於該絕緣塊41的位置。
參考圖8及圖9，沉積氮化矽，以形成一氮化矽層42於該氮化層32上。接著，利用一沉積製程或一旋塗製程，形成一多晶矽層43、一硬光罩層44及一光阻層45。接著，圖案化該光阻層45，以形成複數個光阻線條451，且相對於該些絕緣塊40,41之延伸方向係為橫向延伸。在一實施例中，光阻線條451具有一寬度，其約為微影製程之特徵尺寸，且兩相鄰光阻線條451間以一距離分開，該距離約等於微影製程之特徵尺寸。
如圖10所示，利用一乾蝕刻步驟，將該經圖案化的光阻層45作為該蝕刻遮罩，蝕刻該硬光罩層44，以形成複數 個寬溝槽12，將該經圖案化的硬光罩層44作為該蝕刻遮罩，以形成複數個凸塊21，其中該些寬溝槽12相對於該些絕緣塊40係為橫向。之後，剝離該硬光罩層44及該經圖案化的光阻層45。在一實施例中，該硬式遮罩層44可包括一矽酸四乙酯層。
參考圖11，形成一薄氧化層47，接著利用一適合的沉積製程，將一導電層48沉積於該薄氧化層47上，其中該導電層48可包括一氮化鈦。接著，利用一非等方性蝕刻製程，局部移除該導電層48，並留下部分該導電層48於該些凸塊21之該些側面，因此形成複數個垂直方向的字元線14，如圖12所示。由圖可知，延伸平行於該些凸塊21側面之字元線14，其剖面之垂直長度大於字元線14剖面之水平長度，如此形狀之字元線14可於水平方向更容易互相隔離。此外，藉由在垂直方向增寬，字元線14之電阻可降低，而不會明顯的影響記憶體單元10之尺寸。
參考圖12及圖13，形成該些字元線14之後，將絕緣材料49，例如二氧化矽，填入該些寬溝槽12。進行一化學機械研磨製程，直到顯露該多晶矽層43為止。接著，利用一適合的剝離技術，剝離該多晶矽層43。
如圖14所示，沉積一硬光罩層51，例如氮化鈦，以形成複數個凹部50，其寬度為微影製程之特徵尺寸之一半。接著，一非正形碳(Non-conformal Carbon)層52係沉積於該硬光罩層51上，以便只顯露該些凹部50之底部。
如圖14及圖15所示，將該非正形碳(Non-conformal Carbon)層52作為一蝕刻遮罩，利用一蝕刻製程，例如進行一乾蝕刻製程，移除位於每一凹部50之底部之該硬光罩層51以形成一開口，位於該開口之下的該氮化矽層42及該基板30係可被蝕刻，舉例而言，進行一乾蝕刻製程，以形成一窄溝槽13，其將該各別的凸塊21分成二台地狀結構11。之後，形成該些窄溝槽13，利用任何適合的剝離製程，同時移除該硬光罩層51及該非正形碳(Non-conformal Carbon)層52。
在本發明之一實施例中，該些窄溝槽13係可被絕緣材料填充。接著，進行化學機械研磨製程，直到顯露該氮化矽層42為止，以形成交替排列的隔離層18及隔離層20，如圖16所示。接著，參考圖1，形成電容16及位元線17，連接該各別的源/汲極區114，以形成該記憶裝置1。
在本發明另一實施例中，進行如圖3至圖15所示之製造步驟，接著，沉積導電材料23，例如氮化鈦，將其填入該些窄溝槽13，如圖17所示。進行一凹部蝕刻步驟，以移除該導電材料23之一部分，而留下位於該些窄溝槽13之該導電材料23之一部分，以形成一電位線19於該些窄溝槽13內，如圖18所示。接著，沉積絕緣材料，將其填入該些窄溝槽13，且進行化學機械研磨製程，直到顯露該氮化矽層42為止，以形成溝槽填充物18'，如圖19所示。之後，如圖2所示，形成電容16及位元線17，連接該各別的源/汲極區114 ，以形成該記憶裝置2。
本發明之技術內容及技術特點已揭示如上，然而本發明所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本發明精神和範圍內，本發明之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本發明所屬技術領域中具有通常知識者應瞭解，基於本發明教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本發明。因此，以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
1‧‧‧記憶裝置
2‧‧‧記憶裝置
10‧‧‧記憶體單元
11‧‧‧台地狀結構
12‧‧‧寬溝槽
13‧‧‧窄溝槽
14‧‧‧字元線
15‧‧‧隔離結構
16‧‧‧電容
17‧‧‧位元線
18‧‧‧溝槽填充物
19‧‧‧電位線
20‧‧‧隔離層
21‧‧‧凸塊
23‧‧‧導電材料
30‧‧‧基板
31‧‧‧氧化層
32‧‧‧氮化層
33‧‧‧多晶矽層
34‧‧‧矽酸四乙酯層
35‧‧‧光阻層
36‧‧‧第一側壁間隔物
37‧‧‧第二側壁間隔物
38‧‧‧溝槽
39‧‧‧溝槽
40‧‧‧絕緣塊
41‧‧‧絕緣塊
42‧‧‧氮化矽層
43‧‧‧多晶矽層
44‧‧‧硬光罩層
45‧‧‧光阻層
47‧‧‧薄氧化層
48‧‧‧導電層
49‧‧‧絕緣材料
50‧‧‧凹部
51‧‧‧硬光罩層
52‧‧‧非正形碳層
111‧‧‧通道基部區
112‧‧‧凸部
113‧‧‧隔離柱
114‧‧‧一對之源/汲極區
121‧‧‧側面
301‧‧‧第二導電(n-)型層
302‧‧‧第一導電(p-)型層
303‧‧‧第二導電(n+)型層
451‧‧‧光阻線條
藉由參照前述說明及下列圖式，本發明之技術特徵得以獲得完全瞭解。
圖1例示本發明記憶裝置之一實施例之立體示意圖；圖2例示本發明記憶裝置之另一實施例之立體示意圖；圖3至圖7例示依據本發明之一實施例形成隔離層以定義單元電晶體之製程步驟之剖面示意圖；圖8例示依據本發明之一實施例形成包括字元線之溝 槽之立體示意圖；及圖9至圖19例示依據本發明之一實施例形成溝槽以包括該些溝槽之字元線及該些隔離層沿著圖8中1-1剖面線之剖面示意圖。
1‧‧‧記憶裝置
10‧‧‧記憶體單元
11‧‧‧台地狀結構
12‧‧‧寬溝槽
13‧‧‧窄溝槽
14‧‧‧字元線
15‧‧‧隔離結構
16‧‧‧電容
17‧‧‧位元線
18‧‧‧溝槽填充物
20‧‧‧隔離層
111‧‧‧通道基部區
112‧‧‧凸部
113‧‧‧隔離柱
114‧‧‧一對之源/汲極區
121‧‧‧側面

Claims (16)

  1. 一種記憶裝置，包含：複數個隔離層及複數個溝槽填充物，在一方向以交替方式配置，其中該溝槽填充物之寬度，由該方向測量，係小於該隔離層之寬度；複數個台地狀結構位於該些隔離層及該些溝槽填充物之間，每一台地狀結構包括至少一對之源/汲極區及至少一通道基部區對應至該對之源/汲極區；以及複數個字元線，每一字元線疊置於該各別的台地狀結構之一側面，鄰近該各別的隔離層，且配置鄰近於該通道基部區。
  2. 根據申請專利範圍第1項所述之記憶裝置，另包括複數個隔離柱對應至該對之源/汲極區，其中該通道基部區包括二分離的凸部向上延伸，且各自連接該對之源/汲極區，且該隔離柱係位於該通道基部區之該二凸部及該對各別的源/汲極區之間。
  3. 根據申請專利範圍第2項所述之記憶裝置，更包含一電容和一位元線，其中該電容耦接該對之源/汲極區之一者，而該位元線耦接該對之源/汲極區之另一者。
  4. 根據申請專利範圍第1項所述之記憶裝置，其中該隔離層之寬度係大致等於一微影製程之特徵尺寸。
  5. 根據申請專利範圍第1項所述之記憶裝置，其中二相鄰隔離層係以大致等於一微影製程之特徵尺寸的一距離隔開。
  6. 一種記憶裝置，包含： 第一及第二隔離層具有一寬度，以大致等於該寬度的一距離彼此隔開；一溝槽填充物位於該些第一及第二隔離層之間；一第一台地狀結構位於該第一隔離層及該溝槽填充物之間，且一第二台地狀結構位於該第二隔離層及該溝槽填充物之間，每一該第一台地狀結構及該第二台地狀結構包括至少一對之源/汲極區及至少一通道基部區對應至該對之源/汲極區；一第一字元線位於該第一隔離層及該第一台地狀結構之間，且鄰近於該第一台地狀結構之該通道基部區；及一第二字元線位於該第二隔離層及該第二台地狀結構之間，且鄰近於該第二台地狀結構之該通道基部區。
  7. 一種記憶裝置之製造方法，包含下列步驟：形成複數個第一絕緣塊及複數個第二絕緣塊於一基板內，其中該第一絕緣塊及該第二絕緣塊具有不同深度，且該些第一絕緣塊及該些第二絕緣塊係以交替方式配置；形成複數個寬溝槽於該基板內，以形成複數個凸塊，其中該些寬溝槽相對於該些第一絕緣塊係為橫向；形成一字元線於該些凸塊之每一側壁上；隔離位於該凸塊之每一側壁上的該字元線；及形成一溝槽填充物於該凸塊內，以形成兩台地狀結構。
  8. 根據申請專利範圍第7項所述之記憶裝置之製造方法，其中形成該些複數個第一絕緣塊之步驟包括以下步驟： 形成一遮罩於該基板上，其中該遮罩包括複數個線條，每一線條具有一寬度，以等於該寬度的一距離隔開；形成複數個第一側壁間隔物於該遮罩之該些線條之該些側壁，其中該些側壁間隔物面向彼此，且以大致等於該線條之寬度之二分之一的一距離隔開；利用蝕刻位於該基板之間的該些第一側壁間隔物之一部分，形成複數個第一溝槽於該基板內；以及將一絕緣材料填入該些第一溝槽以形成該些第一絕緣塊。
  9. 根據申請專利範圍第8項所述之記憶裝置之製造方法，其中形成該些複數個第二絕緣塊之步驟包括以下步驟：移除該遮罩；形成複數個第二側壁間隔物於該些第一側壁間隔物上，其中該些第二側壁間隔物面向彼此，且以大致等於該線條之寬度之二分之一的一距離隔開；利用蝕刻位於該基板之間的該些第二側壁間隔物之一部分，形成複數個第二溝槽於該基板內；以及將該絕緣材料填入該些第二溝槽以形成該些第二絕緣塊。
  10. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中該基板包括一摻雜層，且形成該些第二溝槽以隔離該摻雜層，以形成該些源/汲極區於該基板內。
  11. 根據申請專利範圍第7項所述之記憶裝置之製造方法，其 中形成該字元線之步驟包括以下步驟：沉積一導電層於該基板上；及局部蝕刻該導電層，留下該導電層之一部分於該凸塊之該側壁上，以形成該字元線。
  12. 根據申請專利範圍第8項所述之記憶裝置之製造方法，其中該寬度係為一微影製程之特徵尺寸。
  13. 根據申請專利範圍第7項所述之記憶裝置之製造方法，其中形成該些複數個寬溝槽於該基板內之步驟包括以下步驟：形成一遮罩於該基板上，其中該遮罩包括複數個線條，每一線條具有一寬度，以等於一微影製程之特徵尺寸的一距離隔開，且相對於該絕緣塊係為橫向延伸；及利用該遮罩蝕刻該些複數個凸塊。
  14. 根據申請專利範圍第7項所述之記憶裝置之製造方法，其中形成該溝槽填充物之步驟包括以下步驟：形成一遮罩層具有至少一凹部於該基板上，該凹部具有一寬度大致等於該些線條之寬度之二分之一；蝕刻穿透該凹部之底部，以形成複數個窄溝槽於該基板內；及將一絕緣材料填入該窄溝槽。
  15. 根據申請專利範圍第14項所述之記憶裝置之製造方法，其中形成該溝槽填充物，在蝕刻穿透該凹部之底部之步驟之前，更包括形成一非正形碳層於該遮罩層上之步驟。
  16. 根據申請專利範圍第14項所述之記憶裝置之製造方法，其中形成該溝槽填充物，在將一絕緣材料填入於該窄溝槽內之步驟之前，更包括一將一導電材料填入該些窄溝槽之底部之步驟。
TW100112923A 2010-11-12 2011-04-14 記憶裝置及其製造方法 TWI434400B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/945,536 US8426925B2 (en) 2010-11-12 2010-11-12 Memory device and method of fabricating the same

Publications (2)

Publication Number Publication Date
TW201220475A TW201220475A (en) 2012-05-16
TWI434400B true TWI434400B (zh) 2014-04-11

Family

ID=46047009

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100112923A TWI434400B (zh) 2010-11-12 2011-04-14 記憶裝置及其製造方法

Country Status (3)

Country Link
US (2) US8426925B2 (zh)
CN (1) CN102468304B (zh)
TW (1) TWI434400B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426925B2 (en) * 2010-11-12 2013-04-23 Nanya Technology Corp. Memory device and method of fabricating the same
KR20130103973A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8912065B2 (en) 2012-06-15 2014-12-16 Nanya Technology Corporation Method of fabricating semiconductor device
CN105720059B (zh) * 2014-12-02 2018-09-14 华邦电子股份有限公司 动态随机存取存储器
US9941377B2 (en) 2015-12-29 2018-04-10 Qualcomm Incorporated Semiconductor devices with wider field gates for reduced gate resistance
DE102016101545B4 (de) 2016-01-28 2020-10-08 Infineon Technologies Dresden Gmbh Verfahren zum herstellen einer halbleitervorrichtung mit silicidschichten und eine halbleitervorrichtung
CN112309983B (zh) * 2019-07-23 2023-10-17 华邦电子股份有限公司 动态随机存取存储器及其制造方法
CN111640752B (zh) * 2020-01-21 2021-12-17 福建省晋华集成电路有限公司 存储器及其形成方法
CN114068547A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
TWI825909B (zh) * 2022-06-03 2023-12-11 南亞科技股份有限公司 具有字元線之半導體元件的製備方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756625B2 (en) * 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
US7045844B2 (en) 2002-06-21 2006-05-16 Micron Technology, Inc. Memory cell and method for forming the same
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
US6905944B2 (en) * 2003-05-08 2005-06-14 International Business Machines Corporation Sacrificial collar method for improved deep trench processing
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US8426925B2 (en) * 2010-11-12 2013-04-23 Nanya Technology Corp. Memory device and method of fabricating the same

Also Published As

Publication number Publication date
TW201220475A (en) 2012-05-16
US8658538B2 (en) 2014-02-25
US8426925B2 (en) 2013-04-23
US20130183809A1 (en) 2013-07-18
US20120119277A1 (en) 2012-05-17
CN102468304B (zh) 2013-11-27
CN102468304A (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
TWI434400B (zh) 記憶裝置及其製造方法
US8048737B2 (en) Semiconductor device and method of fabricating the same
US8786014B2 (en) Vertical channel transistor array and manufacturing method thereof
KR101194890B1 (ko) 반도체 소자 및 그 형성방법
US20050230734A1 (en) Field effect transistors having trench-based gate electrodes and methods of forming same
US20110006360A1 (en) Semiconductor device having 3d-pillar vertical transistor and manufacturing method thereof
KR101096186B1 (ko) 패턴의 무너짐을 방지하는 반도체장치 제조 방법
US20120217576A1 (en) Semiconductor device and method for forming the same
KR20120007708A (ko) 반도체 소자 및 그 형성방법
TWI424548B (zh) 記憶裝置及其製造方法
US20070166914A1 (en) Memory device and fabrication method thereof
TW201445702A (zh) 埋入式數位線存取元件及記憶體陣列
KR100702302B1 (ko) 반도체 소자의 제조 방법
US20130161781A1 (en) Semiconductor device and method for manufacturing the same
US20110263089A1 (en) Method for fabricating semiconductor device
CN108831890B (zh) 三维存储器的制备方法
CN110459507B (zh) 一种半导体存储装置的形成方法
KR101067875B1 (ko) 반도체 소자의 제조방법
JP2013030698A (ja) 半導体装置の製造方法
KR20110101709A (ko) 반도체 소자 및 그 제조 방법
KR100929293B1 (ko) 반도체 소자의 커패시터 제조 방법
KR101213803B1 (ko) 반도체 소자 및 그 형성방법
KR101253452B1 (ko) 반도체 소자 및 그 형성방법
KR101060696B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치