TWI424548B - 記憶裝置及其製造方法 - Google Patents

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TWI424548B
TWI424548B TW100108227A TW100108227A TWI424548B TW I424548 B TWI424548 B TW I424548B TW 100108227 A TW100108227 A TW 100108227A TW 100108227 A TW100108227 A TW 100108227A TW I424548 B TWI424548 B TW I424548B
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Ying Cheng Chuang
Ping Cheng Hsu
sheng wei Yang
Ming Cheng Chang
Hung Ming Tsai
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Nanya Technology Corp
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Description

記憶裝置及其製造方法
本發明係關於一種記憶裝置，特別係關於一種具溝槽單元結構之記憶裝置及其製造方法。
由於其構造簡單，動態隨機存取記憶體(dynamic random access memory；DRAM)在單位晶片面積上可比其他種類的記憶體，例如：靜態隨機存取記憶體等，提供更多的記憶容量。一動態隨機存取記憶體包含複數個動態隨機存取記憶體單元，各動態隨機存取記憶體單元包含儲存資料之一電容及一電晶體，其中該電晶體耦接該電容，以控制其充、放電。在讀取操作期間，一字元線致動以導通該電晶體。該導通之電晶體使得該電容兩端之電壓可由一感測放大器透過一位元線被讀取。在寫入操作期間，當字元線致動時，將被寫入之資料提供在該位元線。
為了滿足較佳記憶體儲存的需求，動態隨機存取記憶體之記憶體單元需要縮減尺寸。動態隨機存取記憶體之記憶體單元之尺寸可以幾種方式縮減。一種方法是透過製程技術的進步縮減一動態隨機存取記憶體之記憶體單元之最小特徵尺寸。其他縮減一動態隨機存取記憶體之記憶體單元之尺寸的方法是設計一具有較小特徵尺寸之記憶體單元。舉例而言，現今市場上許多動態隨機存取記憶體晶片具有一尺寸為6F2 之記憶體單元，其中F代表微影製程之特徵 尺寸(Critical Dimension，CD)。
然而，記憶體單元尺寸降低造成某些影響。容易產生記憶體單元間或字元線間之干擾，及由於字元線之截面積減少，造成字元線之電阻增加。
習知動態隨機記憶體單元包括一陣列，其具有複數個存取電晶體。一字元線作為一閘極，由該陣列之一側延伸至一相對側，使得各電晶體可作為一雙閘極電晶體。由於字元線之電阻，該字元線之電壓沿著該字元線逐漸降低。因此，在該陣列相對側之二相對位置具有明顯的電壓降，造成相對的存取電晶體操作上的問題。
本發明提供一種記憶裝置，包含：一台地狀結構及一字元線。該台地狀結構具兩相對側表面，且包含至少一對之源/汲極區及至少一通道基部區，該至少一通道基部區相對於該至少一對之源/汲極區。該字元線包含兩線性段和至少一互連部。各線性段在該台地狀結構上相應之該側表面延伸，並鄰近該通道基部區。該至少一互連部穿過該台地狀結構並連接兩線性段。
本發明另提供一種記憶裝置之製造方法，包含下列步驟：填充一第一絕緣材料於複數個深溝槽與複數個淺溝槽，以分別形成複數個深隔離物和形成複數個淺隔離物，其中各該淺溝槽形成於兩相鄰之該些深溝槽之間；形成複數個凹溝，相對於該深隔離物為橫向，其中兩相鄰之該些凹 溝界定出一台地狀結構，且該凹溝寬於該台地狀結構，填充一第二絕緣材料於該凹溝；移除該些深溝槽與該些淺溝槽內之部份該第一絕緣材料，及該些凹溝內之部份該第二絕緣材料；形成一導電層於該些淺溝槽、該些深溝槽與該些凹溝內；以及移除該凹溝內之部份之該導電層，以形成兩字元線。
上文已相當廣泛地概述本發明之技術特徵，俾使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。本發明所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本發明的精神和範圍。
圖1例示依據本發明一實施例之記憶裝置1之立體示意圖。參考圖1，該記憶裝置1包含：一台地狀結構11。該台地狀結構11包含至少一對之源/汲極區101、至少一隔離柱102相對於該至少一對之源/汲極區101及至少一通道基部區103相對於該至少一對之源/汲極區101。每一對之源/汲極區101部分地定義該台地狀結構11之一頂部，並由該至少一隔離柱102隔離，且至少一通道基部區103連接該對之源/汲極區101之底部以使通道電流流通。此外，該隔離柱102可 為任何適合之絕緣材質，例如氧化矽。
一字元線12由該台地狀結構11之一側延伸至一相對側如圖1所示，且於該台地狀結構11之一端部周邊。該字元線12包含兩線性段121及122，其分別由該台地狀結構11之兩相對側表面111延伸，並以氧化層與該台地狀結構11隔離，且設置鄰近形成閘極之該通道基部區103以定址該通道基部區103。該字元線12可為例如：鈦氮化物，或其他適合之導電材料。另外，該字元線12可包含至少一互連部123穿過該台地狀結構11，並連接該兩線性段121及122，以降低在該台地狀結構11之兩相對側面之兩線性段121及122間之電壓差。
該至少一互連部123係藉由例如氧化矽與該至少一對之源/汲極區101及該至少一通道基部區103絕緣。該至少一互連部123可於任何適合之位置穿過該台地狀結構11。在本發明一實施例中，該至少一互連部123穿過一隔離柱102。再者，每一隔離柱102可形成於在該台地狀結構11內之一槽體112內，且在本發明一實施例中，該至少一互連部123可鄰近該槽體112之底部。
複數個隔離結構13形成於該台地狀結構11內。每一對之源/汲極區101與其相對應之該通道基部區103為相鄰兩隔離結構13所界定。該些隔離結構13可為任何適合之絕緣材質，例如氧化矽。在本發明一實施例中，該至少一互連部123穿過該隔離結構13。
如圖1所示，每一字元線12包含複數個互連部123。該 些互連部123沿該字元線12之一延伸方向設置，且穿過該台地狀結構11以連接該兩線性段121及122。在本發明一實施例中，該些互連部123相對地穿過該些隔離結構13及該些隔離柱102。
如圖1所示，依據本發明一實施例之該電晶體之該對之源/汲極區101之一者耦接一電容14，該對之源/汲極區101之另一者耦接一相對的位元線17以完成讀取或寫入操作。依據本發明一實施例完成之記憶體單元之面積約為4F2 或更小，其中F為最小微影特徵尺寸。
依據本發明一實施例之電晶體可為一n通道裝置，可設置於一第一導電(p)型基板上之一第二導電(n-)型層上，及具有該些第二導電(n+)型之源/汲極區101與一第一導電(p-)型之通道基部區103。若該電晶體為一p通道裝置，則電晶體內元件之摻雜型式及準位可調整，此為該項技術者所熟知之技術。
相鄰的台地狀結構11由一凹溝15區隔，該凹溝15可填充絕緣材料以形成一隔離物16，用以隔離在同一凹溝15內之二字元線12之線性段121及122。在本實施例中，在一凹溝15內之線性段121及122設置於該台地狀結構11之相對側表面111，且互相隔離至最大的可能範圍，使得該些字元線12能適當地互相隔離以避免相互干擾。此外，該字元線12係垂直方向設置，使得其寬度增加以降低其電阻，而不會被記憶體單元之侷限面積所限制。在本發明一實施例中，複數個台地狀結構11沿一方向上排列，且該台地狀結構沿 該方向量測之一尺寸為該些台地狀結構中之相鄰兩者之間距之三分之一。
該記憶裝置1之製程敘述如下，如圖2至圖19所示。請參考圖2，首先處理一基材30，其包含一第二導電(n-)型層301、一第一導電(p-)型層302於該第二導電(n-)型層301上及一第二導電(n+)型層303於該第一導電(p-)型層302上。在本實施例中，該基材30係為一矽基材，但可因應不同目的而為其他型式之基材。該基材30可為摻雜或未摻雜，然而較佳為(p+)型摻雜之晶圓。
利用例如化學沈積製程或旋塗製程(spin-on process)之製程，一氧化層31、一氮化層32、一多晶矽層33、一矽酸四乙酯(tetraethyl orthosilicate,TEOS)層34及一光阻層35係設置於該基材30之頂部。利用微影技術將該光阻層35圖樣化以定義一線及間隔圖樣。在本發明一實施例中，線及間隔圖樣包括複數線條互相區隔一距離，其為微影製程之特徵尺寸F。
如圖3所示，利用該圖樣化之光阻層35作為蝕刻光罩，蝕刻該TEOS層34以形成一線及間隔圖樣。接著，在該光阻層35移除後，已蝕刻之該TEOS層34用以作為一硬光罩，以蝕刻該多晶矽層33形成一線及間隔圖樣。之後，氧化矽之側壁間隔物36形成於該多晶矽層33及該TEOS層34之線條之側壁。側壁間隔物36形成至一範圍，使相對之該些側壁間隔物36以一距離分開，該距離為該微影製程之特徵尺寸F之一半。接著，進行乾蝕刻製程，例如電漿蝕刻或離子反 應蝕刻，以蝕刻在側壁間隔物36之間該基材30之暴露區域，蝕刻該氮化層32、該氧化層31至該第一導電(p-)型層302，以形成複數個深溝槽38，其寬度為該微影製程之特徵尺寸F之一半。
利用旋塗製程或化學氣相沈積製程，沈積絕緣材料以填充至該些深溝槽38。接著，利用化學機械研磨製程(CMP)以移除在該多晶矽層33上之該TEOS層34及側壁間隔物36，以形成複數個深隔離物40，如圖4所示。
配合參考圖4及圖5，利用剝離製程剝離該多晶矽層33以暴露其下之該氮化層32。之後，氧化矽之側壁間隔物37形成於原側壁間隔物36旁，且兩相對之該些側壁間隔物37定義一凹槽，該凹槽之寬度為該微影製程之特徵尺寸F之一半。接著，藉由該些凹槽，進行乾蝕刻製程，例如電漿蝕刻或離子反應蝕刻，以蝕刻在該些凹槽下之該基材30，蝕刻該氮化層32、該氧化層31至該第一導電(p-)型層302，以形成複數個淺溝槽39，其寬度為該微影製程之特徵尺寸F之一半，如圖5所示。
配合參考圖5及圖6，利用一沈積製程填充絕緣材料於該些淺溝槽39，且利用一CMP製程以移除在該氮化層32上之絕緣材料及氧化矽側壁間隔物36及37。CMP製程至該氮化層32為止，且產生複數個淺隔離物41，如圖6所示。每一淺隔離物41產生兩分離的源/汲極區101於兩相鄰深隔離物40間，如圖1所示。
配合參考圖7及圖8，沈積氮化矽以形成一氮化矽層42 。接著，利用沈積製程形成一硬光罩層44及利用旋轉塗佈製程形成一光阻層45。該光阻層45被圖樣化以形成複數個光阻線條451橫向延伸，相對於深隔離物40或淺隔離物41之延伸方向。在本發明一實施例中，光阻線條451具有一寬度，其約為該微影製程之特徵尺寸F，且兩相鄰光阻線條451間以一距離分開，該距離約等於該微影製程之特徵尺寸F。
如圖8所示，修飾該些光阻線條451，且利用該些已修飾之光阻線條451以一乾蝕刻製程蝕刻該硬光罩層44。接著，利用已蝕刻之該硬光罩層44進行一蝕刻製程以形成複數個凹溝15及複數個台地狀結構11於該些凹溝15間。在本發明一實施例中，修飾該些光阻線條451，使得該凹溝15之寬度與該台地狀結構之寬度比為3：1，量測方向為相對於該光阻線條451延伸方向之橫向方向。之後，剝離該硬光罩層44。在本發明一實施例中，該硬光罩層44可包含一TEOS層。
參考圖9，沈積絕緣材料46，例如氧化矽，以填充該凹溝15，且接著進行CMP製程並停止於該氮化矽層42。
如圖10所示，進行一蝕刻製程，例如乾蝕刻製程，以部分地回蝕(etch back)該沈積之絕緣材料46，以由該些深溝槽38、淺溝槽39及凹溝15移除部分絕緣材料46。由於在深隔離物40上存在氮化矽層42(如圖8所示)，在深溝槽38內之絕緣材料46不會被蝕刻至與凹溝15內之絕緣材料46之同樣深度。完成回蝕製程後，絕緣材料層46可留在該些凹溝15內。
參考圖11，利用一氧化製程以形成一薄氧化層47於該基材30上。之後，沈積一導電材料48，例如鈦氮化物，至該基材30上之一準位高度。接著，進行一回蝕製程以部分移除沈積的導電材料48，以形成凹溝49，如圖12所示。此時，複數個互連部123分別形成於該些深溝槽38及淺溝槽39內。之後，沈積一絕緣材料50以填充該些凹溝49、該些深溝槽38及淺溝槽39。接著進行CMP製程以部分移除絕緣材料50並停止於該氮化矽層42。
配合參考圖13至圖15，其中圖14為圖13中沿1-1剖面線之剖面示意圖；圖15為圖13中沿2-2剖面線之剖面示意圖。利用一光阻層52，其包含複數線條與該些凹槽15之延伸方向平行延伸，以形成一硬光罩層51，其包含複數線條。該硬光罩層51之每一線條係於一相對台地狀結構11之上，如圖14及圖15所示。間隔物55形成於硬光罩層51及光阻層52之該些線條之側壁上，其中兩相對面之間隔物55以一距離分開，該距離約等於該微影製程之特徵尺寸F。兩相對面之間隔物55之每一間隔物暴露部分絕緣材料50。
配合參考圖16及圖17，其中圖16為於圖14及15後進行一製程步驟之依據圖13中沿1-1剖面線之剖面示意圖；圖17為於圖14及15後進行一製程步驟之依據圖13中沿2-2剖面線之剖面示意圖。利用該硬光罩層51，移除在台地狀結構11間之部分絕緣材料50及導電材料48，以形成複數個溝槽53，使得複數個字元線12形成於該些台地狀結構11之側表面。由圖可知，延伸平行於該些台地狀結構11側壁之字元 線12，其剖面之垂直長度大於字元線12剖面之水平長度，如此形狀之字元線12可於水平方向更容易互相隔離。此外，藉由在垂直方向增寬，字元線12之電阻可降低，而不會明顯的影響記憶體單元之尺寸。
配合參考圖18及圖19，其中圖18為於圖16及17後進行一製程步驟之依據圖13中沿1-1剖面線之剖面示意圖；圖19為於圖16及17後進行一製程步驟之依據圖13中沿2-2剖面線之剖面示意圖。在圖16及17中形成之溝槽53填充絕緣材料54，例如氧化矽，且接著進行CMP製程並停止於該氮化矽層42。之後，參考圖1，形成電容14及位元線17分別連接源/汲極區101，以完成一記憶裝置1，如圖1所示。
本發明之技術內容及技術特點已揭示如上，然而本發明所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本發明精神和範圍內，本發明之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本發明所屬技術領域中具有通常知識者應瞭解，基於本發明教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本發明。因此，以下 之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
1‧‧‧記憶裝置
11‧‧‧台地狀結構
12‧‧‧字元線
13‧‧‧隔離結構
14‧‧‧電容
15‧‧‧凹溝
16‧‧‧隔離物
17‧‧‧位元線
30‧‧‧基材
31‧‧‧氧化層
32‧‧‧氮化層
33‧‧‧多晶矽層
34‧‧‧矽酸四乙酯層
35‧‧‧光阻層
36、37‧‧‧側壁間隔物
38‧‧‧深溝槽
39‧‧‧淺溝槽
40‧‧‧深隔離物
41‧‧‧淺隔離物
42‧‧‧氮化矽層
44‧‧‧硬光罩層
45‧‧‧光阻層
46‧‧‧絕緣材料
47‧‧‧薄氧化層
48‧‧‧導電材料
49‧‧‧凹溝
50‧‧‧絕緣材料
51‧‧‧硬光罩層
52‧‧‧光阻層
53‧‧‧溝槽
54‧‧‧絕緣材料
55‧‧‧間隔物
101‧‧‧一對之源/汲極區
102‧‧‧隔離柱
103‧‧‧通道基部區
111‧‧‧側表面
112‧‧‧槽體
121、122‧‧‧線性段
123‧‧‧互連部
301‧‧‧第二導電(n-)型層
302‧‧‧第一導電(p-)型層
303‧‧‧第二導電(n+)型層
451‧‧‧光阻線條
藉由參照前述說明及下列圖式，本發明之技術特徵得以獲得完全瞭解。
圖1例示依據本發明一實施例之記憶裝置之立體示意圖；以及圖2至圖19例示依據本發明一實施例形成一記憶裝置之製程步驟之剖面示意圖。
1‧‧‧記憶裝置
11‧‧‧台地狀結構
12‧‧‧字元線
13‧‧‧隔離結構
14‧‧‧電容
15‧‧‧凹溝
16‧‧‧隔離物
17‧‧‧位元線
101‧‧‧一對之源/汲極區
102‧‧‧隔離柱
103‧‧‧通道基部區
111‧‧‧側表面
112‧‧‧槽體
121、122‧‧‧線性段
123‧‧‧互連部

Claims (15)

  1. 一種記憶裝置，包含：一台地狀結構，具兩相對側表面，且包含至少一對之源/汲極區及至少一通道基部區，該至少一通道基部區相對於該至少一對之源/汲極區；以及一字元線，包含兩線性段及至少一互連部，其中各線性段在該台地狀結構上相應之該側表面延伸，並鄰近該通道基部區，且該互連部穿過該台地狀結構並連接兩線性段。
  2. 根據申請專利範圍第1項所述之記憶裝置，包含複數個互連部，該些互連部穿過該台地狀結構且沿該字元線之一延伸方向設置。
  3. 根據申請專利範圍第1項所述之記憶裝置，其中該台地狀結構包含至少一隔離柱，用以隔離該對之源/汲極區，而該通道基部區連接該對之源/汲極區之底部。
  4. 根據申請專利範圍第3項所述之記憶裝置，其中該互連部穿過該隔離柱。
  5. 根據申請專利範圍第3項所述之記憶裝置，更包含一電容和一位元線，其中該電容耦接該對之源/汲極區之一者，而該位元線耦接該對之源/汲極區之另一者。
  6. 根據申請專利範圍第1項所述之記憶裝置，更包含複數個隔離結構，其中該對之源/汲極區與該通道基部區為相鄰兩隔離結構所界定。
  7. 根據申請專利範圍第6項所述之記憶裝置，其中該互連部 穿過該隔離結構。
  8. 根據申請專利範圍第1項所述之記憶裝置，包含複數個台地狀結構，其中該些台地狀結構沿一方向上排列，且該台地狀結構沿該方向量測之一尺寸為該些台地狀結構中之相鄰兩者之間距之三分之一。
  9. 一種記憶裝置之製造方法，包含下列步驟：填充一第一絕緣材料於複數個深溝槽與複數個淺溝槽，以分別形成複數個深隔離物和複數個淺隔離物於一基材內，其中各該淺溝槽形成於兩相鄰之該些深溝槽之間；形成複數個凹溝，相對於該深隔離物該些凹溝為橫向，其中兩相鄰之該些凹溝界定出一台地狀結構，且該凹溝寬於該台地狀結構；填充一第二絕緣材料於該凹溝；移除該些深溝槽與該些淺溝槽內之部份該第一絕緣材料，及該些凹溝內之部份該第二絕緣材料；形成一導電層於該些淺溝槽、該些深溝槽與該些凹溝內；以及移除該凹溝內之部份之該導電層，以形成兩字元線。
  10. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中形成複數個深隔離物於該基材內之步驟包含下列步驟：形成一遮罩在該基材上，其中該遮罩包含複數線條，各該線條具一寬度，該些線條以與該寬度相同之一間距分離； 形成複數第一側壁間隔物於該遮罩之該些線條之側壁上，其中相對之該些第一側壁間隔物以一距離分開，該距離為該線條之該寬度之一半；以及蝕刻及填充該些第一側壁間隔物之間之該基材，以形成該複數個深隔離物於該基材內。
  11. 根據申請專利範圍第10項所述之記憶裝置之製造方法，其中形成複數個淺隔離物之步驟包含下列步驟：移除該遮罩；形成複數第二側壁間隔物於該些第一側壁間隔物上，其中相對之該些第二側壁間隔物以一間隔距離分開，該間隔距離為該遮罩之該線條之該寬度之一半；以及蝕刻及填充該些第二側壁間隔物之間之該基材，以形成該複數個淺隔離物於該基材內。
  12. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中該凹溝之寬度與該台地狀結構之寬度比為3：1。
  13. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中該深隔離物的寬度為微影製程之特徵尺寸之一半。
  14. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中該淺隔離物的寬度為微影製程之特徵尺寸之一半。
  15. 根據申請專利範圍第9項所述之記憶裝置之製造方法，其中該淺隔離物與該深隔離物以一距離分開，該距離為微影製程之特徵尺寸之一半。
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