JP2013030698A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。
【選択図】図１０Ａ
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。
【選択図】図１０Ａ
Description
本発明は、半導体装置の製造方法特に、埋め込みトランジスタを有する半導体装置の製造方法に関する。
近年、コンピューターや電気機器の主要部分に、多数のＭＯＳトランジスタを一つの半導体チップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。また、ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子の急速な微細化に伴い、トランジスタのゲート電極（ワード線）を半導体基板に形成された溝部に埋め込んだ構造にして微細化を図っている。
特許文献１には、基板に形成した溝部にタングステン（Ｗ）／窒化チタン（ＴｉＮ）を埋め込んだ後、エッチバックして、溝部に埋め込まれたタングステン（Ｗ）／窒化チタン（ＴｉＮ）からなる埋め込みゲート電極を形成することが開示されている。
特許文献２には、基板に形成した溝部に第１導電層を埋め込んだ後、エッチバックして、溝部に埋め込まれた第１導電層からなる埋め込みゲート電極を形成することが開示されている。
特許文献３には、基板に形成した溝部に埋め込まれた導電性炭素材からなるゲート電極を備えた構成が開示されている。
特許文献４には、基板に形成した溝部に埋め込まれた第１のゲート電極と、溝サイドウォールを介した第２のゲート電極とを備えた構成が開示されている。
特許文献２には、基板に形成した溝部に第１導電層を埋め込んだ後、エッチバックして、溝部に埋め込まれた第１導電層からなる埋め込みゲート電極を形成することが開示されている。
特許文献３には、基板に形成した溝部に埋め込まれた導電性炭素材からなるゲート電極を備えた構成が開示されている。
特許文献４には、基板に形成した溝部に埋め込まれた第１のゲート電極と、溝サイドウォールを介した第２のゲート電極とを備えた構成が開示されている。
ゲート電極材料を堆積した後にその電極材料をエッチバックして、基板に形成した溝部に埋め込んだゲート電極（埋込ワード線）を形成するが、ゲート電極材料を堆積した段階のゲート電極材料の高さがばらついているため、これをエッチバックしても各溝部に埋め込まれたゲート電極の高さはばらついており、その結果、トランジスタ特性にばらつきが生じるという問題がある。
本発明に係る半導体装置の製造方法は、半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、第１の絶縁膜をマスクとして、前記素子形成領域に交差する第１の方向に延在する、ゲート電極溝を形成する工程と、前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、前記ゲート電極溝の内壁に前記ゲート絶縁膜を介して第1導電膜を形成する工程と、前記ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、前記第２導電膜上に、平坦化膜を形成する工程と、前記第２導電膜が露出するように、前記平坦化膜をエッチングして除去する第1のエッチング工程と、前記第２導電膜が前記ゲート電極溝の下部に残留するように、前記第２導電膜をエッチングする第２のエッチング工程と、前記第1導電膜が前記ゲート電極溝の下部に残留するように、前記第1導電膜をエッチングする第３のエッチング工程と、 を有することを特徴とする。
以上のように、本発明は、ゲート電極（埋込ワード線）を構成する第２導電膜の上部に平坦化膜を形成して表面を平坦化しておき、その平坦化膜をエッチング（第１のエッチング）除去して第２導電膜の平坦面を露出させた後に、その平坦面から第２導電膜をエッチング（第２のエッチング）してゲート電極溝の下部に第２導電膜を残留させる構成なので、エッチバックする前の第２導電膜の凹凸の程度に左右されずに、同じ高さの第２導電膜をゲート電極溝の下部に形成することができ、その結果、トランジスタ特性のばらつきを低減することができる。
さらに、第２のエッチング後、第１導電膜をエッチング（第３のエッチング）してゲート電極溝の下部に残留させる構成なので、第１導電膜のエッチング（第３のエッチング）量によって第１導電膜をその高さ（上面の位置）を調整して、ゲート電極（埋込ワード線）の配線容量を制御することができる。
さらに、第２のエッチング後、第１導電膜をエッチング（第３のエッチング）してゲート電極溝の下部に残留させる構成なので、第１導電膜のエッチング（第３のエッチング）量によって第１導電膜をその高さ（上面の位置）を調整して、ゲート電極（埋込ワード線）の配線容量を制御することができる。
以下に、本発明を適用した一実施形態である半導体装置の製造方法について図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてＤＲＡＭに、本発明を適用した場合を例に挙げて説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。
以下の実施形態では実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎず、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
以下の実施形態では実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎず、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
はじめに、本発明の半導体装置の製造方法によって製造される半導体装置の一例であるＤＲＡＭについて説明する。
図１は、ＤＲＡＭ１００の平面図であり、ＤＲＡＭのメモリセル領域を示した平面図である。但し、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線を省略している。また、図２Ａは図１中に示すＡ−Ａ’線に沿った断面図であり、図２Ｂは図１中に示すＢ−Ｂ’線に沿った断面図である。図２ＡはＹ方向（第１の方向）に平行な断面となっているが、図２Ｂ図は厳密にはＸ方向（第２の方向）からずれているものの、本説明ではＸ方向として記載する。
図１は、ＤＲＡＭ１００の平面図であり、ＤＲＡＭのメモリセル領域を示した平面図である。但し、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線を省略している。また、図２Ａは図１中に示すＡ−Ａ’線に沿った断面図であり、図２Ｂは図１中に示すＢ−Ｂ’線に沿った断面図である。図２ＡはＹ方向（第１の方向）に平行な断面となっているが、図２Ｂ図は厳密にはＸ方向（第２の方向）からずれているものの、本説明ではＸ方向として記載する。
また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
本実施形態のＤＲＡＭは、メモリセル領域と、メモリセル領域の外側に配置され、駆動用トランジスタ（図示略）が配置された周辺領域とを有している。
ＤＲＡＭ１００にはシリコン基板１にプレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、ＭＯＳトランジスタと称する）が設けられているので、始めにＭＯＳトランジスタの構成について説明する。
ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）９に囲まれた活性領域（素子形成領域）１Ａに設けられている。尚、ＳＴＩ９は、シリコン基板１の溝内に絶縁膜６と絶縁膜７を積層させたものである。
ＭＯＳトランジスタは、活性領域１Ａに設けられたゲート電極溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の表面を覆っている介在層（第１導電膜）１７と、介在層１７を介してゲート電極溝内の下部を埋め込むように形成された埋込ワード線２３となる導電膜（第２導電膜）１８と、低濃度不純物拡散層１１内に設けられ、ソース領域又はドレイン領域となる不純物拡散層２６及び不純物拡散層３７とを有する構成となっている。
低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた活性領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、導電膜１８は、その上面がライナー膜２０と埋込絶縁膜２１で覆われている。
図２に示す活性領域１Ａには、説明の便宜上、埋込ワード線２３を有する２個のＭＯＳトランジスタを表しているが、実際のＤＲＡＭにおけるセルアレイ部には、数千〜数十万個のＭＯＳトランジスタが配置されている。図２Ｂに示す導電膜１８Ａは、埋込ワード線２３と同じ構造であるが、ワード線として機能するものではなく、ＭＯＳトランジスタを電気的に分離する埋込配線２２となっている。埋込配線２２では、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域１Ａ上で隣接するＭＯＳトランジスタを分離することができる。
次に、上記ＭＯＳトランジスタの上方の構成について説明する。
ＤＲＡＭ１００のセルアレイ部には、上記ＭＯＳトランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。
キャパシタ４８はシリンダ型のキャパシタであり、下部電極４５と容量絶縁膜４６と上部電極４７で構成されている。尚、下部電極４５はシリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６と上部電極４７で埋め込まれている。
ＤＲＡＭ１００のセルアレイ部には、上記ＭＯＳトランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。
キャパシタ４８はシリンダ型のキャパシタであり、下部電極４５と容量絶縁膜４６と上部電極４７で構成されている。尚、下部電極４５はシリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６と上部電極４７で埋め込まれている。
不純物拡散層２６は、不純物拡散層２６上に設けられた下部導電膜２７に接続されている。ここで、下部導電膜２７は、下部導電膜２７上に設けられた上部導電膜２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、その側面部は絶縁膜３１で覆われている。ＭＯＳトランジスタの不純物拡散層３７は、不純物拡散層３７上に設けられた容量コンタクトプラグ４１と容量コンタクトパッド４２を介して、下部電極４５に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ４１の上面を覆っている必要はなく、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していればよい。
ビット線３０とマスク膜２９と容量コンタクトプラグ４１は、第１層間絶縁膜２４と絶縁膜３１とライナー膜３２と塗布絶縁膜３３（以下、ＳＯＤ（Spin On Dielectrics）３３と表記する）でそれぞれの側面が覆われており、さらに容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には第３層間絶縁膜４４が設けられており、第３層間絶縁膜４４とストッパー膜４３を貫通したシリンダホール４４Ａが下部電極４５で覆われているので、下部電極４５の外壁は第３層間絶縁膜４４とストッパー膜４３とに接している。第３層間絶縁膜４４の上面は容量絶縁膜４６で覆われ、容量絶縁膜４６の露出面は上部電極４７で覆われている。
上部電極４７は第４層間絶縁膜４９で覆われており、第４層間絶縁膜４９中にはコンタクトプラグ５０が設けられて、さらに第４層間絶縁膜４９上には配線層（上部金属配線）５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して上部金属配線５１と接続されている。尚、上部金属膜５１と第４層間絶縁膜４９は保護膜５２で覆われている。
以上のように、本実施形態におけるＭＯＳトランジスタは埋込ワード線を有しており、プレーナ型ＭＯＳトランジスタよりもセルアレイ部における占有面積の縮小化に有効な構成となっている。
次に、本実施形態における半導体装置の製造方法について、半導体装置がＤＲＡＭ１００の場合を一例として、図３から図２８を参照しながら詳細に説明する。尚、各図において、（ａ）は図１におけるＡ−Ａ’断面であり、（ｂ）は図１のＢ−Ｂ’断面を示している。また、図２と同様に、（ａ）はＹ方向に平行な断面であり、（ｂ）はＸ方向に平行な断面として記載する。
（素子分離領域及び不純物拡散層の形成工程）
まず、図３Ａ及び図３Ｂに示すように、Ｐ型のシリコン基板などの半導体基板１上に、犠牲膜２及びマスク膜３を順次積層する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２と半導体基板１のパターニングを行い、活性領域１Ａを区画するための、Ｘ方向（第２の方向）及びにＹ方向（第１の方向）に交差する方向に延在する素子分離溝４（トレンチ）を半導体基板１に形成する。素子分離溝４は半導体基板１を平面視した場合に、活性領域１Ａの両側を挟むようにＸ方向（第２の方向）及びにＹ方向（第１の方向）に交差する方向に延在するライン状のパターン溝として形成される。活性領域１Ａとなる領域はマスク膜３で覆われている。
なお、本願において“方向に延在する”は、屈曲若しくは湾曲しながら、その方向に延在する場合も含む。
まず、図３Ａ及び図３Ｂに示すように、Ｐ型のシリコン基板などの半導体基板１上に、犠牲膜２及びマスク膜３を順次積層する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２と半導体基板１のパターニングを行い、活性領域１Ａを区画するための、Ｘ方向（第２の方向）及びにＹ方向（第１の方向）に交差する方向に延在する素子分離溝４（トレンチ）を半導体基板１に形成する。素子分離溝４は半導体基板１を平面視した場合に、活性領域１Ａの両側を挟むようにＸ方向（第２の方向）及びにＹ方向（第１の方向）に交差する方向に延在するライン状のパターン溝として形成される。活性領域１Ａとなる領域はマスク膜３で覆われている。
なお、本願において“方向に延在する”は、屈曲若しくは湾曲しながら、その方向に延在する場合も含む。
犠牲膜２としては例えば、熱酸化法によって形成したシリコン酸化膜（ＳｉＯ２）を用いる。また、マスク膜３としては例えば、熱ＣＶＤ（Chemical Vapor Deposition）法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いる。
次に、図４Ａ及び図４Ｂに示すように、素子分離溝４内の半導体基板１の表面とマスク膜３の表面に絶縁膜（素子分離用絶縁膜）６を形成する。次に、絶縁膜７を素子分離溝４内に埋め込むように堆積し、エッチバックを行って、素子分離溝４の内部にのみ絶縁膜（素子分離用絶縁膜）７を残存させる。
絶縁膜６としては例えば、熱酸化法によって形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。また、絶縁膜７としては例えば、熱ＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
次に、図５Ａ及び図５Ｂに示すように、埋込絶縁膜８を素子分離溝４内に埋め込むように絶縁膜７上に堆積して、図３Ａ及び図３Ｂで示した段階で形成したマスク膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、表面が平坦化された埋込絶縁膜８を形成する。
埋込絶縁膜８としては例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。
次に、図６Ａ及び図６Ｂに示すように、素子分離領域９を形成する。
まず、ウェットエッチングによって、マスク膜３及び犠牲膜２を除去し、さらに素子分離溝４の表面における埋込絶縁膜８を半導体基板１の表面の位置と略同等になるようにする。これにより、ＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域９が形成される。素子分離領域９を形成することによって、複数の活性領域１Ａは絶縁分離される。
尚、この段階では、素子分離領域９は絶縁膜６、絶縁膜７及び埋込絶縁膜８から構成されるが、後述する工程で埋込絶縁膜８はエッチングされて、絶縁膜６及び絶縁膜７から構成されたものとなる。このため、図６Ａにおいては絶縁膜６及び絶縁膜７を素子分離領域９として括っている。
まず、ウェットエッチングによって、マスク膜３及び犠牲膜２を除去し、さらに素子分離溝４の表面における埋込絶縁膜８を半導体基板１の表面の位置と略同等になるようにする。これにより、ＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域９が形成される。素子分離領域９を形成することによって、複数の活性領域１Ａは絶縁分離される。
尚、この段階では、素子分離領域９は絶縁膜６、絶縁膜７及び埋込絶縁膜８から構成されるが、後述する工程で埋込絶縁膜８はエッチングされて、絶縁膜６及び絶縁膜７から構成されたものとなる。このため、図６Ａにおいては絶縁膜６及び絶縁膜７を素子分離領域９として括っている。
次に、露出した半導体基板１の表面上に犠牲膜１０を形成する。次に、低濃度のＮ型不純物（リン等）をイオン注入で半導体基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する。低濃度不純物拡散層１１はトランジスタのソース／ドレイン（Ｓ/Ｄ）領域（の一部）として機能する。
犠牲膜１０としては例えば、熱酸化法によって形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。
（埋込ワード線の形成工程）
次に、図７Ａ及び図７Ｂに示すように、犠牲膜１０上に下層マスク膜（第１の絶縁膜）１２を積層し、さらに下層マスク膜１２上に上層マスク膜１３（第１の絶縁膜）を積層し、上層マスク膜１３、下層マスク膜１２及び犠牲膜１０を順次パターニングしてゲート電極溝（トレンチ）を形成するためのハードマスクを形成する。
次に、図７Ａ及び図７Ｂに示すように、犠牲膜１０上に下層マスク膜（第１の絶縁膜）１２を積層し、さらに下層マスク膜１２上に上層マスク膜１３（第１の絶縁膜）を積層し、上層マスク膜１３、下層マスク膜１２及び犠牲膜１０を順次パターニングしてゲート電極溝（トレンチ）を形成するためのハードマスクを形成する。
下層マスク膜１２としては例えば、ＣＶＤ法によって形成したシリコン窒化膜（ＳｉＮ）を用いることができる。上層マスク膜１３としては例えば、プラズマＣＶＤ法によって形成したカーボン膜（アモルファス・カーボン膜）を用いることができる。
次に、図８Ａ及び図８Ｂに示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板１をエッチングして、ゲート電極溝（トレンチ）１５を形成する。ゲート電極溝１５は、活性領域１Ａと交差するＹ方向に延在するライン状のパターンとして形成される。
このとき、素子分離溝４内に位置する素子分離領域９の上面もエッチングされ、半導体基板１の上面よりも低い位置となった浅溝を構成する。シリコン酸化膜からなる絶縁膜6及び埋込絶縁膜８のエッチング速度が半導体基板１のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、ゲート電極溝１５は半導体基板１がエッチングされた相対的に深い溝と、素子分離領域９がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図８Ａに示すように、素子分離領域９と接するゲート電極溝１５の側面部分には薄膜状の半導体基板１がサイドウォール形状に残存し、リセス型のトランジスタのチャネル領域１４として機能する。また、ゲート電極溝１５の内部を除いた半導体基板１上には、少なくとも一部の下層マスク膜１２が残留している。
このとき、素子分離溝４内に位置する素子分離領域９の上面もエッチングされ、半導体基板１の上面よりも低い位置となった浅溝を構成する。シリコン酸化膜からなる絶縁膜6及び埋込絶縁膜８のエッチング速度が半導体基板１のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、ゲート電極溝１５は半導体基板１がエッチングされた相対的に深い溝と、素子分離領域９がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図８Ａに示すように、素子分離領域９と接するゲート電極溝１５の側面部分には薄膜状の半導体基板１がサイドウォール形状に残存し、リセス型のトランジスタのチャネル領域１４として機能する。また、ゲート電極溝１５の内部を除いた半導体基板１上には、少なくとも一部の下層マスク膜１２が残留している。
次に、図９Ａ及び図９Ｂに示すように、ゲート電極溝１５の内壁を含めて露出している部分にゲート絶縁膜１６を形成する。
これにより、メモリセル領域におけるゲート電極溝１５は、ゲート電極溝１５の内壁を覆うように形成される。このゲート電極溝１５は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタのゲート絶縁膜として機能する。
これにより、メモリセル領域におけるゲート電極溝１５は、ゲート電極溝１５の内壁を覆うように形成される。このゲート電極溝１５は、メモリセル領域に配置される埋め込みゲート型ＭＯＳトランジスタのゲート絶縁膜として機能する。
ゲート絶縁膜１６としては例えば、熱酸化法によって形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。
次に、ゲート電極溝１５の内壁を含めて露出している部分に、ゲート絶縁膜１６を介して介在層（第１導電膜）１７を形成する。
介在層１７としては例えば、ＣＶＤ法によって形成した窒化チタン（ＴｉＮ）層を用いることができる。また、ＣＶＤ法によって形成した多結晶シリコン等の結晶シリコン層を用いることができる。
介在層１７としては例えば、ＣＶＤ法によって形成した窒化チタン（ＴｉＮ）層を用いることができる。また、ＣＶＤ法によって形成した多結晶シリコン等の結晶シリコン層を用いることができる。
次に、介在層１７上を覆い、かつ、ゲート電極溝１５内を埋め込むように、導電膜（第２導電膜）１８を形成する。
導電膜１８としては例えば、ＣＶＤ法によって形成したタングステン（Ｗ）層を用いることができる。また、ＣＶＤ法によって形成したアルミ（Ａｌ）層を用いることができる。
このとき、導電膜１８の表面は平坦ではなく凹凸が生じており、ウェハ面内で凹凸の高さは最大４０ｎｍ程度ばらついている。
導電膜１８としては例えば、ＣＶＤ法によって形成したタングステン（Ｗ）層を用いることができる。また、ＣＶＤ法によって形成したアルミ（Ａｌ）層を用いることができる。
このとき、導電膜１８の表面は平坦ではなく凹凸が生じており、ウェハ面内で凹凸の高さは最大４０ｎｍ程度ばらついている。
次に、図１０Ａ及び図１０Ｂに示すように、導電膜１８上に、導電膜１８の凹凸を埋め込むように流動してその凹凸を低減できる材料、好ましくはその表面を平坦にできる材料からなるカバー膜（平坦化膜）１９を塗布する。
かかるカバー膜１９の材料としては例えば、ポリマー材料が挙げられる。より具体的には、有機溶剤に溶解させたノボラック系ポリフェノール樹脂を主成分とする反射防止膜(BARC：Bottom Anti Reflective Coating)などが挙げられる。この場合、カバー膜１９の厚さＺ2を導電膜１８の表面に生じていた凹凸の最大高さＺ1の１〜２倍、好ましくは２倍程度にすると、カバー膜１９が凹凸を埋め込むように流動して、その表面が平坦化しやすくなる。平坦化の観点からはこれ以上厚くしても構わないが、スループットの観点から２倍程度が好ましい。この後、カバー膜１９の流動性を抑制するために、１７５〜２４０℃程度で６０〜９０秒間のベークを行って、有機溶剤を揮発させるのが好ましい。
また、カバー膜にポリイミド、ＳＯＤ(Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ)、プラズマ酸化膜（ＳｉＯ２）を用いることができる。
かかるカバー膜１９の材料としては例えば、ポリマー材料が挙げられる。より具体的には、有機溶剤に溶解させたノボラック系ポリフェノール樹脂を主成分とする反射防止膜(BARC：Bottom Anti Reflective Coating)などが挙げられる。この場合、カバー膜１９の厚さＺ2を導電膜１８の表面に生じていた凹凸の最大高さＺ1の１〜２倍、好ましくは２倍程度にすると、カバー膜１９が凹凸を埋め込むように流動して、その表面が平坦化しやすくなる。平坦化の観点からはこれ以上厚くしても構わないが、スループットの観点から２倍程度が好ましい。この後、カバー膜１９の流動性を抑制するために、１７５〜２４０℃程度で６０〜９０秒間のベークを行って、有機溶剤を揮発させるのが好ましい。
また、カバー膜にポリイミド、ＳＯＤ(Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ)、プラズマ酸化膜（ＳｉＯ２）を用いることができる。
次に、図１１Ａ及び図１１Ｂに示すように、ドライエッチング（第１のエッチング）によってカバー膜１９を完全に除去して導電膜１８を露出させる。
このドライエッチングは例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。
このドライエッチングは例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。
エッチング条件としては導電膜（第２導電膜）１８とカバー膜（平坦化膜）１９の選択比が略１となるように設定するのが好ましい。この条件でドライエッチングを行えば、導電膜１８とカバー膜１９が混在しても、エッチング速度の差が生じることなく同時に除去できるので、残留させた導電膜１８の表面を平坦にすることができるからである。具体的には、ソースパワーを６００〜１２００W、高周波パワーを５０〜２００W、圧力を４〜２０ｍＴｏｒｒとして、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を７０ｓｃｃｍ（ＳＦ６）と３０ｓｃｃｍ（Ｏ２）と１２０ｓｃｃｍ（Ａｒ）に設定すると、導電膜１８とカバー膜１９の選択比が略１となる。導電膜１８とカバー膜１９の選択比が略１となる条件が表面の平坦化には最も好ましいが、０．５〜１．５の範囲であれば、導電膜１８の凹凸を低減するのに有効である。
このときの導電膜１８は、介在層１７を露出させて酸化させないように、介在層１７上に１０ｎｍ以上の厚さで残留させておくのが好ましい。尚、残留させる導電膜１８の高さ（厚さ）は、ドライエッチングの処理時間によって制御することができる。
このときの導電膜１８は、介在層１７を露出させて酸化させないように、介在層１７上に１０ｎｍ以上の厚さで残留させておくのが好ましい。尚、残留させる導電膜１８の高さ（厚さ）は、ドライエッチングの処理時間によって制御することができる。
次に、図１２Ａ及び図１２Ｂに示すように、ドライエッチング（第２のエッチング）によって、ゲート電極溝１５の下部に導電膜１８が残留するように、不要となった導電膜１８の上部を除去する。
残留させる導電膜１８の厚さとしては例えば、１００ｎｍ程度である。
残留させる導電膜１８の厚さとしては例えば、１００ｎｍ程度である。
この場合のドライエッチングについても、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。
エッチング条件としては、導電膜１８のゲート電極溝１５の上部に位置する部分を除去してその下部にのみ導電膜１８を容易に残留させるために、介在層１７とゲート絶縁膜１６に対する導電膜１８のエッチング選択比が６以上となる条件であることが好ましい。介在層１７及びゲート絶縁膜１６を除去して、活性領域１Ａ等にダメージを与えることを回避するためである。
具体的には、ソースパワーを３００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、六フッ化硫黄（ＳＦ６）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を６０ｓｃｃｍ（ＳＦ６）と１６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となっており、介在層１７とゲート絶縁膜１６に対する導電膜１８の選択比は６以上となる。
尚、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって制御することができる。
エッチング条件としては、導電膜１８のゲート電極溝１５の上部に位置する部分を除去してその下部にのみ導電膜１８を容易に残留させるために、介在層１７とゲート絶縁膜１６に対する導電膜１８のエッチング選択比が６以上となる条件であることが好ましい。介在層１７及びゲート絶縁膜１６を除去して、活性領域１Ａ等にダメージを与えることを回避するためである。
具体的には、ソースパワーを３００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、六フッ化硫黄（ＳＦ６）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を６０ｓｃｃｍ（ＳＦ６）と１６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となっており、介在層１７とゲート絶縁膜１６に対する導電膜１８の選択比は６以上となる。
尚、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって制御することができる。
次に、図１３Ａ及び図１３Ｂに示すように、ドライエッチング（第３のエッチング）によって、ゲート電極溝１５の下部に導電膜１８の表面と同程度の高さで介在層１７が残留するように、不要となった介在層１７を除去する。
この場合のドライエッチングについても、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。
エッチング条件としては、介在層１７のゲート電極溝１５の上部に位置する部分を除去してその下部にのみ介在層１７を容易に残留させるために、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７のエッチング選択比が６以上となる条件であることが好ましい。ゲート絶縁膜１６及び下層マスク膜（第１の絶縁膜）１２を除去してしまって活性領域１Ａ等にダメージを与えることを回避するためである。また、導電層１８に対する介在層１７のエッチング選択比が大きいことが好ましく、２以上が好ましい。
具体的には、ソースパワーを１００〜７００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、塩素（Ｃｌ２）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を１４０ｓｃｃｍ（ＳＦ６）と６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となると共に、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７の選択比は６以上となる。
尚、残留させる介在層１７の高さは、ドライエッチングの処理時間によって制御することができる。
エッチング条件としては、介在層１７のゲート電極溝１５の上部に位置する部分を除去してその下部にのみ介在層１７を容易に残留させるために、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７のエッチング選択比が６以上となる条件であることが好ましい。ゲート絶縁膜１６及び下層マスク膜（第１の絶縁膜）１２を除去してしまって活性領域１Ａ等にダメージを与えることを回避するためである。また、導電層１８に対する介在層１７のエッチング選択比が大きいことが好ましく、２以上が好ましい。
具体的には、ソースパワーを１００〜７００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、塩素（Ｃｌ２）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を１４０ｓｃｃｍ（ＳＦ６）と６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となると共に、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７の選択比は６以上となる。
尚、残留させる介在層１７の高さは、ドライエッチングの処理時間によって制御することができる。
このドライエッチングによって、表面高さを介在層１７と同じとした導電膜１８で構成される埋込ワード線（ゲート電極）２３と埋込配線２２をゲート電極溝１５の下部に形成することができる。
なお、導電膜１８の表面へカバー膜１９を塗布せずに、不要となった導電膜１８をエッチングすると、図２９Ａ及び図２９Ｂに示すように、図９に示した導電膜１８の凹凸が残留させた導電膜１８の表面にも残留して、埋込ワード線２３と埋込配線２２の高さがばらつくことになる。さらに、埋込ワード線２３と埋込配線２２の高さのばらつきで、その下地となっている介在層１７の高さもばらついてしまうので、隣接する埋込ワード線２３と埋込配線２２の配線容量もばらつくことになる。いずれのばらつきも、半導体装置の電気特性を変動させる要因となるのが好ましくない。
次に、図１４Ａ及び図１４Ｂに示すように、ドライエッチング（第４のエッチング）によって、ゲート電極溝１５の底部に残留させた介在層１７のうち、不要な介在層１７を除去することができる。この介在層１７の除去工程は、介在層１７の高さを調整して隣接する埋込ワード線２３と埋込配線２２の配線容量を制御するためのものである。図１４Ｂにおいて丸く囲んだ部分は介在層１７を除去した部分を示し、符号１７Ａは除去した後の介在層を示す。
この場合のドライエッチングについても、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いることができる。
エッチング条件としては、介在層１７を除去するために、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７の選択比が６以上となる条件であることが好ましい。ゲート絶縁膜１６及び下層マスク膜（第１の絶縁膜）１２を除去してしまって活性領域１Ａ等にダメージを与えることを回避するためである。また、導電層１８に対する介在層１７のエッチング選択比が大きいことが好ましく、２以上が好ましい。
具体的には、ソースパワーを３００〜１２００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、塩素（Ｃｌ２）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を１４０ｓｃｃｍ（Ｃｌ２）と６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となると共に、下層マスク膜１２とゲート絶縁膜１６に対する介在層１７の選択比は６以上となり、ゲート電極溝１５の下部における介在層１７Ａのリセス高さＺ3をドライエッチングの処理時間によって制御することができる。
尚、ソースパワーを５００Ｗ以下とすることにより、介在層１７の下地となっているゲート絶縁膜１６へのダメージを低減することができる。
エッチング条件としては、介在層１７を除去するために、ゲート絶縁膜１６と下層マスク膜１２に対する介在層１７の選択比が６以上となる条件であることが好ましい。ゲート絶縁膜１６及び下層マスク膜（第１の絶縁膜）１２を除去してしまって活性領域１Ａ等にダメージを与えることを回避するためである。また、導電層１８に対する介在層１７のエッチング選択比が大きいことが好ましく、２以上が好ましい。
具体的には、ソースパワーを３００〜１２００Ｗ、高周波パワーを０Ｗ、圧力を４〜２０ｍＴｏｒｒとして、塩素（Ｃｌ２）とアルゴン（Ａｒ）をプロセスガスとし、それぞれの流量を１４０ｓｃｃｍ（Ｃｌ２）と６０ｓｃｃｍ（Ａｒ）に設定すると、ウェハにバイアスが印加されない条件（高周波パワー０Ｗ）となると共に、下層マスク膜１２とゲート絶縁膜１６に対する介在層１７の選択比は６以上となり、ゲート電極溝１５の下部における介在層１７Ａのリセス高さＺ3をドライエッチングの処理時間によって制御することができる。
尚、ソースパワーを５００Ｗ以下とすることにより、介在層１７の下地となっているゲート絶縁膜１６へのダメージを低減することができる。
図３０は、図１４Ａ及び図１４Ｂに示した工程後の段階における半導体装置（チップ）の断面を示す電子顕微鏡像である。半導体装置（チップ）は例で示した条件で製造したものである。
図３０（ａ）〜（ｃ）はそれぞれ、半導体装置（チップ）内の端部側部分、端部と中央部との間との間の部分、中央部分における電子顕微鏡像である。
図３０（ａ）〜（ｃ）から、いずれの部位においても、タングステン層である導電層１８の高さが略同じようにゲート電極溝１５の下部に埋め込まれていることがわかる。
図３０（ａ）〜（ｃ）はそれぞれ、半導体装置（チップ）内の端部側部分、端部と中央部との間との間の部分、中央部分における電子顕微鏡像である。
図３０（ａ）〜（ｃ）から、いずれの部位においても、タングステン層である導電層１８の高さが略同じようにゲート電極溝１５の下部に埋め込まれていることがわかる。
次に、図１５Ａ及び図１５Ｂに示すように、ゲート電極溝１５の内壁及びゲート電極溝１５内に残存する導電膜１８上を含めて露出している部分に、ライナー膜２０を形成する。
ライナー膜２０としては例えば、熱ＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
ライナー膜２０としては例えば、熱ＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
次に、ライナー膜２０上を覆い、かつ、ゲート電極溝１５を埋め込むように、埋込絶縁膜２１を堆積する。
埋込絶縁膜２１としては例えば、プラズマＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ２）や、塗布膜であるＳＯＤ膜や、それらの積層膜を用いることができる。ＳＯＤ膜を用いた場合には高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
埋込絶縁膜２１としては例えば、プラズマＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ２）や、塗布膜であるＳＯＤ膜や、それらの積層膜を用いることができる。ＳＯＤ膜を用いた場合には高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
次に、ＣＭＰ処理を行って、図１６Ａ及び図１６Ｂに示すように、ライナー膜２０が露出するまで埋込絶縁膜（第１埋込絶縁膜）２１を除去する。その後、マスク膜３と埋込絶縁膜２１及びライナー膜２０の一部とをエッチングによって除去し、埋込絶縁膜２１の最上面が半導体基板１のシリコン表面と略同程度の高さになるようにする。
これにより、埋込ワード線２３および埋込配線２２の上面が絶縁される。
以上の工程により、埋込ワード線２３および素子分離用の埋込配線２２が形成され、埋込ワード線２３及び埋込配線２２の上に、ライナー膜２０及び埋込絶縁膜２１からなるキャップ絶縁膜が形成される。
これにより、埋込ワード線２３および埋込配線２２の上面が絶縁される。
以上の工程により、埋込ワード線２３および素子分離用の埋込配線２２が形成され、埋込ワード線２３及び埋込配線２２の上に、ライナー膜２０及び埋込絶縁膜２１からなるキャップ絶縁膜が形成される。
（ビット線の形成工程）
次に、図１７Ａ及び図１７Ｂに示すように、Ｎ型の低濃度不純物拡散層１１の上部にＮ型の不純物拡散層２６を形成する。
具体的には、まず、半導体基板１の表面及び上記キャップ絶縁膜の表面を覆うように、例えば、プラズマＣＶＤ法によるシリコン酸化膜等からなる第１層間絶縁膜２４を形成する。第１層間絶縁膜２４は、半導体基板１の上面とキャップ絶縁膜の上面との間に生じた段差を埋め込むとともに、成膜後の上面が平坦面となるように形成する。
次に、図１７Ａ及び図１７Ｂに示すように、Ｎ型の低濃度不純物拡散層１１の上部にＮ型の不純物拡散層２６を形成する。
具体的には、まず、半導体基板１の表面及び上記キャップ絶縁膜の表面を覆うように、例えば、プラズマＣＶＤ法によるシリコン酸化膜等からなる第１層間絶縁膜２４を形成する。第１層間絶縁膜２４は、半導体基板１の上面とキャップ絶縁膜の上面との間に生じた段差を埋め込むとともに、成膜後の上面が平坦面となるように形成する。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去し、ビットコンタクト開口２５を形成する。ビットコンタクト開口２５は、埋込ワード線２３と同じくＹ方向に延在するライン状の開口パターンとして形成される。ビットコンタクト開口２５のパターンと活性領域１Ａの交差した部分では、半導体基板１の表面のＮ型の低濃度不純物拡散層１１を含む部分が露出する。第１層間絶縁膜２４をマスクとしてビットコンタクト開口部２４から露出する半導体基板１の表面に、例えばヒ素等のＮ型不純物をイオン注入し、半導体基板１の表面近傍にＮ型の不純物拡散層２６を形成する。Ｎ型の不純物拡散層２６はこのイオン注入により、低濃度不純物拡散層１１の不純物濃度よりも高い濃度の不純物拡散層となる。形成したＮ型の不純物拡散層２６は、トランジスタのソース・ドレイン領域の一方として機能する。
次に、図１８Ａ及び図１８Ｂに示すように、不純物拡散層２６と第１層間絶縁膜２４を覆うように、下部導電膜（第３導電膜）２７、上部導電膜（第３導電膜）２８、マスク膜２９を順次堆積する。
下部導電膜２７としては例えば、熱ＣＶＤ法によって形成したＮ型の不純物（リン等）を含有したポリシリコン膜を用いることができる。また、上部導電膜２８としては例えば、スパッタ法によって形成したタングステン（Ｗ）層を用いることができる。また、マスク膜２９としては例えば、プラズマＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
下部導電膜２７としては例えば、熱ＣＶＤ法によって形成したＮ型の不純物（リン等）を含有したポリシリコン膜を用いることができる。また、上部導電膜２８としては例えば、スパッタ法によって形成したタングステン（Ｗ）層を用いることができる。また、マスク膜２９としては例えば、プラズマＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
次に、図１９Ａ及び図１９Ｂに示すように、下部導電膜２７、上部導電膜２８及びマスク膜２９からなる積層膜をライン形状にパターニングし、下部導電膜２７と上部導電膜２８で構成されるビット線３０を形成する。
尚、これ以降、マスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。図１では、ビット線３０は、埋込ワード線２３と直交する直線形状で示したが、本発明はこれに限定されない。例えば、一部を屈曲若しくは湾曲させた形状としてもよい。
ビット線３０は、ビットコンタクト開口２５内で、ソース・ドレイン領域の一方となる不純物拡散層２６と接続される。すなわち、ビット線３０を構成する下部導電膜２７と、ビットコンタクト開口２５内で露出している半導体基板１の表面部分に形成された不純物拡散層２６とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる不純物拡散層２６と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、コンタクトプラグの機能を兼ねるビット線３０を一回のリソグラフィー工程で形成（一括形成）することにより、製造工程の低減を図っている。
尚、これ以降、マスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。図１では、ビット線３０は、埋込ワード線２３と直交する直線形状で示したが、本発明はこれに限定されない。例えば、一部を屈曲若しくは湾曲させた形状としてもよい。
ビット線３０は、ビットコンタクト開口２５内で、ソース・ドレイン領域の一方となる不純物拡散層２６と接続される。すなわち、ビット線３０を構成する下部導電膜２７と、ビットコンタクト開口２５内で露出している半導体基板１の表面部分に形成された不純物拡散層２６とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる不純物拡散層２６と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、コンタクトプラグの機能を兼ねるビット線３０を一回のリソグラフィー工程で形成（一括形成）することにより、製造工程の低減を図っている。
（容量コンタクトプラグの形成工程）
次に、図２０Ａ及び図２０Ｂに示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うように熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成した後に、絶縁膜３１の表面を覆うようにライナー膜３２を形成する。
ライナー膜３２としては例えば、熱ＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
尚、本実施形態のＤＲＡＭは、メモリセル領域の外側に配置された周辺領域に図示略の周辺回路を備えている。この周辺回路として例えば、プレーナ型ＭＯＳトランジスタが形成されている場合、ビット線３０はこのプレーナ型ＭＯＳトランジスタのゲート電極を兼用し、ビット線３０の側面を覆う絶縁膜３１及びライナー膜３２からなる積層膜は周辺回路におけるゲート電極のサイドウォールの一部として利用することができる。
次に、図２０Ａ及び図２０Ｂに示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うように熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成した後に、絶縁膜３１の表面を覆うようにライナー膜３２を形成する。
ライナー膜３２としては例えば、熱ＣＶＤ法によって形成したシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
尚、本実施形態のＤＲＡＭは、メモリセル領域の外側に配置された周辺領域に図示略の周辺回路を備えている。この周辺回路として例えば、プレーナ型ＭＯＳトランジスタが形成されている場合、ビット線３０はこのプレーナ型ＭＯＳトランジスタのゲート電極を兼用し、ビット線３０の側面を覆う絶縁膜３１及びライナー膜３２からなる積層膜は周辺回路におけるゲート電極のサイドウォールの一部として利用することができる。
次に、図２１Ａ及び図２１Ｂに示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填し、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜３３を形成する。
次に、ライナー膜３２の上面が露出するまでＣＭＰを行ってＳＯＤ膜３３を除去した後に、ＳＯＤ膜３３およびライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。
第２層間絶縁膜３４としては、例えば、プラズマＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。
第２層間絶縁膜３４としては、例えば、プラズマＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。
次に、図２２Ａ及び図２２Ｂに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口３５を形成する。容量コンタクト開口３５は、ビット線３０の側面に形成した絶縁膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって形成する。
容量コンタクト開口３５と活性領域１Ａの交差している部分において半導体基板１の表面が露出する。容量コンタクト開口３５の内壁を覆うように熱ＣＶＤ法によるシリコン窒化膜を成膜し、その後エッチバックすることにより、サイドウォール（ＳＷ）絶縁膜３６を形成する。サイドウォール絶縁膜３６を形成した後に、第２層間絶縁膜３４をマスクとして、例えばリン等のＮ型不純物をイオン注入し、半導体基板１の表面近傍にＮ型の不純物拡散層３７を形成する。形成したＮ型の不純物拡散層３７は、トランジスタのソース・ドレイン領域の他方として機能する。
容量コンタクト開口３５と活性領域１Ａの交差している部分において半導体基板１の表面が露出する。容量コンタクト開口３５の内壁を覆うように熱ＣＶＤ法によるシリコン窒化膜を成膜し、その後エッチバックすることにより、サイドウォール（ＳＷ）絶縁膜３６を形成する。サイドウォール絶縁膜３６を形成した後に、第２層間絶縁膜３４をマスクとして、例えばリン等のＮ型不純物をイオン注入し、半導体基板１の表面近傍にＮ型の不純物拡散層３７を形成する。形成したＮ型の不純物拡散層３７は、トランジスタのソース・ドレイン領域の他方として機能する。
次に、図２３Ａ及び図２３Ｂに示すように、第２層間絶縁膜３４上に、容量コンタクト開口３５内を埋め込むように熱ＣＶＤ法によってリンを含有したポリシリコンを堆積し、エッチバックを行なって、容量コンタクト開口３５の底部にポリシリコンからなる下部導電層３８を形成する。次に、下部導電層３８の表面にスパッタ法によって形成したコバルトシリサイド（ＣｏＳｉ）からなる介在層３９を形成する。その後、容量コンタクト開口３５の内部を充填するようにＣＶＤ法によってタングステン（Ｗ）からなる膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口３５の内部にタングステンを残存させて、タングステンからなる上部導電膜４０を形成する。このようにして、下部導電膜３８と介在層３９と上部導電膜４０が積層して構成された容量コンタクトプラグ４１が形成される。
（キャパシタの形成工程）
次に、図２４Ａ及び図２４Ｂに示すように、容量コンタクトプラグ４１を形成後の基板の表面に容量コンタクトパッド４２を形成する。
具体的には、容量コンタクトプラグ４１を形成後の基板の表面に、例えばスパッタ法によって、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２４Ａ及び図２４Ｂに示すような容量コンタクトパッド４２を形成する。容量コンタクトパッド４２は、均等な間隔で形成するために、図１および図２４Ｂに示すように、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２は、容量コンタクトプラグ４１の上面と重なる部分で容量コンタクトプラグ４１と接続される。
次に、図２４Ａ及び図２４Ｂに示すように、容量コンタクトプラグ４１を形成後の基板の表面に容量コンタクトパッド４２を形成する。
具体的には、容量コンタクトプラグ４１を形成後の基板の表面に、例えばスパッタ法によって、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２４Ａ及び図２４Ｂに示すような容量コンタクトパッド４２を形成する。容量コンタクトパッド４２は、均等な間隔で形成するために、図１および図２４Ｂに示すように、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２は、容量コンタクトプラグ４１の上面と重なる部分で容量コンタクトプラグ４１と接続される。
次に、図２５Ａ及び図２５Ｂに示すように、容量コンタクトパッド４２を覆うように、半導体基板１上に、例えば、熱ＣＶＤ法によって形成したシリコン窒化膜からなるストッパー膜４３を形成する。次に、ストッパー膜４３上に、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜からなる第３層間絶縁膜４４を形成する。
次に、図２６Ａ及び図２６Ｂに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するシリンダホール４４Ａを形成し、容量コンタクトパッド４２の上面の一部を露出させる。次に、シリンダホール４４Ａの内壁面と容量コンタクトパッド４２の上面とを覆うようにして、例えば、ＣＶＤ法によって形成した窒化チタン等を用いてキャパシタの下部電極４５を形成する。これにより、下部電極４５は、容量コンタクトパッド４２の上面と接続される。
次に、図２７Ａ及び図２７Ｂに示すように、第３層間絶縁膜４４上及び下部電極４５の表面を覆うように、例えば、ＡＬＤ（Atomic Layer Deposition）法によって容量絶縁膜４６を形成する。
容量絶縁膜４６としては例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次に、容量絶縁膜４６の表面を覆うように、例えば、ＣＶＤ法によって形成した窒化チタン等を用いてキャパシタの上部電極４７を形成する。
このようにして、キャパシタが形成される。
容量絶縁膜４６としては例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次に、容量絶縁膜４６の表面を覆うように、例えば、ＣＶＤ法によって形成した窒化チタン等を用いてキャパシタの上部電極４７を形成する。
このようにして、キャパシタが形成される。
次に、図２８Ａ及び図２８Ｂに示すように、キャパシタを介して配線層５１を形成する。
具体的にはまず、上部電極４７の上に、この上部電極４７を覆うように、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、例えば、ＣＶＤ法によるタングステン等でコンタクトホールを埋め込んでから、第４層間絶縁膜４９上で余剰となっているタングステン等をＣＭＰで除去して、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９上にアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜してからパターニングすることにより配線層（上部金属配線）５１を形成する。このとき、上部配線５１はコンタクトプラグ５０を介して上部電極４７と接続される。
この後、表面に保護膜５２を形成することにより、ＤＲＡＭ１００のメモリセルが完成する。
具体的にはまず、上部電極４７の上に、この上部電極４７を覆うように、例えば、プラズマＣＶＤ法によって形成したシリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、例えば、ＣＶＤ法によるタングステン等でコンタクトホールを埋め込んでから、第４層間絶縁膜４９上で余剰となっているタングステン等をＣＭＰで除去して、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９上にアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜してからパターニングすることにより配線層（上部金属配線）５１を形成する。このとき、上部配線５１はコンタクトプラグ５０を介して上部電極４７と接続される。
この後、表面に保護膜５２を形成することにより、ＤＲＡＭ１００のメモリセルが完成する。
１ 半導体基板
１Ａ 活性領域（素子形成領域）
２ 犠牲膜
３ マスク膜
４ 素子分離溝
６ 絶縁膜（素子分離用絶縁膜）
７ 絶縁膜（素子分離用絶縁膜）
８ 埋込絶縁膜
９ 素子分離領域
１０ 犠牲膜
１１ 低濃度不純物拡散層
１２ 下層マスク膜（第１の絶縁膜）
１３ 上層マスク膜（第１の絶縁膜）
１５ ゲート電極溝
１６ ゲート絶縁膜
１７ 介在層（第１導電膜）
１８ 導電膜（第２導電膜）
１９ カバー膜（平坦化膜）
２０ ライナー膜
２１ 埋込絶縁膜（第１埋込絶縁膜）
２２ 埋込配線
２３ 埋込ワード線２３
２４ 第１層間絶縁膜
２５ ビットコンタクト開口
２６ 不純物拡散層
２７ 下部導電膜（第３導電膜）
２８ 上部導電膜（第３導電膜）
２９ マスク膜
３０ ビット線
３１ 絶縁膜
３２ ライナー膜
３３ ＳＯＤ膜
３４ 第２層間絶縁膜
３５ 容量コンタクト開口
３６ サイドウォール絶縁膜
３７ 不純物拡散
３８ 下部導電膜
３９ 介在層
４０ 上部導電膜
４１ 容量コンタクトプラグ
４２ 容量コンタクトパッド
４３ ストッパー膜
４４ 第３層間絶縁膜
４４Ａ シリンダホール
４５ 下部電極（キャパシタの一部）
４６ 容量絶縁膜（キャパシタの一部）
４７ 上部電極（キャパシタの一部）
４９ 第４層間絶縁膜
５０ コンタクトプラグ
５１ 配線層（上部金属配線）
５２ 保護膜
１００ 半導体装置
１Ａ 活性領域（素子形成領域）
２ 犠牲膜
３ マスク膜
４ 素子分離溝
６ 絶縁膜（素子分離用絶縁膜）
７ 絶縁膜（素子分離用絶縁膜）
８ 埋込絶縁膜
９ 素子分離領域
１０ 犠牲膜
１１ 低濃度不純物拡散層
１２ 下層マスク膜（第１の絶縁膜）
１３ 上層マスク膜（第１の絶縁膜）
１５ ゲート電極溝
１６ ゲート絶縁膜
１７ 介在層（第１導電膜）
１８ 導電膜（第２導電膜）
１９ カバー膜（平坦化膜）
２０ ライナー膜
２１ 埋込絶縁膜（第１埋込絶縁膜）
２２ 埋込配線
２３ 埋込ワード線２３
２４ 第１層間絶縁膜
２５ ビットコンタクト開口
２６ 不純物拡散層
２７ 下部導電膜（第３導電膜）
２８ 上部導電膜（第３導電膜）
２９ マスク膜
３０ ビット線
３１ 絶縁膜
３２ ライナー膜
３３ ＳＯＤ膜
３４ 第２層間絶縁膜
３５ 容量コンタクト開口
３６ サイドウォール絶縁膜
３７ 不純物拡散
３８ 下部導電膜
３９ 介在層
４０ 上部導電膜
４１ 容量コンタクトプラグ
４２ 容量コンタクトパッド
４３ ストッパー膜
４４ 第３層間絶縁膜
４４Ａ シリンダホール
４５ 下部電極（キャパシタの一部）
４６ 容量絶縁膜（キャパシタの一部）
４７ 上部電極（キャパシタの一部）
４９ 第４層間絶縁膜
５０ コンタクトプラグ
５１ 配線層（上部金属配線）
５２ 保護膜
１００ 半導体装置
Claims (16)
- 半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、
第１の絶縁膜をマスクとして、前記素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、
前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート電極溝の内壁に前記ゲート絶縁膜を介して第1導電膜を形成する工程と、
前記ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、
前記第２導電膜上に、平坦化膜を形成する工程と、
前記第２導電膜が露出するように、前記平坦化膜をエッチングして除去する第1のエッチング工程と、
前記第２導電膜が前記ゲート電極溝の下部に残留するように、前記第２導電膜をエッチングする第２のエッチング工程と、
前記第1導電膜が前記ゲート電極溝の下部に残留するように、前記第1導電膜をエッチングする第３のエッチング工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1のエッチング工程を、前記第２導電膜と前記平坦化膜とのエッチング選択比を０．５〜１．５とする条件で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２のエッチング工程を、前記ゲート絶縁膜及び前記第1導電膜に対する前記第２導電膜のエッチング選択比を６以上とする条件で行うことを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
- 前記第３のエッチング工程を、前記ゲート絶縁膜及び前記第１の絶縁膜に対する前記第1導電膜のエッチング選択比を６以上とする条件で行うことを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
- 前記第３のエッチング工程の後に、前記第1導電膜の上面が前記第２導電膜の上面よりも低くなるように、前記第1導電膜をエッチングする第４のエッチング工程、を有することを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。
- 前記第４のエッチング工程を、前記ゲート絶縁膜及び前記第１の絶縁膜に対する前記第1導電膜のエッチング選択比を６以上とする条件で行うことを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記平坦化膜がポリマー材料からなることを特徴とする請求項１から６のいずれか一項に記載の半導体装置の製造方法。
- 前記ポリマー材料がポリフェノール樹脂を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記平坦化膜は塗布によって形成される膜であることを特徴とする請求項７又は８のいずれかに記載の半導体装置の製造方法。
- 前記第２のエッチング工程及び／又は前記第３のエッチング工程及び／又は第４のエッチング工程を、前記半導体基板にバイアスを印加せずにドライエッチングで行うことを特徴とする請求項１から９のいずれか一項に記載の半導体装置の製造方法。
- 前記ゲート電極溝内を埋め込むように、前記ゲート電極溝内の前記第1導電膜及び第２導電膜上に第１埋込絶縁膜を形成した後、前記第１埋込絶縁膜の最上面が前記半導体基板の表面と略同程度の高さになるまでＣＭＰ処理を行う工程と、
前記第１埋込絶縁膜及び前記半導体基板上に第１層間絶縁膜を形成したのちに、エッチングにより前記第１層間絶縁膜に、前記第１埋込絶縁膜と前記素子形成領域とに達すると共に前記第１の方向に延在する、ビットコンタクト開口を形成する工程と、
前記ビットコンタクト開口に第３導電膜を充填することにより、前記第１埋込絶縁膜上の一部に重なるようにして前記素子形成領域に接続するビット線を形成する工程と、を有することを特徴とする請求項１から１０のいずれか一項に記載の半導体装置の製造方法。 - 前記ビット線を形成した後に、前記第１埋込絶縁膜上の一部に重なるようにして前記素子形成領域に接続する容量コンタクトプラグを、前記ビット線に隣接して形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記容量コンタクトプラグに接続するキャパシタを形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
- 半導体基板に溝を形成する工程と、
導電膜を前記溝内部に埋め込み、且つ前記溝外部の前記半導体表面上にも堆積する工程と、
前記半導体表面上に堆積した前記導電膜を平坦化する工程と、
平坦化された前記導電膜を前記溝の下部に残るようにエッチングする工程と、を有する半導体装置の製造方法。 - 前記半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、
前記素子形成領域に交差する方向に延在するように前記溝を形成する工程と、
を有することを特徴とする請求項１４に記載の半導体装置の製造方法。 - 前記平坦化を、前記導電膜上に平坦化膜を形成し、前記平坦化膜と前記導電膜のエッチング選択比を０．５〜１．５とする条件でエッチングすることにより行う、ことを特徴とする請求項１５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011167383A JP2013030698A (ja) | 2011-07-29 | 2011-07-29 | 半導体装置の製造方法 |
| US13/278,679 US8633073B2 (en) | 2011-07-29 | 2011-10-21 | Method of forming semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011167383A JP2013030698A (ja) | 2011-07-29 | 2011-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
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| JP2013030698A true JP2013030698A (ja) | 2013-02-07 |
Family
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|---|---|---|---|
| JP2011167383A Withdrawn JP2013030698A (ja) | 2011-07-29 | 2011-07-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8633073B2 (ja) |
| JP (1) | JP2013030698A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8637912B1 (en) * | 2012-07-09 | 2014-01-28 | SK Hynix Inc. | Vertical gate device with reduced word line resistivity |
| US11107785B2 (en) * | 2019-09-25 | 2021-08-31 | Nanya Technology Corporation | Semiconductor device with a plurality of landing pads and method for fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714900B1 (ko) * | 2006-06-09 | 2007-05-04 | 삼성전자주식회사 | 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법 |
| JP2008004738A (ja) | 2006-06-22 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US20080296674A1 (en) | 2007-05-30 | 2008-12-04 | Qimonda Ag | Transistor, integrated circuit and method of forming an integrated circuit |
| KR101374323B1 (ko) | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US7897462B2 (en) * | 2008-11-14 | 2011-03-01 | Semiconductor Components Industries, L.L.C. | Method of manufacturing semiconductor component with gate and shield electrodes in trenches |
| JP2011054629A (ja) | 2009-08-31 | 2011-03-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2011
- 2011-07-29 JP JP2011167383A patent/JP2013030698A/ja not_active Withdrawn
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| US8633073B2 (en) | 2014-01-21 |
| US20130029467A1 (en) | 2013-01-31 |
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| JP2013030698A (ja) | 半導体装置の製造方法 |
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