KR20130103973A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 수직형 게이트 구조에서 비트라인 접합영역이 형성된 필라 패턴 내의 공간 마진을 확보함으로써 필라 플로팅 바디 효과를 완화시키는 바디 타이드(Body Tied) 구조를 구현하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 구비되며, 홀을 포함하는 다수의 필라 패턴과, 필라 패턴의 일측 저부에 형성되며, 홀에 맞닿은 비트라인 접합영역과, 필라 패턴들 사이에 구비되어 비트라인 접합영역과 연결되며, 제 1 방향을 따라 연장된 비트라인과, 비트라인 상부와 이격되고, 비트라인과 수직한 제 2 방향을 따라 연장되며 필라의 측벽에 구비되는 게이트를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 수직형 트랜지스터를 포함하는 반도체 소자 및 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
그러나, 현재 사용되고 있는 수직 채널 트랜지스터 구조는 이중 게이트와 이중 비트라인을 사용하게 되는데, 비트라인의 경우 라인 패턴 양측에 이중으로 형성하게 되면 반도체 기판과 단절되는 플로팅 바디가 형성된다. 이를 플로팅 바디 이펙트라고 하는데 이러한 플로팅 바디 이펙트가 발생하는 경우 트랜지스터임에도 불구하고 BJT(Bipolar Junction Transistor) 동작을 하게 되어 리텐션 타임(Retention Time)이 취약해지는 문제점이 발생할 수 있다.
본 발명은 수직형 게이트 구조에서 비트라인 접합영역이 형성된 필라 패턴 내의 공간 마진을 확보함으로써 필라 플로팅 바디 효과를 완화시키는 바디 타이드(Body Tied) 구조를 구현하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 구비되며, 실리콘 패턴을 포함하는 다수의 필라 패턴과, 필라 패턴의 일측 저부에 형성되며, 상기 실리콘 패턴에 맞닿은 비트라인 접합영역과, 필라 패턴들 사이에 구비되어 상기 비트라인 접합영역과 연결되며, 제 1 방향을 따라 연장된 비트라인과, 비트라인 상부와 이격되고, 비트라인과 수직한 제 2 방향을 따라 연장되며 상기 필라의 측벽에 구비되는 게이트를 포함하는 것을 특징으로 한다.
나아가, 필라 패턴은 반도체 기판이 식각되어 형성된 것을 특징으로 하고, 필라 패턴은 각각 하나의 실리콘 패턴을 포함하는 것을 특징으로 한다.
나아가, 실리콘 패턴은 필라 패턴보다 깊게 형성된 것을 특징으로 하며, 비트라인은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
그리고, 게이트는 다수의 필라 패턴들을 연결하는 형태인 것을 특징으로 하며, 필라 패턴 상측에 저장전극 접합영역을 더 포함하는 것을 특징으로 한다.
또한, 필라 패턴 상부에 저장전극 접합영역과 연결되는 저장전극을 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 다수의 라인 패턴을 형성하는 단계와, 라인 패턴 내에 다수의 홀을 형성하는 단계와, 홀을 포함하는 상기 라인 패턴의 일측 저부에 비트라인 접합영역을 형성하는 단계와, 홀을 매립하는 실리콘층을 형성하는 단계와, 라인 패턴들 사이에 비트라인을 형성하는 단계와, 비트라인 상부에 절연막을 형성하는 단계와, 라인 패턴 및 절연막을 식각하여 다수의 필라 패턴을 형성하는 단계와, 필라 패턴들 측벽에 상기 비트라인과 수직한 방향으로 연장되는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 홀을 매립하는 실리콘층을 형성하는 단계는 홀에 의해 노출된 라인 패턴의 실리콘층을 성장시켜 SEG막을 형성하는 것을 특징으로 하며, 홀을 매립하는 실리콘층을 형성하는 단계는 홀을 포함하는 상기 라인 패턴 전체 상부에 실리콘층을 증착하는 단계와, 라인 패턴 상측이 노출될때까지 평탄화 식각을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 비트라인 접합영역을 형성하는 단계는 라인 패턴의 일측 모서리에 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하며, 라인 패턴의 일측 모서리에 이온을 주입하는 단계는 1차 이온주입과 2차 이온주입은 각각 경사 이온주입으로 진행하며, 상기 1차 이온주입과 상기 2차 이온주입은 서로 반대 방향의 경사를 갖는 것을 특징으로 한다.
여기서, 1차 이온주입은 반도체 기판 표면에 대해 5 ~ 10°의 경사각으로 진행하는 것을 특징으로 하며, 2차 이온주입은 반도체 기판 표면에 대해 10 ~ 15°의 경사각으로 진행하는 것을 특징으로 한다.
그리고, SEG막을 형성하는 단계는 홀 상측에 성장된 실리콘층이 맞닿을 때까지 진행하는 것을 특징으로 한다.
또한, 비트라인은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하고, 필라 패턴을 형성하는 단계에서 필라 패턴은 각각 하나의 홀을 포함하도록 형성하는 것을 특징으로 한다.
나아가, 게이트를 형성하는 단계는 필라 패턴들 사이의 저부에 게이트 도전물질을 형성하는 단계와, 필라 패턴 측벽의 상기 게이트 도전물질 상부에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 상기 게이트 도전물질을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 게이트를 형성하는 단계 이후, 필라 패턴 상측에 저장전극 접합영역을 형성하는 단계와, 필라 패턴 상부에 저장전극 접합영역과 연결되는 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 비트라인 접합영역이 형성된 필라 패턴 내의 공간 마진을 확보함으로써, 플로팅 바디 효과(Floating Body Effect)를 완화시키는 바디 타이드(Body Tied) 구조를 구현할 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도 및 단면도.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도 및 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도 및 단면도이다. 여기서, 도 1 (ⅱ)는 도 1 (ⅰ)의 X - X'에 따른 절단면을 도시한 것이며, 도 1 (ⅲ)은 도 1(ⅰ)의 Y - Y'에 따른 절단면을 도시한 것이다.
도 1에 도시된 바와 같이, 반도체 소자는 라인 패턴(110)들 사이에 매립된 비트라인(150) 및 비트라인(150)과 수직하게 교차되는 게이트(160a)를 포함한다. 이러한 반도체 소자의 구성요소들을 좀 더 구체적으로 설명하면 다음과 같다. 먼저, 반도체 기판(100)이 식각되어 형성된 라인 패턴(110)이 구비되고, 라인 패턴(110) 내측에는 다수의 실리콘 패턴(135a) 포함되어 있다. 실리콘 패턴(135a)은 라인 패턴이 연장된 방향을 따라 배치될 수 있다. 그리고, 라인 패턴(110)의 일측 저부에 벌브 형태(Bulb Type)의 비트라인 접합영역(130)이 형성된다. 비트라인 접합영역(130)은 벌브 형태에 제한되지 않고 어떠한 형태여도 무관하며, 비트라인 접합영역(130)은 실리콘 패턴(135a)과 맞닿도록 구비된다. 그리고, 라인 패턴(110)들 사이에 비트라인 접합영역(130)과 연결되는 비트라인(150)이 매립된다. 비트라인(150)은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성할 수 있다. 바람직하게는, 티타늄과 티타늄 질화막의 적층 또는 티타늄 질화막과 텅스텐의 적층으로 형성할 수 있다.
이렇게 형성된 비트라인(150) 상부에 비트라인(150)과 수직으로 교차되도록 연장된 게이트(160a)가 형성된다. 게이트(160a)는 라인 패턴(110) 상측이 식각되어 형성된 필라 패턴(110a) 양측에 형성되며, 다수의 필라 패턴(110a)들을 연결하는 형태로 형성된다. 그리고, 필라 패턴(110a) 상측에 저장전극 접합영역(167)이 구비되고, 필라 패턴(110a) 상부에 저장전극 접합영역(167)과 연결되는 저장전극(170)이 구비된다.
상술한 바와 같이, 필라 패턴(110a) 내에 실리콘 패턴(135a)이 형성됨으로써, 실리콘 패턴(135a)에 의해 비트라인 접합영역(130)과 라인 패턴(110) 타측 간에 일정거리를 유지할 수 있게 된다. 즉, 비트라인 접합영역(130)이 포함된 라인 패턴(110) 내에 공간 마진을 확보하여 기존에 수직형 게이트에서 발생하던 플로팅 바디 이펙트(Floating Body Effect)를 완화시키는 바디 타이드(Body Tied) 구조를 구현할 수 있다.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도 및 단면도들이다. 도 2a 내지 도 2k를 참조하여 수직형 게이트를 포함하는 반도체 소자의 제조 방법을 설명하면 다음과 같다. 여기서, 도 2a (ⅱ)내지 도 2i (ⅱ)는 도 2a (ⅰ) 내지 도 2k (ⅰ)의 X - X'에 따른 절단면을 도시한 것이며, 도 2a (ⅲ) 내지 도 2k (ⅲ)은 도 2a (ⅰ) 내지 도 2k (ⅰ)의 Y - Y'에 따른 절단면을 도시한 것이다.
먼저, 도 2a를 참조하면 반도체 기판(100)을 식각하여 복수의 라인 패턴(110)을 형성한다. 라인 패턴(110)은 반도체 기판(100)의 일부가 식각되어 도 1의 Y - Y'방향으로 연장된 형상으로 형성된다. 그 다음, 라인 패턴(110)을 포함하는 반도체 기판(100) 표면에 라이너 폴리실리콘층(115)을 증착한다. 이때, 라이너 폴리실리콘층(115)의 두께는 50 ~ 100Å인 것이 바람직하다. 라이너 폴리실리콘층(115)이 형성된 라인 패턴(110)을 포함하는 전체 상부에 절연막(120)을 형성한다. 절연막(120)은 산화막으로 형성할 수 있다.
도 2b를 참조하면 산화막(120) 및 라인 패턴(110) 상부의 라이너 폴리실리콘층(115)을 평탄화 식각하여 라인 패턴(110) 상측을 노출시킨다. 이후, 라인 패턴(110), 라이너 폴리실리콘층(115) 및 산화막(120) 상부에 홀 형태(Hole Type)의 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴(미도시)은 라인 패턴(110) 내에 홀이 정의되도록 형성하는 것이 바람직하다.
다음으로, 마스크 패턴(미도시)을 식각 마스크로 라인 패턴(110)을 식각하여 라인 패턴(110) 내에 다수의 홀(125)을 형성한다. 홀(125)은 라인 패턴(110)이 연장된 방향을 따라 배치할 수 있으며, 라인 패턴(110) 하단보다 더 깊은 깊이까지 형성되도록 한다. 예컨대, 라인 패턴(110)을 400 ~ 600Å의 높이로 형성할 경우, 홀(125)은 600 ~ 800Å의 깊이로 식각하는 것이 바람직하다.
도 2c를 참조하면, 라인 패턴(110) 저부의 일측벽에 형성된 라이너 폴리실리콘층(115)에 이온을 주입하여 도프드 폴리실리콘층(115a)을 형성한다. 이온 주입 공정은 두 차례에 걸쳐 진행할 수 있다. 1차 이온주입 공정은 라인 패턴(110)들 사이의 반도체 기판(100) 상부에 형성된 라이너 폴리실리콘층(115)에 주입하며, 반도체 기판(100) 표면에 대해 5 ~ 10°의 경사각으로 이온 주입을 진행한다. 이후, 2차 이온주입 공정은 1차 이온주입 공정과 반대 방향에서 진행되며, 라인 패턴(110) 저부의 일측벽에 형성된 라이너 폴리실리콘층(115)에 이온을 주입한다. 이때, 2차 이온주입 공정은 1차 이온주입 공정보다 큰 각도로 진행하는 것이 바람직하다. 예컨대 2차 이온주입 공정은 반도체 기판(100) 표면에 대해 10 ~ 15°의 경사각으로 이온주입을 진행한다. 또한, 2차 이온주입 공정은 반도체 기판(100)에 영향을 주지 않는 범위의 에너지를 사용하여 진행하는 것이 바람직하다. 예컨대 2차 이온주입 공정은 2 ~ 5KeV의 에너지로 진행할 수 있다.
도 2d를 참조하면, 도프드 폴리실리콘층(115a)을 제거하여 라인 패턴(110) 의 실리콘층이 노출되는 측벽 콘택(145)을 형성한다.
도 2e를 참조하면, 측벽 콘택(145)에 의해 노출된 라인 패턴(110)의 일측 모서리 부분에 이온을 주입하여 라인 패턴(110)의 일측 저부에 비트라인 접합영역(130)을 형성한다. 비트라인 접합영역(130)을 형성하기 위한 이온 주입은 아세닉(As), 인(Ph) 및 이들의 조합 중 선택된 어느 하나를 이용하여 20 ~ 40 keV의 에너지로 진행하는 것이 바람직하다. 이 이온 주입 공정은 경사 이온 주입으로 진행하며, 반도체 기판(100) 표면으로부터 5 ~ 15°의 경사각을 갖는 경사 이온 주입으로 진행하는 것이 바람직하다.
이렇게 이온 주입을 통하여 비트라인 접합영역(130) 형성하는 과정에서 라인 패턴(110) 내에 홀(125)이 형성되어 있기 때문에 비트라인 접합영역(130)이 홀(125)과 맞닿는 시점에서 더이상 확산되지 않게 된다. 즉, 비트라인 접합영역(130)과 라인 패턴(110) 타측 사이에 일정 거리가 유지됨에 따라 비트라인 접합영역(130)이 포함된 라인 패턴(110) 내에 공간 마진을 확보하여 기존에 수직형 게이트에서 발생하던 플로팅 바디 이펙트(Floating Body Effect)를 완화시키는 바디 타이드(Body Tied) 구조를 구현할 수 있다.
도 2f를 참조하면, 라인 패턴(110)의 홀(125)에 라인 패턴(110)과 동일한 물질인 실리콘층(135)을 매립한다. 실리콘층(135)을 매립하는 공정은 홀(125)에 의해 노출된 라인 패턴(110)의 실리콘층을 시드(Seed)로 SEG(Selective Epitaxial Growth)막을 성장시켜 진행할 수 있다. 이때, SEG막을 성장시키는 공정은 홀(125) 상측에서 실리콘층(135)이 맞닿을 때까지 진행하는 것이 바람직하다. 홀(125)을 매립하는 방법은 SEG막을 성장시키는 방법 이외에도 홀(125) 내에 실리콘층(135)을 증착시켜 형성하는 방법으로 진행할 수 도 있다. 이때, 홀(125) 내에 실리콘층(135) 증착 시 홀(125)의 선폭이 미세하여 홀(125) 내에 실리콘층(135)이 완전히 매립되지 않아 보이드(Void)가 발생할 수 있는데, 이 보이드가 후속으로 형성되는 저장전극 접합영역이 일정 깊이 이하로 확산되는 것을 방지하는 역할을 할 수 있다.
도 2g를 참조하면, 측벽 콘택(145)에 의해 노출된 비트라인 접합영역(130)을 포함하는 반도체 기판(100) 전체 상부에 비트라인 도전물질(150)을 형성한다. 비트라인 도전물질(150)은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성할 수 있다. 바람직하게는, 티타늄과 티타늄 질화막의 적층 또는 티타늄 질화막과 텅스텐의 적층으로 형성할 수 있다. 에치-백 공정으로 비트라인 도전물질(150)을 식각하여 라인 패턴(110)들 사이의 저부에만 비트라인 도전물질(150)이 남도록 한다. 이렇게 매립된 비트라인 도전물질(150)을 매립 비트라인이라고 한다.
도 2h를 참조하면, 비트라인 도전물질(150)을 포함하는 라인 패턴(110) 및 반도체 기판(100) 전체 표면에 제 2 절연막(155)을 형성한다. 제 2 절연막(155)은 산화막을 포함하는 물질로 형성한다. 예컨대 산화막은 SOD(Spin On Dielectric) 산화막, HDP(High Density Plasma) 산화막 중 하나 이상을 사용하여 형성하는 것이 바람직하다. 더욱 바람직하게는 SOD 산화막 및 HDP 산화막을 순차적으로 적층한다.
다음으로, 제 2 절연막(155) 상부에 게이트를 정의하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)은 라인 형태로 형성하며, 매립 비트라인과 수직한 방향(도 1의 Y - Y' 방향)으로 연장되도록 형성하는 것이 바람직하다. 마스크 패턴(미도시)을 식각 마스크로 제 2 절연막(155) 및 라인 패턴(110) 상측을 식각하여 필라 패턴(110a) 및 게이트 형성될 영역이 오픈되는 절연막 패턴(155a)을 형성한다. 이때, 하나의 필라 패턴(110a)에 하나의 보이드(135)가 포함되도록 식각하는 것이 바람직하다. 다음으로, 절연막 패턴(155a)을 포함하는 반도체 기판(100) 전체 상부에 게이트 도전막(160)을 형성한다.
그 다음, 에치 백 공정을 진행하여 필라 패턴(110a)들 사이의 저부에만 게이트 도전막(160)이 남겨지도록 한다. 그 다음, 필라 패턴(110a) 및 게이트 도전막(160)을 포함하는 전체 표면에 스페이서 물질(165)을 증착한다. 스페이서 물질(165)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 질화막 및 산화막을 순차적으로 형성하는 것이 가장 바람직하다. 여기서, 스페이서 물질(165)의 두께가 후속으로 형성되는 게이트의 선폭이 된다.
도 2i를 참조하면, 에치-백 공정을 진행하여 절연막 패턴(155a) 및 필라 패턴(110a) 측벽에 스페이서(165a)를 형성한다. 그 다음, 스페이서(165a)를 마스크로 게이트 도전막을 식각하여 절연막 패턴(155a) 측벽에 게이트(160a)를 형성한다.
도 2j를 참조하면, 필라 패턴(110a) 상측에 이온 주입을 진행하여 저장전극 접합영역(167)을 형성한다. 여기서, 도시하지는 않았으나 저장전극 접합영역(167) 형성 공정 대신 노출된 필라 패턴(110a)의 실리콘층을 성장시켜 저장전극 콘택(미도시)을 형성할 수 도 있다. 저장전극 콘택(미도시)을 형성하는 경우에는 저장전극 콘택(미도시) 형성 후 절연막을 증착하고, 저장전극 콘택(미도시)이 노출될때까지 평탄화 공정을 진행하는 것이 바람직하다.
도 2k를 참조하면, 필라 패턴(110a) 상부에 저장전극 접합영역(167) 또는 저장전극 콘택(미도시)과 연결되는 저장 전극(170)을 형성한다. 저장 전극(170)은 실린더(Cylinder) 형태 또는 컨케이브(Concave) 형태로 형성할 수 있으며, 어떤 형태로 형성하여도 무관하다.
상술한 바와 같이, 라인 패턴(110)의 내에 홀(125)을 형성한 후 비트라인 접합영역(130) 형성을 위한 이온 주입 공정을 진행함으로써, 비트라인 접합영역(130)과 라인 패턴(110) 타측 사이에 일정 거리가 유지시킬 수 있다. 이에 따라 비트라인 접합영역(130)이 포함된 라인 패턴(110) 내에 공간 마진이 확보되어 기존에 수직형 게이트에서 발생하던 플로팅 바디 이펙트(Floating Body Effect)를 완화시키는 바디 타이드(Body Tied) 구조를 구현할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 115 : 라이너 폴리실리콘층
110 : 라인 패턴 120 : 산화막
125 : 홀 130 : 비트라인 접합영역
135 : 실리콘층 145 : 측벽 콘택
150 : 비트라인 155 : 스페이서 물질
155a : 스페이서 160 : 게이트 물질
160a : 게이트 167 : 저장전극 접합영역
170 : 저장전극

Claims (20)

  1. 반도체 기판 상부에 구비되며, 실리콘 패턴을 포함하는 다수의 필라 패턴;
    상기 필라 패턴의 일측 저부에 형성되며, 상기 실리콘 패턴에 맞닿은 비트라인 접합영역;
    상기 필라 패턴들 사이에 구비되어 상기 비트라인 접합영역과 연결되며, 제 1 방향을 따라 연장된 비트라인; 및
    상기 비트라인 상부와 이격되고, 상기 비트라인과 수직한 제 2 방향을 따라 연장되며 상기 필라의 측벽에 구비되는 게이트
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 필라 패턴은 상기 반도체 기판이 식각되어 형성된 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 필라 패턴은 각각 하나의 실리콘 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 실리콘 패턴은 상기 필라 패턴보다 깊게 형성된 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 게이트는 상기 다수의 필라 패턴들을 연결하는 형태인 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 필라 패턴 상측에 저장전극 접합영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 6에 있어서,
    상기 필라 패턴 상부에 상기 저장전극 접합영역과 연결되는 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 상부에 다수의 라인 패턴을 형성하는 단계;
    상기 라인 패턴 내에 다수의 홀을 형성하는 단계;
    상기 홀을 포함하는 상기 라인 패턴의 일측 저부에 비트라인 접합영역을 형성하는 단계;
    상기 홀을 매립하는 실리콘층을 형성하는 단계;
    상기 라인 패턴들 사이에 비트라인을 형성하는 단계;
    상기 비트라인 상부에 절연막을 형성하는 단계;
    상기 라인 패턴 및 절연막을 식각하여 다수의 필라 패턴을 형성하는 단계; 및
    상기 필라 패턴들 측벽에 상기 비트라인과 수직한 방향으로 연장되는 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 홀을 매립하는 실리콘층을 형성하는 단계는
    상기 홀에 의해 노출된 상기 라인 패턴의 실리콘층을 성장시켜 SEG막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 9에 있어서,
    상기 홀을 매립하는 실리콘층을 형성하는 단계는
    상기 홀을 포함하는 상기 라인 패턴 전체 상부에 실리콘층을 증착하는 단계; 및
    상기 라인 패턴 상측이 노출될때까지 평탄화 식각을 진행하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 9에 있어서,
    상기 비트라인 접합영역을 형성하는 단계는
    상기 라인 패턴의 일측 모서리에 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 라인 패턴의 일측 모서리에 이온을 주입하는 단계는 1차 이온주입과 2차 이온주입은 각각 경사 이온주입으로 진행하며, 상기 1차 이온주입과 상기 2차 이온주입은 서로 반대 방향의 경사를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 1차 이온주입은 반도체 기판 표면에 대해 5 ~ 10°의 경사각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 13에 있어서,
    상기 2차 이온주입은 반도체 기판 표면에 대해 10 ~ 15°의 경사각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 10에 있어서,
    상기 SEG막을 형성하는 단계는
    상기 홀 상측에 성장된 상기 실리콘층이 맞닿을 때까지 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 9에 있어서,
    상기 비트라인은 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W) 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 9에 있어서,
    상기 필라 패턴을 형성하는 단계에서
    상기 필라 패턴은 각각 하나의 홀을 포함하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 9에 있어서,
    상기 게이트를 형성하는 단계는
    상기 필라 패턴들 사이의 저부에 게이트 도전물질을 형성하는 단계;
    상기 필라 패턴 측벽의 상기 게이트 도전물질 상부에 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각 마스크로 상기 게이트 도전물질을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 9에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 필라 패턴 상측에 저장전극 접합영역을 형성하는 단계; 및
    상기 필라 패턴 상부에 상기 저장전극 접합영역과 연결되는 저장전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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