KR20120079300A - 반도체 소자의 형성 방법 - Google Patents

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KR20120079300A
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Abstract

본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 절연막, 비트라인 도전층 및 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 절연막이 노출되도록 상기 비트라인 도전층을 식각하여 비트라인을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 비트라인에 의해 노출된 상기 절연막을 제거하는 단계와, 상기 반도체 기판을 시드로 상기 하드마스크 패턴 및 상기 비트라인의 사이영역이 매립되도록 실리콘층을 형성하는 단계와, 상기 실리콘층 및 상기 하드마스크 패턴을 식각하여 수직필라를 형성하는 단계를 포함하여, 수직형 게이트를 포함하는 반도체 소자 형성 시 비트라인을 형성한 후 수직필라를 형성함으로써 비트라인의 식각 균일도를 일정하게 하여 비트라인의 형성 위치 변동을 감소시키는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 수직형 게이트를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)은 감소하고 있다. 이러한 디자인 룰이 감소하면서 고집적화된 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자 기술 개발이 한계에 이르고 있는 상황이다. 이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2 에 1K 단위 셀을 구현하게 함으로써 보다 고밀도화된 셀 구조 형성이 가능하다.
4F2의 단위셀을 갖는 트랜지스터 구성을 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 채널을 갖는 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 채널을 갖는 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 1K 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다. 그러나 수직 채널을 갖는 셀 트랜지스터 구조는 공정 난이도가 증가하면서 구조 형성이 복잡하여 어려움이 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 반도체 기판(10)이 일부 식각되어 형성된 수직필라(12) 사이에 구비되는 비트라인(14)을 포함한다. 여기서, 비트라인(14)은 수직필라(12)가 형성된 후 수직필라(12)의 사이에 매립된다.
보다 구체적으로, 비트라인(14)을 형성하기 위해서는 수직필라(12)의 사이에 비트라인 도전층을 형성한 후 에치백 공정을 수행하는데, 공정 변동에 의해 에치백 정도가 균일하지 않게 되면, 비트라인(14)은 도 1에 도시된 바와 같이 동일한 두께로 형성되지 못하고 변화될 수 있다. 이처럼 비트라인(14)의 두께가 일정하게 형성되지 못하는 경우에는 반도체 소자의 특성을 저하시키는 문제를 유발한다.
본 발명은 수직형 게이트를 포함하는 반도체 소자 형성 시 수직필라를 형성한 후 비트라인을 형성함으로써 비트라인의 에치백 정도에 따라 비트라인의 형성 위치가 변동되어 반도체 소자의 특성의 변화가 유발되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 절연막, 비트라인 도전층 및 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 절연막이 노출되도록 상기 비트라인 도전층을 식각하여 비트라인을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 비트라인에 의해 노출된 상기 절연막을 제거하는 단계와, 상기 반도체 기판을 시드로 상기 하드마스크 패턴 및 상기 비트라인의 사이영역이 매립되도록 실리콘층을 형성하는 단계와, 상기 실리콘층 및 상기 하드마스크 패턴을 식각하여 수직필라를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크 패턴은 라인 앤 스페이스 타입을 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 도전층은 N형 폴리실리콘을 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 도전층을 형성하는 단계는 5E19/cm3 내지 8E20/cm3의 농도로 As 또는 Ph를 주입하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계와, 상기 비트라인의 일측벽에 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계는 상기 하드마스크 패턴 및 상기 절연막 상부에 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막에 건식 식각을 수행하여 상기 하드마스크 패턴 및 상기 비트라인의 양측벽에 상기 라이너 절연막 패턴을 형성하는 단계와, 상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴을 제거하는 단계는 상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴에 경사 이온주입을 수행하는 단계와, 상기 경사 이온주입된 상기 라이너 절연막 패턴에 클리닝 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 경사 이온주입을 수행하는 단계는 1도 내지 89도의 경사각 및 1keV 내지 50KeV의 에너지로 Ar 또는 N2 를 주입하는 것을 특징으로 한다.
그리고, 상기 클리닝 공정에 의해 상기 비트라인의 일측벽이 노출되는 것을 특징으로 하는 것을 특징으로 한다.
그리고, 상기 비트라인의 측벽에 이온주입 영역을 형성하는 단계는 상기 비트라인의 일측에 플라즈마 도핑 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 플라즈마 도핑 공정은 Ph 또는 As을 이용하여 1keV 내지 50KeV의 에너지와, 1E14/cm2 내지 1E16/cm2 도즈량으로 수행되는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계와, 상기 비트라인의 일측벽에 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인의 일측벽에 실리사이드 패턴을 형성하는 단계는 상기 하드마스크 패턴 및 상기 절연막 상부에 TiSix 또는 CoSix를 화학적 기상 증착(chemical vapor deposition) 방법 또는 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 실리사이드막을 형성하는 단계와, 상기 실리사이드막에 에치백 공정을 수행하여 상기 비트라인의 양측벽에 실리사이드 스페이서를 형성하는 단계와, 상기 실리사이드 스페이서에 경사 이온주입을 수행하는 단계와, 상기 경사 이온주입된 상기 실리사이드 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 실리사이드 스페이서에 경사 이온주입을 수행하는 단계는 1도 내지 89도의 경사각 및 1KeV 내지 50KeV의 에너지로 Ar 또는 N2 를 주입하는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계는 상기 반도체 기판을 시드로 에피텍셜 성장 방법을 수행하는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계 이후 상기 실리콘층 이온주입을 수행하여 상기 실리콘층의 저부에 제 1 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 접합영역을 형성하는 단계는 10KeV 내지 100KeV의 에너지와 1E12/cm2 내지 1E16/cm2의 도즈량으로 As, Ph 또는 Sb을 주입하는 것을 특징으로 한다.
그리고, 상기 제 1 접합영역을 형성하는 단계는 1KeV 내지 50KeV의 에너지와 1E12/cm2 내지 1E15/cm2의 도즈량으로 B를 주입하는 것을 특징으로 한다.
그리고, 상기 수직필라를 형성하는 단계는 상기 비트라인이 노출되지 않도록 상기 실리콘층을 식각하는 것을 특징으로 한다.
그리고, 상기 수직필라를 형성하는 단계 이후 상기 수직필라의 측면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 측면에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계 이후 상기 수직필라의 상부에 이온주입을 수행하여 제 2 접합영역을 형성하는 단계와, 상기 제 2 접합영역 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 수직형 게이트를 포함하는 반도체 소자 형성 시 비트라인을 형성한 후 수직필라를 형성함으로써 비트라인의 식각 균일도들 일정하게 하여 비트라인의 형성 위치 변동을 감소시키는 효과를 제공한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a의 (ⅱ)에 도시된 바와 같이, 반도체 기판(100) 상부에 절연막(102), 비트라인 도전층(104a) 및 제 1 하드마스크 패턴(106)을 형성한다. 여기서, 절연막(102)은 산화막을 포함하는 것이 바람직하고, 열산화 또는 화학적 기상 증착방법(Chemical Vapor Deposition)을 이용하여 형성하는 것이 바람직하다. 그리고, 절연막(102)은 5nm 내지 100nm의 두께로 형성하는 것이 바람직하다. 또한, 비트라인 도전층(104a)은 N형 폴리실리콘을 포함하며, 5E19/cm3 내지 8E20/cm3의 농도로 비소(As) 또는 인(Ph)을 주입하여 형성하는 것이 바람직하다. 그리고, 비트라인 도전층(104a)은 10nm 내지 200nm의 두께로 형성하는 것이 바람직하다. 제 1 하드마스크 패턴(106)은 도 2a의 (ⅰ)에 도시된 평면도와 같이 y축 방향으로 장축을 가지고 여장된 라인 앤 스페이스 패턴을 포함하는 것이 바람직하다.
이하의 도 2b 내지 도 2f에서는 도 2a의 (ⅰ)의 평면도에서 x-x'를 잘랐을 때의 단면도를 각 공정 진행에 맞추어 도시하고, 이를 참조하여 설명한다.
도 2b에 도시된 바와 같이, 제 1 하드마스크 패턴(106)을 식각마스크로 절연막(102)이 노출되도록 비트라인 도전층(104a)을 식각하여 비트라인(104)을 형성한다. 그리고, 절연막(102) 및 비트라인(104) 상부에 라이너 절연막(108)을 형성한다. 이처럼, 본 발명에 따른 비트라인(104)은 증착 후 식각 공정에 의해 형성되므로 종래와 같이 에치백되는 정도가 상이함에 따라 유발되는 반도체 소자의 특성이 저하되는 문제는 근본적으로 해결할 수 있다.
도 2c에 도시된 바와 같이, 라이너 절연막(108)에 대한 건식 식각을 수행하여 제 1 하드마스크 패턴(106)의 측벽에만 잔류하는 라이너 절연막 패턴(108a)을 형성한다. 이어서, 제 1 하드마스크 패턴(106)의 일측에 구비되는 라이너 절연막 패턴(108a)에 경사 이온주입 공정을 수행하여 이온주입된 라이너 절연막 패턴(110)을 형성한다. 이때, 경사 이온주입 공정은 라이너 절연막 패턴(108a)의 일측에만 수행되므로 한쪽 방향으로만 수행되는 것이 바람직하다. 라이너 절연막 패턴(108a)의 일측에만 경사 이온주입 공정을 수행하는 것은 비트라인(104)의 타측에 라이너 절연막 패턴(108a)이 남도록 하여 후속의 플라즈마 도핑 공정(112; 도 2d 참조)에서 마스크의 역할을 수행하도록 하기 위함이다.
여기서 이온주입된 라이너 절연막 패턴(110)은 라이너 절연막 패턴(108a)에 비해 식각률이 높아지게 된다. 여기서, 경사 이온주입 공정은 Ar, N2 또는 BF2 이온을 이용하여 1keV 내지 50KeV의 에너지로 수행되는 것이 바람직하다. 이때 이온주입되는 경사각(α)은 수직에 대하여 1도 내지 89도인 것이 바람직하다.
도 2d에 도시된 바와 같이, 이온주입된 라이너 절연막 패턴(110, 도 2c 참조)를 클리닝 공정으로 제거한다. 이 과정에서 비트라인(104)의 일측이 노출된다. 이어서, 노출된 비트라인(104)의 일측에 플라즈마 도핑 공정(112)을 수행하여 비트라인(104) 내에 이온주입 영역(114)을 형성한다. 여기서, 플라즈마 도핑 공정(112)은 인(Ph) 또는 비소(As) 이온을 이용하여 1keV 내지 50KeV의 에너지와, 1E14/cm2 내지 1E16/cm2 도즈량으로 수행되는 것이 바람직하다. 이온주입 영역(114)을 형성하는 공정은 이에 한정되는 것은 아니고 변경 가능하다. 이에 대한 설명은 도 3a 내지 도 3c를 참조한다.
도 2e에 도시된 바와 같이, 비트라인(104)에 의해 노출된 반도체 기판(100) 상부의 절연막(102)을 제거하여 반도체 기판(100)을 노출시킨다. 이어서, 반도체 기판(100)을 시드(seed)로한 선택적 에피텍셜 성장(selective epitaxial growth) 방법을 이용하여 실리콘층(116)을 형성한다.
도 2f의 (ⅱ)에 도시된 바와 같이, 실리콘층(116)에 평탄화 공정을 수행하여 표면을 평탄화시킨 후, 이온주입 공정을 수행하여 실리콘층(116)의 저부에 제 1 접합영역(118, junction region)을 형성한다. 이때, 제 1 접합영역(118)은 N 타입의 이온을 주입하는 경우 10KeV 내지 100KeV의 에너지와 1E12/cm2 내지 1E16/cm2의 도즈량으로 비소(As), 인(Ph) 또는 안티몬(Sb) 등의 이온을 주입하여 형성하는 것이 바람직하다. 또한, P 타입의 이온을 주입하는 경우에는 1KeV 내지 50KeV의 에너지와 1E12/cm2 내지 1E15/cm2의 도즈량으로 BF2 또는 B를 주입하여 형성하는 하는 것이 바람직하다.
그 다음, 제 1 하드마스크 패턴(106) 및 실리콘층(116) 상부에 제 2 하드마스크 패턴(120)을 형성한다. 여기서, 평면도인 도 2f의 (ⅰ)에 도시된 바와 같이 제 2 하드마스크 패턴(120)은 제 1 하드마스크 패턴(106)과 평면도 상에서 수직하게 연장되는 것이 바람직하다.
도 2g에 도시된 바와 같이, 제 2 하드마스크 패턴(120, 도 2f 참조)을 식각마스크로 제 1 하드마스크 패턴(106) 및 실리콘층(116)을 식각하여 수직필라(122)를 형성한다. 여기서, 수직필라(122)는 도 2g의 (ⅰ)의 평면도에 도시된 바와 같이 사각형의 단면을 갖는 것이 바람직하다. 그리고, 도 2g의 (ⅱ)에 도시된 바와 같이, 수직필라(122)는 비트라인(104)이 노출되지 않도록 실리콘층(116; 도 2f 참조)을 식각하여 형성하는 것이 바람직하다. 이는 후속 공정에서 형성되는 게이트(126)와 비트라인(104)이 서로 이격되도록 하기 위함이다.
이어서, 도 2g의 (ⅲ)(도 2g의 (ⅰ)에서 y-y' 선을 따른 단면도)에 도시된 바와 같이, 제 2 하드마스크 패턴(120, 도 2f 참조)을 식각마스크로 한 식각공정에서 노출된 수직필라(122)의 표면에 산화막(124)을 형성한 후, 산화막(124)의 표면 및 제 2 하드마스크 패턴(120, 도 2f 참조)을 식각마스크로 한 식각공정에서 노출된 제 1 하드마스크 패턴(106)의 표면에 게이트(126)를 형성한다. 따라서, 게이트(126)는 제 2 하드마스크 패턴(120; 도 2f 참조)과 평행한 방향으로 형성된다. 또한, 수직필라(122)는 비트라인(104)으로부터 이격되도록 식각되어 형성되기 때문에 수직필라(122)의 측벽에 형성되는 게이트(126)는 제 1 접합영역(118)과도 이격되어 형성된다.
도 2h에 도시된 바와 같이, 수직필라(122)의 상부에 이온주입을 수행하여 제 2 접합영역(128)을 형성한다. 이어서, 제 2 접합영역(128) 상부에 저장전극을 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 증착 및 식각의 공정을 통하여 비트라인을 형성한 후, 수직필라를 형성함으로써 비트라인의 두께가 상이함에 따라 반도체 소자의 특성이 저하되는 문제를 해결할 수 있다.
본 발명은 다른 실시예를 통하여 비트라인의 측벽에 이온주입 영역을 수행하는 공정을 설명한다. 참고로, 하드마스크 패턴의 한쪽 측벽에만 라이너 절연막 패턴을 형성하는 공정은 도 2a 내지 도 2c와 동일하므로 중복되는 부분의 설명은 생략하며 도 2a 내지 도 2c를 참조한다.
도 3a에 도시된 바와 같이, 이온주입된 라이너 절연막 패턴(110, 도 2c 참조)을 클리닝 공정으로 제거한다. 이 과정에서 비트라인(104)의 일측이 노출된다.
이어서, 전체 상부에 실리사이드막(150)을 형성한다. 이때, 실리사이드막(150)은 TiSix 또는 CoSix를 화학적 기상 증착(chemical vapor deposition) 방법 또는 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 1nm 내지 100nm의 두께로 형성하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 실리사이드막(150)에 에치백 공정을 수행하여 절연막(102) 및 하드마스크 패턴(106) 상부에 형성되어 있는 실리사이드막(150)은 제거하고, 하드마스크 패턴(106) 및 비트라인(104)의 측벽에만 잔류하고 실리사이드 스페이서(150a)을 형성한다. 이어서, 실리사이드 스페이서(150a)에 경사이온주입을 수행하여 실리사이드 스페이서(150a)의 표면을 손상시킨다. 여기서, 경사이온주입은 Ar, N2 또는 BF2를 이용하고 1KeV 내지 50KeV의 에너지로 수행되는 것이 바람직하다. 이때, 이온주입 경사각(β)은 수직 방향에 대하여 1도 내지 89도인 것이 바람직하다. 본 단계에서의 경사이온주입은 양측에 형성된 실리사이드 스페이서(150a)에 수행되어야 하므로 양방향으로 이루어지는 것이 바람직하다.
도 3c에 도시된 바와 같이, 경사이온주입된 실리사이드 스페이서(150a)에 식각 또는 클리닝 공정을 수행하여 선택적으로 제거하여 비트라인(104)의 측벽에 남아있는 실리사이드 패턴(150b)을 형성한다. 여기서, 실리사이드 패턴(150b)은 후속 공정에서 형성되는 실리콘층(116)과 비트라인(104)의 콘택 저항을 개선시키고, 비트라인(104)의 저항을 개선시킬 수 있다. 반도체 기판(100)을 시드로 하여 실리콘층(116)을 형성하는 공정 이후의 단계는 도 2e 내지 도 2h의 공정과 동일하므로 설명을 생략하고 도 2e 내지 도 2h의 설명을 참조한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (21)

  1. 반도체 기판 상에 절연막, 비트라인 도전층 및 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 상기 절연막이 노출되도록 상기 비트라인 도전층을 식각하여 비트라인을 형성하는 단계;
    상기 반도체 기판이 노출되도록 상기 비트라인에 의해 노출된 상기 절연막을 제거하는 단계;
    상기 반도체 기판을 시드로 상기 하드마스크 패턴 및 상기 비트라인의 사이영역이 매립되도록 실리콘층을 형성하는 단계; 및
    상기 실리콘층 및 상기 하드마스크 패턴을 식각하여 수직필라를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 하드마스크 패턴은 라인 앤 스페이스 타입을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 비트라인 도전층은 N형 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 비트라인 도전층을 형성하는 단계는
    5E19/cm3 내지 8E20/cm3의 농도로 As 또는 Ph를 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계; 및
    상기 비트라인의 일측벽에 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계는
    상기 하드마스크 패턴 및 상기 절연막 상부에 라이너 절연막을 형성하는 단계;
    상기 라이너 절연막에 건식 식각을 수행하여 상기 하드마스크 패턴 및 상기 비트라인의 양측벽에 상기 라이너 절연막 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴을 제거하는 단계는
    상기 하드마스크 패턴 및 상기 비트라인의 일측벽에 형성된 상기 라이너 절연막 패턴에 경사 이온주입을 수행하는 단계; 및
    상기 경사 이온주입된 상기 라이너 절연막 패턴에 클리닝 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 경사 이온주입을 수행하는 단계는
    1도 내지 89도의 경사각 및 1keV 내지 50KeV의 에너지로 Ar 또는 N2 를 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 7에 있어서,
    상기 클리닝 공정에 의해 상기 비트라인의 일측벽이 노출되는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 5에 있어서,
    상기 비트라인의 측벽에 이온주입 영역을 형성하는 단계는
    상기 비트라인의 일측에 플라즈마 도핑 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 플라즈마 도핑 공정은 Ph 또는 As을 이용하여 1keV 내지 50KeV의 에너지와, 1E14/cm2 내지 1E16/cm2 도즈량으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 1에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 하드마스크 패턴 및 상기 비트라인의 타측벽에 라이너 절연막 패턴을 형성하는 단계; 및
    상기 비트라인의 일측벽에 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 비트라인의 일측벽에 실리사이드 패턴을 형성하는 단계는
    상기 하드마스크 패턴 및 상기 절연막 상부에 TiSix 또는 CoSix를 화학적 기상 증착(chemical vapor deposition) 방법 또는 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 실리사이드막을 형성하는 단계;
    상기 실리사이드막에 에치백 공정을 수행하여 상기 비트라인의 양측벽에 실리사이드 스페이서를 형성하는 단계;
    상기 실리사이드 스페이서에 경사 이온주입을 수행하는 단계; 및
    상기 경사 이온주입된 상기 실리사이드 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 실리사이드 스페이서에 경사 이온주입을 수행하는 단계는
    1도 내지 89도의 경사각 및 1KeV 내지 50KeV의 에너지로 Ar 또는 N2 를 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 1에 있어서,
    상기 실리콘층을 형성하는 단계는
    상기 반도체 기판을 시드로 에피텍셜 성장 방법을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 1에 있어서,
    상기 실리콘층을 형성하는 단계 이후
    상기 실리콘층 이온주입을 수행하여 상기 실리콘층의 저부에 제 1 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 제 1 접합영역을 형성하는 단계는
    10KeV 내지 100KeV의 에너지와 1E12/cm2 내지 1E16/cm2의 도즈량으로 As, Ph 또는 Sb을 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 16에 있어서,
    상기 제 1 접합영역을 형성하는 단계는
    1KeV 내지 50KeV의 에너지와 1E12/cm2 내지 1E15/cm2의 도즈량으로 B를 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 1에 있어서,
    상기 수직필라를 형성하는 단계는
    상기 비트라인이 노출되지 않도록 상기 실리콘층을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 1에 있어서,
    상기 수직필라를 형성하는 단계 이후
    상기 수직필라의 측면에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 측면에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 22에 있어서,
    상기 게이트를 형성하는 단계 이후
    상기 수직필라의 상부에 이온주입을 수행하여 제 2 접합영역을 형성하는 단계; 및
    상기 제 2 접합영역 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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