KR101194924B1 - 수직형 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 접합 프로파일이 개선된 수직형 반도체 소자 및 그 제조방법을 개시한다. 수직형 반도체 소자는 반도체 기판의 표면으로부터 수직하게 연장되는 필라, 상기 필라의 일 측벽의 콘택영역에 배열된 반도체층 및 상기 반도체층 하부에 배열된 접합 영역을 포함한다. 상기 반도체층은 선택적 에피택셜 성장된 실리콘층을 포함할 수 있다.

Description

수직형 반도체 소자 및 그 제조방법{Vetical semiconductor device and Method of manufacturing the same}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 매립형 비트라인 접합영역의 접합 프로파일이 개선된 수직형 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하였다. 이러한 문제점을 해결하기 위한 방법으로는 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등이 있다.
그러나, 반도체 메모리 소자, 특히 디램(DRAM)의 집적도가 기가 비트에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 더욱 요구되었다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F:minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서 반도체 기판상에 스택 게이트가 배열되고, 상기 스택 게이트 양측에 접합 영역이 배열되는 평면형 트랜지스터 구조로는 채널 길이를 스케일링한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직형 반도체 소자가 제안되었다. 종래의 수직형 반도체 소자를 제조하는 방법은 비트라인 콘택영역을 오픈시켜 주고, 필라사이의 트렌치내에 도핑된 폴리 실리콘막을 매립시키고, 열공정을 수행하여 매립형 비트라인 접합영역을 형성하였다. 그러나, 종래에 매립형 비트라인 접합 영역을 형성하는 방법과 같이, 상기 비트라인 콘택영역에 상기 도핑된 폴리실리콘막을 바로 증착하는 경우에는 폴리실리콘막에 도핑된 도펀트들이 과도하게 확산되어 얕은 매립형 비트라인 접합 영역을 형성하기 어렵게 된다.
이를 방지하기 위하여, 필라의 비트라인 콘택영역에 확산 배리어로서 Ti/TiN막을 증착한 다음 도전막상에 도핑된 폴리실리콘막을 형성하였다. 그러나, 비트라인 콘택영역에 형성된 Ti/TiN막의 열악한 스텝 커버리지로 의해 Ti가 얇게 증착된 부분에서는 TiSix 가 아닌 SiN 이 형성되고, 이 SiN이 확산 차단층으로 작용하게 되어 비트라인 접합 영역의 접합 프로파일이 불균일하게 되는 문제가 있었다.
특히, PECVD Ti 막의 경우, 측면 스텝 커버리지가 저면 스텝 커버리지 보다 취약하고, Ti/TiN막 증착 후 에치백 공정을 진행하게 되면 측벽의 Ti/TiN막이 더 많이 손실되어 배리어 기능이 취약하게 된다. 한편, SiN막의 형성에 따른 도펀트의 확산이 차단되는 것을 방지하기 위하여, Ti막을 두껍게 증착할 수도 있으나, 비트라인 접합 영역 형성 후 도핑된 폴리실리콘막을 용이하게 제거하기 위해서는 최소한의 TiSi2가 형성되도록 Ti막을 얇게 형성하는 것이 바람직하다.
본 발명은 비트라인 접합 영역의 접합 프로파일이 개선된 수직형 반도체 소자 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 수직형 반도체 소자는 반도체 기판의 표면으로부터 수직하게 연장되는 필라, 상기 필라의 일 측벽의 콘택영역에 형성된 실리콘층 및 상기 실리콘층 하부에 형성된 접합 영역을 포함한다.
상기 실리콘층은 선택적 에피택셜 성장층일 수 있다.
본 발명의 수직형 반도체 소자는 상기 실리콘층 상부에 형성된 확산 배리어막을 더 포함하며, 이때 확산 배리어막은 Ti/TiN 막을 포함할 수 있다.
본 발명의 다른 실시예에 따른 수직형 반도체 소자의 제조방법은 반도체 기판 표면으로부터 수직하게 연장되는 필라들을 형성하는 단계, 상기 필라들 사이의 트렌치내에 매립되어 상기 필라들의 양 측벽의 상측 부분들이 노출되도록 제1도전막을 형성하는 단계, 상기 필라들의 상기 상측 부분들상에 리니어 절연막을 형성하여 상기 제1도전막과 상기 리니어 절연막 사이의 상기 필라들의 상기 양측벽의 일부분을 노출시키는 단계, 상기 제1도전막을 포함하는 상기 필라들의 일측벽상에 스페이서 형태의 리니어 도전막을 형성하고 상기 필라들의 타측벽의 상기 일부분을 노출시켜 콘택영역을 형성하는 단계, 상기 필라들의 타측벽의 상기 제1도전막과 상기 리니어 절연막사이의 상기 콘택 영역에 반도체층을 형성하는 단계, 상기 트렌치내의 상기 제1도전막상에 제2도전막을 형성하는 단계 및 상기 반도체층과 접하는 상기 콘택 영역에 접합 영역을 형성하는 단계를 포함한다.
상기 마스크 패턴을 형성하는 단계는 기판 전면상에 마스크층을 증착하는 단계, 상기 필라들의 타측면에 대응하는 하는 부분을 제외한 상기 마스크층에 경사 이온 주입공정을 통해 도펀트를 이온주입하는 단계 및 상기 마스크층중 도펀트가 주입되지 않은 부분을 제거하는 단계를 포함할 수 있다.
상기 마스크층은 도핑되지 않은 폴리실리콘막을 포함하며, 상기 도펀트는 보론을 포함할 수 있다.
상기 수직형 반도체 소자의 제조방법은 상기 리니어 절연막을 형성하는 단계와 상기 반도체층을 형성하는 단계 사이에, 상기 필라들의 상기 노출된 부분을 표면처리하는 단계를 더 포함할 수 있다. 상기 표면처리 공정은 건식 세정공정 또는 습식 세정공정을 수행하는 것을 포함할 수 있다.
상기 수직형 반도체 소자의 제조방법은 상기 리니어 절연막을 형성하는 단계와 상기 반도체층을 형성하는 단계 사이에, 상기 필라들의 상기 양측벽상에 확산 배리어막을 형성하는 단계를 더 포함할 수 있다.
상기 콘택 영역에 반도체층을 형성하는 단계는 선택적 에피택셜 성장된 실리콘층을 형성하는 방법을 포함할 수 있다.
본 발명의 수직형 반도체 소자 및 그의 제조방법에 따르면, 비트라인 콘택영역을 오픈시키고, 확산 배리어막으로서 Ti/TiN막을 증착시키기 전에 비트라인 콘택에 선택적 에피택셜층을 성장시켜 Ti/TiN막의 스텝 커버리지를 개선시키고, 이에 따라 Ti/TiN막이 정상적으로 확산 배리어로서의 동작을 수행하여 얕은 매립형 비트라인 접합 영역을 형성할 수 있도록 한다. 또한 매립형 비트라인 접합 영역의 프로파일을 개선시킬 수 있다. 또한, 본 발명은 후속의 도핑된 폴리실리콘막 및 Ti/TiN막의 제거가 용이하여 비트라인과의 양호한 계면특성을 얻을 수 있다.
도 1 내지 도 16은 본 발명의 실시예에 따른 수직형 반도체 소자의 제조방법을 설명하기 위한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 1 내지 도 16은 본 발명의 실시예에 따른 수직형 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 하드 마스크층(110)을 형성한다. 하드 마스크층(110)은 하드 마스크 물질층과 반사 방지막을 포함할 수 있다. 이때, 하드 마스크 물질층은 질화막과 비정질 탄소층(ACL)의 적층막을 포함할 수 있으며, 반사 방지막은 실리콘 산화 질화막(SiON)을 포함할 수 있다. 그리고 하드 마스크층(110) 하부에는 패드 산화막(미도시)이 더 형성될 수도 있다.
상기 하드 마스크층(110)을 비트라인 마스크(미도시)를 이용하여 패터닝하여 트렌치가 형성될 부분의 반도체 기판(100)을 노출시켜 준다. 상기 하드 마스크층(110)을 식각 마스크로 이용하여 상기 반도체 기판(100)의 노출된 부분을 일정 깊이만큼 식각하여 액티브 영역인 필라들(101)을 형성하고 상기 필라들(101) 사이에는 매립형 비트라인을 위한 트렌치(105)를 형성한다. 이때, 상기 트렌치(105)가 2000 내지 3000Å의 깊이를 갖도록 상기 반도체 기판(100)이 식각되어질 수 있다.
상기 필라(101)를 포함한 상기 반도체 기판(100) 상에 제1리니어 절연막(120)을 증착한다. 상기 제1리니어 절연막(120)은 산화막(LPTEOS)을 포함할 수 있다. 상기 제1리니어 절연막(120)은 50 내지 150Å의 두께를 갖도록 형성될 수 있다. 상기 필라들(101) 사이의 트렌치(105)가 매립되도록 제1도전막(130)을 상기 제1리니어 절연막(120) 상에 증착한다. 상기 제1도전막(130)은 폴리 실리콘막을 포함할 수 있다.
도 2를 참조하면, 상기 제1도전막(130)을 일정 깊이만큼 에치백하여, 상기 필라들(101)의 상측 부분이 노출되도록 한다. 이때, 상기 제1도전막(130)은 상기 트렌치(105) 내에 700 내지 1000Å 정도가 남도록 에치백되어질 수 있다. 이때, 상기 제1도전막(130)이 식각되는 양은 비트라인 콘택영역의 크기에 따라 달라질 수 있다. 상기 제1도전막(130)의 에치백 공정시 제1리니어 절연막(120)도 에치백될 수 있다. 이어서, 기판 전면에 걸쳐 제2리니어 절연막(140)을 형성한다. 상기 제2리니어 절연막(140)은 질화막을 포함할 수 있다. 상기 제2리니어 절연막(140)은 50 내지 100Å의 두께로 형성될 수 있다.
도 3을 참조하면, 상기 제2리니어 절연막(140)을 에치백하여 상기 필라들(101)의 양측벽 상에 스페이서 형태로 남겨두고, 상기 하드 마스크층(110)의 상면과 상기 제1도전막(130)의 상면을 노출시켜 준다. 이어서, 상기 노출된 제1도전막(130)을 일정 깊이(D1)만큼 더 식각하여 준다. 이때, 상기 제1도전막(130)은 후속 공정에서 형성될 비트라인 콘택영역의 크기에 따라 식각량이 정해진다. 예를 들어, 상기 제1도전막(130)은 200 내지 400Å 만큼 더 식각하여 준다.
도 4를 참조하면, 기판 전면에 걸쳐 제1리니어 도전막(150)을 형성한다. 상기 제1리니어 도전막(150)은 TiN막을 포함할 수 있다. 상기 제1리니어 도전막(150)은 80 내지 120Å 의 두께로 증착될 수 있다.
도 5를 참조하면, 상기 제1리니어 도전막(150)을 에치백하여 상기 필라(101)의 양측벽에 스페이서 형태로 남겨둔다. 이때, 상기 제1리니어 도전막(150)은 상기 하드 마스크층(110)의 상면과 단차지게 상기 필라(101)의 측벽에 배열되도록 과도 식각될 수 있다.
도 6을 참조하면, 상기 트렌치(105)가 갭필되도록 기판상에 절연막(160)을 갭필한다. 상기 절연막(160)은 산화막을 포함할 수 있다. 상기 절연막(160)을 CMP 또는 에치백하여 평탄화시키고, 계속하여 상기 하드 마스크층(110)의 상기 상면으로부터 일정 깊이(D2), 예를 들어 600Å 만큼 식각하여 상기 하드 마스크층(110)과 단차지도록 리세스를 형성한다. 이때, 도 5에서 상기 제1리니어 절연막(150)을 과도 식각하지 않고, 상기 절연막(160)의 식각 공정시 상기 제1리니어 도전막(150)도 상기 하드 마스크층(110)의 상면으로부터 일정 깊이(D2)만큼 식각되어질 수 있다.
도 7을 참조하면, 기판 전면에 걸쳐 제2리니어 도전막(170)을 증착한다. 상기 제2리니어 도전막(170)은 폴리실리콘막을 포함할 수 있다. 상기 제2리니어 도전막(170)은 50 내지 150Å 의 두께로 형성될 수 있다.
도 8을 참조하면, 상기 제2리니어 도전막(170)으로 도펀트를 경사 이온주입하는 이온주입공정(171)을 진행한다. 경사 이온주입에 따라 상기 제2리니어 도전막(170) 중 상기 필라(101)의 일측 부분에 대응하는 부분(175)으로만 도펀트가 이온주입되게 된다. 즉, 비트라인 콘택영역이 형성될 부분의 측벽에 대응하는 부분을 제외한 상기 제2리니어 도전막의 일부분(175)으로 도펀트가 이온주입되게 된다. 상기 도펀트는 보론을 포함할 수 있다.
도 9를 참조하면, 상기 제2리니어 도전막(170) 중 도펀트가 이온주입된 부분과 도펀트가 이온주입되지 않은 부분 간의 식각선택비를 이용하여, 상기 도펀트가 주입되지 않은 부분의 제2리니어 도전막(170)을 제거하여 상기 필라(101)의 일측벽에 배열된 상기 제1리니어 도전막(150)을 노출시켜 준다.
도 10을 참조하면, 상기 남아있는 제2리니어 도전막(175)을 식각 마스크로 하여 상기 노출된 제1리니어 도전막(150)을 제거한다. 따라서, 상기 필라들(101)의 양측벽 중 비트라인 콘택이 형성될 일측벽에 배열된 제1리니어 도전막(150)을 선택적으로 제거하여 타측벽에만 남도록 한다.
도 11을 참조하면, 상기 제2리니어 도전막(175)을 제거하여 상기 하드 마스크층(110)의 상면을 노출시켜 준다. 이어서, 상기 제1절연막(160)을 제거하여, 상기 제1도전막(130)의 상면을 노출시켜 준다. 상기 제1도전막(130)을 더 식각하고, 노출된 제1리니어 절연막(120)을 제거한다. 이때, 상기 필라(101)의 일측벽의 일부분과 제2리니어 절연막(140)이 노출되어지고, 상기 필라(101)의 타측벽에 남아있는 제1리니어 도전막(150)이 노출된다. 따라서, 상기 필라(101)의 일부분을 노출시켜 주는 비트라인 콘택영역(185)이 형성된다. 상기 비트라인 콘택영역(185)은 상기 필라(101)의 일측벽의 일부분에만 형성되므로, OSC(one side contact)라 한다.
도 12를 참조하면, 상기 비트라인 콘택영역(185)을 통해 노출된 상기 필라(101)의 상기 일부분을 표면처리하여 준다. 상기 표면처리공정은 습식 세정 또는 건식 세정공정을 통해 진행할 수 있다. 이어서, 상기 표면 처리된 비트라인 콘택영역(185)에 반도체층(180)을 형성한다. 이때 반도체층(180)은 실리콘막을 포함할 수 있으며 이러한 반도체층(180)은 선택적 에피택셜 성장 공정(SEG:Selective Epitaxial Growth)을 통해 형성될 수 있다.
도 13 및 도 14를 참조하면, 기판 전면에 걸쳐 확산 배리어막(190)을 형성한다. 상기 확산 배리어막(190)은 Ti/TiN 막을 포함할 수 있다. 상기 확산 배리어막(190)으로 Ti막을 30 내지 70Å의 두께, TiN막을 40 내지 60Å의 두께로 각각 형성될 수 있다. 이어서, 상기 배리어막(190)을 에치백하여 상기 필라들(101)의 양측벽 상에 스페이서 형태로 남겨 둔다.
도 15 및 도 16을 참조하면, 상기 트렌치(105)가 완전히 매립되도록 제2도전막(200)을 기판 전면상에 형성한다. 상기 제2도전막(200)은 도핑된 폴리 실리콘막을 포함할 수 있다. 예를 들어, 상기 제2도전막(200)은 도펀트로서 인이 도핑된 폴리 실리콘막을 포함할 수 있다. 상기 제2도전막(200)은 400 내지 800Å의 두께로 증착될 수 있다. 상기 하드 마스크층(110)의 상면이 노출될 때까지 에치백 또는 CMP하여 평탄화시켜 준다. 이어서, 열처리공정을 수행하여 상기 제2도전막(200)에 도핑된 인을 상기 필라(101)로 확산시켜, 비트라인 콘택영역(185)에 비트라인 접합영역(210)을 형성한다. 이때, 상기 확산 배리어막(190)이 도펀트의 확산 배리어로 작용하여 얕은 비트라인 접합 영역(210)을 형성할 수 있다.
상술한 본 발명의 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100: 반도체 기판 101: 필라
105: 트렌치 110:하드 마스크층
120, 140: 리니어 절연막 130, 190: 도전막
150, 170: 리니어 도전막 160: 절연막
180: 확산 배리어막 190: 반도체층
200: 접합영역

Claims (20)

  1. 반도체 기판의 표면으로부터 수직하게 연장되는 필라;
    상기 필라의 일 측벽의 비트라인 콘택영역에 형성된 실리콘층; 및
    상기 실리콘층과 접하는 상기 필라 내에 형성된 접합 영역을 포함하며,
    상기 실리콘층은 에피택셜 성장층인 것을 특징으로 하는 수직형 반도체 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 실리콘층 상부에 형성된 확산 배리어막을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  4. 제 3항에 있어서, 상기 확산 배리어막은
    Ti/TiN 막을 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  5. 반도체 기판 표면으로부터 수직하게 연장되는 필라들을 형성하는 단계;
    상기 필라들사이의 트렌치내에 매립되어, 상기 필라들의 양 측벽의 상측 부분들이 노출되도록 제1도전막을 형성하는 단계;
    상기 필라들의 상기 상측 부분들 상에 리니어 절연막을 형성하여, 상기 제1도전막과 상기 리니어 절연막 사이의 상기 필라들의 상기 양측벽의 일부분을 노출시키는 단계;
    상기 제1도전막을 포함하는 상기 필라들의 일측벽상에 스페이서 형태의 리니어 도전막을 형성하고, 상기 필라들의 타측벽의 상기 일부분을 노출시켜 콘택영역을 형성하는 단계;
    상기 필라들의 타측벽의 상기 제1도전막과 상기 리니어 절연막사이의 상기 콘택 영역에 반도체층을 형성하는 단계;
    상기 트렌치내의 상기 제1도전막상에 제2도전막을 형성하는 단계; 및
    상기 반도체층과 접하는 상기 콘택 영역에 접합 영역을 형성하는 단계를 포함하는 수직형 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 필라들을 형성하는 단계는
    상기 반도체 기판의 일부분들을 노출시켜 주는 상기 반도체 기판상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 식각 마스크로 이용하여 상기 반도체 기판의 상기 노출된 일부분들을 식각하는 단계; 및
    상기 필라들을 포함하는 상기 반도체 기판상에 리니어 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  7. 제5항에 있어서, 상기 리니어 절연막을 형성하는 단계는
    상기 필라들 및 상기 제1도전막상에 질화막을 증착하는 단계;
    상기 질화막을 에치백하여 상기 필라들의 상기 노출된 양측벽들상에 상기 질화막을 남겨두는 단계; 및
    상기 제1도전막을 일정 깊이만큼 식각하여, 상기 제1도전막과 상기 리니어 절연막 사이의 상기 필라들의 상기 일부분을 노출시키는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 리니어 도전막을 형성하는 단계는
    상기 기판 전면에 도전막을 증착하는 단계;
    상기 도전막을 에치백하여 상기 필라들의 양측벽에 스페이서 형태의 리니어 도전막을 형성하는 단계;
    상기 하드 마스크층의 상면과는 단차지도록 상기 트렌치가 매립되는 절연막을 형성하는 단계;
    상기 리니어 도전막중 상기 타측벽에 배열된 리니어 도전막을 노출시켜 주는 마스크 패턴을 형성하는 단계; 및
    상기 노출된 리니어 도전막을 제거하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 도전막은 티타늄 질화막을 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 마스크 패턴을 형성하는 단계는
    기판 전면상에 마스크층을 증착하는 단계;
    상기 필라들의 타측면에 대응하는 하는 부분을 제외한 상기 마스크층에 경사 이온 주입공정을 통해 도펀트를 이온주입하는 단계; 및
    상기 마스크층 중 도펀트가 주입되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 마스크층은 도핑되지 않은 폴리실리콘막을 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  12. 제10항에 있어서, 상기 도펀트는 보론을 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 노출된 리니어 도전막을 제거한 후 상기 마스크 패턴과 절연막층을 제거하여 상기 제1도전막을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 마스크 패턴과 절연막을 제거한 후 상기 노출된 제1도전막을 더 식각하여 상기 콘택영역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  15. 제5항에 있어서, 상기 리니어 절연막을 형성하는 단계와 상기 반도체층을 형성하는 단계 사이에, 상기 필라들의 상기 노출된 부분을 표면처리하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 표면처리 공정은 건식 세정공정 또는 습식 세정공정을 수행하는 것을 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  17. 제5항에 있어서, 상기 리니어 절연막을 형성하는 단계와 상기 반도체층을 형성하는 단계 사이에, 상기 필라들의 상기 양측벽상에 확산 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 확산 배리어막은 Ti/TiN막을 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  19. 제5항에 있어서, 상기 제2도전막은 도펀트가 도핑된 폴리실리콘막을 포함하며, 상기 도펀트는 열처리 공정을 통해 상기 필라들의 상기 노출된 부분으로 확산되는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  20. 제5항에 있어서, 상기 콘택 영역에 반도체층을 형성하는 단계는
    선택적 에피택셜 성장된 실리콘층을 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
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