KR20120128520A - 반도체 소자의 단일 측벽 콘택 형성 방법 - Google Patents

반도체 소자의 단일 측벽 콘택 형성 방법 Download PDF

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Abstract

본 발명은 수직 게이트를 갖는 반도체 소자에서 단일 측벽 콘택(One Side Contact;OSC)을 형성하는 방법에 관한 것으로, 필라의 양측벽에 서로 다른 높이로 라이너 도전막을 형성하여 낮은 높이의 라이너 도전막을 절연막으로 덮어 보호한 상태에서 높은 높이의 라이너 도전막을 제거함으로써 양측벽의 라이너 도전막이 모두 제거되는 것을 방지하여 OSC가 정상적으로 형성될 수 있도록 해준다.

Description

반도체 소자의 단일 측벽 콘택 형성 방법{Manufacturing method of a one side contact of semiconductor device}
본 발명은 수직 게이트를 갖는 반도체 소자에 관한 것으로서, 보다 상세하게는 수직 게이트를 갖는 반도체 소자의 단일 측벽 콘택(One Side Contact;OSC)을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있다. 그런데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5 ? 2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있다.
4F2 셀아키텍쳐를 구성하기 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 기둥 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다.
이러한 4F2 셀아키텍쳐에서는 비트라인 접합 영역이 필라 하부의 일 측면에만 형성되는 OSC(One Side Contact) 형태로 형성된다. 이를 위해, 종래에는 필라의 양측벽에 배리어막(TiN)을 형성한 후 이들 중 일측의 배리어막만을 선택적으로 제거한 후 배리어막이 제거된 영역의 필라 하부에만 콘택(OSC)을 형성하게 된다.
그런데, 이러한 일측벽의 배리어막을 제거하는 과정에서 타측벽의 배리어막도 함께 제거됨으로써 필라의 양측에 콘택이 형성되는 경우가 발생하고 있다. 이처럼 필라 양측에 콘택이 형성되면, 해당 트랜지스터에 의해 두 개의 비트라인이 서로 쇼트되는 문제가 발생하게 되어 소자가 정상적으로 동작하지 못하게 된다.
본 발명은 수직 게이트를 갖는 반도체 소자에서 OSC의 형성 방법을 개선하여 필라의 양측에 콘택이 형성되지 않고 일측에만 정상적으로 콘택이 형성될 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자의 단일 측벽 콘택 형성 방법은 반도체 기판을 식각하여 제 1 필라 및 제 2 필라를 형성하는 단계, 상기 제 1 필라 및 상기 제 2 필라 사이의 트렌치 하부에 제 1 라이너 절연막 및 상기 제 1 라이너 절연막의 상부를 노출시키는 제 1 도전막을 형성하는 단계, 노출된 상기 제 1 라이너 절연막을 덮도록 상기 제 1 필라의 제 1 측벽상에는 제 1 높이의 제 1 스페이서를 형성하고 상기 제 1 측벽과 마주보는 상기 제 2 필라의 제 2 측벽상에는 상기 제 1 높이보다 낮은 제 2 높이의 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서는 매립되고 상기 제 1 스페이서의 상부는 노출되도록 상기 트렌치에 제 1 절연막을 형성하는 단계, 상기 제 1 스페이서를 제거하는 단계, 상기 제 1 측벽상의 상기 제 1 라이너 절연막을 제거하여 비트라인 콘택 영역을 형성하는 단계 및 상기 비트라인 콘택 영역에 접합 영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 트렌치 하부에 상기 제 1 라이너 절연막 및 상기 제 1 도전막을 형성하는 단계는 상기 트렌치의 하부에 상기 제 1 라이너 절연막 및 제 2 도전막을 형성하는 단계, 상기 제 1 라이너 절연막, 상기 제 2 도전막 및 상기 제 1 라이너 절연막과 상기 제 2 도전막에 의해 노출된 상기 제 1 필라와 상기 제 2 필라의 측벽 상에 제 2 라이너 절연막을 형성하는 단계, 상기 제 2 라이너 절연막을 에치백하여 상기 제 2 도전막을 노출시키는 단계 및 상기 제 1 라이너 절연막의 상부가 노출되도록 상기 제 2 도전막을 식각하는 단계를 포함한다.
바람직하게는, 상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하는 단계는 상기 제 1 측벽 및 상기 제 2 측벽에 각각 상기 제 2 라이너 절연막 및 상기 제 1 도전막에 의해 노출된 상기 제 1 라이너 절연막을 덮는 제 1 라이너 도전막 및 제 2 라이너 도전막을 형성하는 단계, 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막의 상부가 노출되도록 상기 제 1 측벽 및 상기 제 2 측벽 사이에 제 2 절연막을 형성하는 단계, 상기 제 2 라이너 도전막의 상부는 노출시키면서 상기 제 1 라이너 도전막의 상부를 덮는 캡핑막을 형성하는 단계 및 상기 캡핑막을 식각 마스크로 사용하여 상기 제 2 절연막의 상면 보다 낮은 높이가 되도록 상기 제 2 라이너 도전막을 제거하는 단계를 포함한다.
바람직하게는, 상기 캡핑막을 형성하는 단계는 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 1 캡핑막을 형성하는 단계, 상기 제 1 캡핑막 중 상기 제 2 라이너 도전막에 대응되는 영역에 제 1 불순물을 주입하는 단계 및 상기 제 1 불순물이 주입된 영역을 제거하는 단계를 포함한다. 이때, 상기 제 1 캡핑막은 산화막이며, 상기 제 1 불순물은 산소 이온일 수 있다.
또는, 상기 캡핑막을 형성하는 단계는 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 2 캡핑막을 형성하는 단계, 상기 제 2 캡핑막 중 상기 제 1 라이너 도전막에 대응되는 영역에 제 2 불순물을 주입하는 단계 및 상기 제 2 불순물이 주입되지 않은 영역을 제거하는 단계를 포함한다. 이때, 제 2 캡핑막은 폴리막이며 상기 제 1 불순물은 보론 이온일 수 있다.
상기 제 1 불순물이 주입된 영역 또는 상기 제 2 불순물이 주입되지 않은 영역의 제거는 상기 제 1 불순물 또는 상기 제 2 불순물이 주입된 영역과 주입되지 않은 영역의 식각 선택비 차이를 이용한다.
바람직하게는, 상기 제 1 절연막을 형성하는 단계는 상기 제 2 스페이서의 높이 보다는 높고 상기 제 1 스페이서의 높이 보다는 낮은 높이로 상기 제 1 절연막을 형성한다.
바람직하게는, 상기 접합 영역을 형성하는 단계는 상기 비트라인 콘택 영역에 접촉되도록 상기 트렌치의 하부에 매립 비트라인을 형성하는 단계 및 상기 매립 비트라인을 열처리하는 단계를 포함한다. 이때, 상기 매립 비트라인은 불순물이 도핑된 폴리 실리콘막, 금속막 또는 이들의 적층막 중 어느 하나로 형성될 수 있다.
바람직하게는, 상기 매립 비트라인 상에 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 2 높이는 상기 제 1 높이의 1/2 정도로 형성된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 단일 측벽 콘택 형성 방법은 반도체 기판을 식각하여 필라를 형성하는 단계, 상기 필라의 양측벽에 서로 다른 높이의 제 1 스페이서 및 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서는 매립시키면서 상기 제 1 스페이서는 노출시키는 절연막을 형성하는 단계, 노출된 상기 제 1 스페이서를 제거하는 단계 및 상기 제 1 스페이서가 제거된 일측벽의 하부에 비트라인 접합 영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하는 단계는 상기 필라의 양측벽에 같은 높이의 제 1 라이너 도전막 및 제 2 라이너 도전막을 각각 형성하는 단계, 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막의 상부가 노출되도록 상기 필라의 양측벽 사이에 절연막을 형성하는 단계, 상기 제 2 라이너 도전막의 상부는 노출시키면서 상기 제 1 도전막의 상부는 덮는 캡핑막을 형성하는 단계, 및 상기 캡핑막을 식각 마스크로 사용하여 상기 절연막의 상면 보다 낮은 높이가 되도록 상기 제 2 라이너 도전막을 제거하는 단계를 포함한다.
바람직하게는, 상기 캡핑막을 형성하는 단계는 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 1 캡핑막을 형성하는 단계, 상기 제 1 캡핑막 중 상기 제 2 라이너 도전막에 대응되는 영역에 제 1 불순물을 주입하는 단계 및 상기 제 1 불순물이 주입된 영역을 제거하는 단계를 포함한다.
바람직하게는, 상기 캡핑막을 형성하는 단계는 상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 2 캡핑막을 형성하는 단계, 상기 제 2 캡핑막 중 상기 제 1 라이너 도전막에 대응되는 영역에 제 2 불순물을 주입하는 단계 및 상기 제 2 불순물이 주입되지 않은 영역을 제거하는 단계를 포함한다.
바람직하게는, 상기 절연막을 형성하는 단계는 상기 제 2 스페이서의 높이 보다는 높고 상기 제 1 스페이서의 높이 보다는 낮은 높이로 상기 절연막을 형성한다.
본 발명은 OSC 형성시 필라의 양측에 비트라인 콘택이 형성되는 것을 효과적으로 방지함으로써 OSC 공정 마진 및 신뢰성을 향상시킬 수 있다.
도 1 내지 도 14는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1을 참조하면, 반도체 기판(100) 상에 하드 마스크층(미도시)을 형성한다. 이어서, 하드 마스크층 상부에 비트라인 영역을 정의하는 감광막 패턴을 형성한 후 이를 식각 마스크로 반도체 기판(100)이 노출될 때까지 하드 마스크층을 식각하여 하드 마스크 패턴(112)을 형성한다.
이때, 하드 마스크층은 하드 마스크 물질층(미도시) 및 반사 방지막(미도시)을 포함할 수 있다. 그리고, 하드 마스크 물질층은 질화막과 비정질 탄소층(ACL)의 적층막을 포함할 수 있으며, 반사 방지막은 실리콘 산화 질화막(SiON)을 포함할 수 있다. 또한, 하드 마스크 물질층 하부에는 패드 산화막(미도시)이 더 형성될 수 있다.
다음에, 하드 마스크 패턴(112)을 식각 마스크로 이용하여 반도체 기판(100)의 노출된 부분을 일정 깊이만큼 식각하여 라인 타입의 필라(110)들을 형성함으로써 필라(110)들 사이에 매립형 비트라인을 위한 트렌치(T)를 형성한다.
다음에 도 2를 참조하면, 노출된 반도체 기판(100), 필라(110) 및 하드 마스크 패턴 표면에 라이너 절연막(114)을 형성한다.
이때, 라이너 절연막(114)은 산화막(LPTEOS)을 포함할 수 있으며, 50 내지 150Å 정도의 두께를 갖도록 형성될 수 있다.
다음에 도 3을 참조하면, 필라(110)들 사이의 트렌치(T)가 매립되도록 라이너 절연막(114) 상에 도전막(116)을 형성한 후 이를 평탄화(CMP)한다. 이때, 도전막(116)은 폴리 실리콘막을 포함하며, 폴리 실리콘막은 도핑된 폴리 실리콘막 또는 도핑되지 않은 폴리 실리콘막이 사용될 수 있다.
이어서, 도전막(116)을 일정 깊이만큼 에치백하여 트렌치(T)의 하부에만 일정 높이로 도전막(116)이 잔류하도록 한다. 이때, 도전막(116)이 식각되는 정도는 비트라인 콘택 영역의 위치에 따라 달라질 수 있다. 즉, 도전막(116)은 비트라인 콘택 영역이 형성될 높이까지 식각된다. 이러한, 도전막(116)에 대한 에치백 공정시 도전막(116) 상부에 노출된 라이너 절연막(114)도 함께 식각될 수 있다.
다음에, 기판 전면에 라이너 절연막(118)을 형성한다. 이때, 라이너 절연막(118)은 질화막을 포함할 수 있으며, 50 내지 100Å의 두께로 형성될 수 있다.
다음에 도 4를 참조하면, 라이너 절연막(118)을 에치백하여 하드 마스크 패턴(112)의 상면 및 도전막(116)의 상면에 형성된 라이너 절연막(118)을 제거함으로써 필라(110)의 측벽에만 스페이서 형태로 라이너 절연막(118)을 남겨두고 하드 마스크 패턴(112) 및 도전막(116)을 노출시킨다. 이어서, 노출된 도전막(116)을 일정 깊이(D1)만큼 식각하여 라이너 절연막(114)의 상부를 노출시킨다. 이때, 도전막(116)의 식각량 즉 라이너 절연막(114)을 노출시키는 정도는 후속 공정에서 형성될 비트라인 콘택 영역의 크기에 따라 달라질 수 있다. 예컨대, 도전막(116)은 200 내지 400Å 만큼 식각될 수 있다.
다음에 도 5를 참조하면, 기판 전면에 라이너 도전막(미도시)을 형성한다. 이때, 라이너 도전막은 TiN막을 포함할 수 있으며, 80 내지 120Å 의 두께로 증착될 수 있다.
이어서, 라이너 도전막을 에치백하여 하드 마스크 패턴(112) 및 도전막(116)의 상면에 형성된 라이너 도전막(120)을 제거함으로써 필라(110)의 양측벽에만 스페이서 형태로 라이너 도전막(120a, 120b)을 남겨둔다. 이때, 라이너 도전막(120a, 120b)은 하드 마스크 패턴(112)의 상면과 단차지게 필라(110)의 측벽에 형성되도록 과도 식각될 수 있다.
다음에, 필라(110)들 사이의 트렌치(T)가 매핍되도록 절연막(122)을 형성한 후 이를 평탄화하고, 계속하여 하드 마스크 패턴(112)의 상면으로부터 일정 깊이만큼 절연막(122)을 식각하여 라이너 도전막(120a, 120b)의 상부를 노출시키면서 하드 마스크 패턴(112)의 상면과 단차지도록 리세스를 형성한다. 이때, 절연막(122)은 SOD(Silicon On Dielectirc)를 포함할 수 있다.
다음에 도 6a 및 도 6b를 참조하면, 기판 전체에 캡핑막(124)을 형성한 후 경사 이온 주입 공정을 통해 캡핑막(124)의 일부분(124a)에만 불순물을 주입한다. 즉, 필라(110)의 양측벽에 형성된 라이너 도전막(120a, 120b)들 중 일측벽의 라이너 도전막(120a 또는 120b)에 대응되는 영역의 캡핑막(124a 또는 124c)에만 불순물을 주입한다.
이때, 불순물이 주입하는 영역은 캡핑막(124)의 종류 및 불순물의 종류에 따라 달라질 수 있다. 예컨대, 캡핑막(124)으로서 산화막을 사용하고 불순물로서 산소 이온을 사용하는 경우에는, 도 6a에서와 같이, 후속 공정에서 비트라인 콘택 영역이 형성되지 않는 측벽에 형성된 라이너 도전막(120a)에 대응되는 영역의 캡핑막(124a)에만 불순물을 주입한다. 그러나, 캡핑막(124)으로서 폴리를 사용하고 불순물로서 보론 이온을 사용하는 경우에는, 도 6b에서와 같이, 후속 공정에서 비트라인 콘택 영역이 형성되는 측벽에 형성된 라이너 도전막(120b)에 대응되는 영역의 캡핑막(124c)에만 불순물을 주입한다. 즉, 캡핑막(124)의 종류 및 불순물의 종류에 따라 불순물의 이온 주입 각도를 달리하여 원하는 영역에만 불순물이 주입되도록 한다.
다음에 도 7a 및 도 7b를 참조하면, 불순물이 선택적으로 주입된 캡핑막(124)에 대해 클리닝 공정을 수행한다. 이러한 클리닝 공정시 불순물이 주입된 영역(124a, 124c)과 불순물이 주입되지 않은 영역(124b, 124d)의 식각 선택비의 차이로 인해 불순물이 주입된 영역(124a)만이 선택적으로 제거(도 7a)되거나 불순물이 주입되지 않은 영역(124d)만이 선택적으로 제거(도 7b)된다. 즉, 후속 공정에서 비트라인 콘택 영역이 형성되지 않는 측벽에 형성된 라이너 도전막(120a)만을 선택적으로 노출시킨다.
다음에 도 8a 및 도 8b를 참조하면, 남아있는 캡핑막(124b, 124c)을 식각 마스크로 이용하여 노출된 라이너 도전막(120a)의 상부를 선택적으로 제거한다. 즉, 노출된 라이너 도전막(120a)을 제거하되 식각 시간을 조절하여 해당 라이너 도전막(120a)이 모두 식각되지 않고 절연막(122)의 상면으로부터 일정 깊이(D2)만큼만 식각되도록 한다. 이에 따라, 필라(110)의 양측벽에 서로 다른 높이의 라이너 도전막(120a', 120b)이 형성된다.
다음에 도 9를 참조하면, 캡핑막(124b, 124c) 및 도전막(116) 상부의 절연막(122)을 제거한다.
다음에 도 10을 참조하면, 필라(110)들 사이의 트렌치가 매립되도록 절연막(126)을 형성한 후 이를 평탄화하고, 계속하여 하드 마스크 패턴(112)의 상면으로부터 일정 깊이만큼 절연막(126)을 식각하여 라이너 도전막(120b)의 상부를 노출시킨다. 즉, 라이너 도전막(120a') 보다는 높고 라이너 도전막(120b) 보다는 낮은 높이까지 절연막(126)을 식각함으로써 라이너 도전막(120a')은 완전히 덮으면서 라이너 도전막(120b)의 상부는 노출되는 절연막(126)을 형성한다.
다음에 도 11을 참조하면, 절연막(126)에 의해 노출된 라이너 도전막(120b)을 제거한다. 즉, 라이너 도전막(120a')은 절연막(126)으로 덮어 보호한 상태에서 절연막(126)에 의해 노출된 라이너 도전막(120b)에 대한 식각 공정을 진행함으로써 라이너 도전막(120b)이 제거되는 동안 타측벽의 라이너 도전막(120a')은 손상되지 않도록 한다. 이처럼, 본 실시 예에서는 필라(110)의 양측벽에 형성되는 라이너 도전막의 높이를 달리하여 일측벽의 라이너 도전막은 절연막으로 완전히 덮은 상태에서 타측벽의 라이너 도전막만을 노출시켜 식각함으로써 양측벽의 라이너 도전막이 모두 제거되는 것을 방지한다. 따라서, 라이너 도전막(120a')은 그 상부에 충분한 두께로 절연막(126)이 형성될 수 있는 정도의 높이 예컨대 라이너 도전막(120b) 높이의 1/2 정도의 높이로 형성되는 것이 바람직하다.
다음에 도 12를 참조하면, 절연막(126)을 제거하여 도전막(116)을 노출시킨다. 이때, 비트라인 콘택 영역이 형성될 측벽에서는 라이너 절연막(114)의 상부가 노출되는 반면에 그 타측벽에서는 라이너 도전막(120a')에 의해 라이너 절연막(114)이 노출되지 않는다.
다음에, 노출된 라이너 절연막(114)을 제거하여 필라(110)의 양측벽 중 일측벽의 하부를 노출시킴으로써 비트라인 콘택 영역(128)을 형성한다. 즉, OSC(One Side Contact) 영역이 형성된다.
다음에 도 13을 참조하면, 라이너 도전막(120a') 및 도전막(116)을 제거한다. 이어서, 필라(110)들 사이의 트렌치가 매립되도록 도전막을 형성한 후 이를 에치백 함으로써 트렌치 하부에 비트라인 콘택 영역(128)과 접촉되는 매립 비트라인(130)을 형성한다.
이때, 매립 비트라인(130)은 인이 도핑된 폴리 실리콘막이나 금속(TiN, TiN/W, WN/W) 또는 이들의 적층구조로 형성될 수 있다.
이어서, 매립 비트라인(130)에 대한 열처리(anneal) 공정을 수행하여 비트라인(130)에 도핑된 불순물(인) 또는 금속 이온이 비트라인 콘택 영역(128)으로 확산되도록 함으로써 비트라인 접합 영역(132)을 형성한다.
다음에 도 14를 참조하면, 비트라인(130)을 보호하고 산화되는 것을 방지하기 위해 기판 전체에 절연막(134)을 형성한 후 필라(110) 사이의 트렌치가 매립되도록 절연막(134) 상에 층간 절연막(136)을 형성한다. 이때, 절연막(134)은 질화막을 포함할 수 있으며, 층간 절연막(136)은 산화막(예컨대, SOD)을 포함할 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 110 : 필라
112 : 하드 마스크 패턴 114, 118 : 라이너 절연막
116 : 도전막 120 : 라이너 도전막
122, 126, 134 : 절연막 124 : 캡핑막
128 : 비트라인 콘택 영역 130 : 매립 비트라인
132 : 비트라인 접합 영역 134 : 층간 절연막
136 : 층간 절연막

Claims (18)

  1. 반도체 기판을 식각하여 제 1 필라 및 제 2 필라를 형성하는 단계;
    상기 제 1 필라 및 상기 제 2 필라 사이의 트렌치 하부에 제 1 라이너 절연막 및 상기 제 1 라이너 절연막의 상부를 노출시키는 제 1 도전막을 형성하는 단계;
    노출된 상기 제 1 라이너 절연막을 덮도록 상기 제 1 필라의 제 1 측벽상에는 제 1 높이의 제 1 스페이서를 형성하고 상기 제 1 측벽과 마주보는 상기 제 2 필라의 제 2 측벽상에는 상기 제 1 높이보다 낮은 제 2 높이의 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서는 매립되고 상기 제 1 스페이서의 상부는 노출되도록 상기 트렌치에 제 1 절연막을 형성하는 단계;
    상기 제 1 스페이서를 제거하는 단계;
    상기 제 1 측벽상의 상기 제 1 라이너 절연막을 제거하여 비트라인 콘택 영역을 형성하는 단계; 및
    상기 비트라인 콘택 영역에 접합 영역을 형성하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  2. 제 1항에 있어서,
    상기 트렌치 하부에 상기 제 1 라이너 절연막 및 상기 제 1 도전막을 형성하는 단계는
    상기 트렌치의 하부에 상기 제 1 라이너 절연막 및 제 2 도전막을 형성하는 단계;
    상기 제 1 라이너 절연막, 상기 제 2 도전막 및 상기 제 1 라이너 절연막과 상기 제 2 도전막에 의해 노출된 상기 제 1 필라와 상기 제 2 필라의 측벽 상에 제 2 라이너 절연막을 형성하는 단계;
    상기 제 2 라이너 절연막을 에치백하여 상기 제 2 도전막을 노출시키는 단계; 및
    상기 제 1 라이너 절연막의 상부가 노출되도록 상기 제 2 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  3. 제 2항에 있어서,
    상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하는 단계는
    상기 제 1 측벽 및 상기 제 2 측벽에 각각 상기 제 2 라이너 절연막 및 상기 제 1 도전막에 의해 노출된 상기 제 1 라이너 절연막을 덮는 제 1 라이너 도전막 및 제 2 라이너 도전막을 형성하는 단계;
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막의 상부가 노출되도록 상기 제 1 측벽 및 상기 제 2 측벽 사이에 제 2 절연막을 형성하는 단계;
    상기 제 2 라이너 도전막의 상부는 노출시키면서 상기 제 1 라이너 도전막의 상부를 덮는 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 식각 마스크로 사용하여 상기 제 2 절연막의 상면 보다 낮은 높이가 되도록 상기 제 2 라이너 도전막을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  4. 제 3항에 있어서, 상기 캡핑막을 형성하는 단계는
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 1 캡핑막을 형성하는 단계;
    상기 제 1 캡핑막 중 상기 제 2 라이너 도전막에 대응되는 영역에 제 1 불순물을 주입하는 단계; 및
    상기 제 1 불순물이 주입된 영역을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  5. 제 4항에 있어서,
    상기 제 1 캡핑막은 산화막이며, 상기 제 1 불순물은 산소 이온인 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  6. 제 3항에 있어서, 상기 캡핑막을 형성하는 단계는
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 2 캡핑막을 형성하는 단계;
    상기 제 2 캡핑막 중 상기 제 1 라이너 도전막에 대응되는 영역에 제 2 불순물을 주입하는 단계; 및
    상기 제 2 불순물이 주입되지 않은 영역을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  7. 제 6항에 있어서,
    상기 제 2 캡핑막은 폴리막이며 상기 제 1 불순물은 보론 이온인 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  8. 제 4항 또는 제 6항에 있어서,
    상기 제 1 불순물이 주입된 영역 또는 상기 제 2 불순물이 주입되지 않은 영역의 제거는
    상기 제 1 불순물 또는 상기 제 2 불순물이 주입된 영역과 주입되지 않은 영역의 식각 선택비 차이를 이용하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  9. 제 1항에 있어서, 상기 제 1 절연막을 형성하는 단계는
    상기 제 2 스페이서의 높이 보다는 높고 상기 제 1 스페이서의 높이 보다는 낮은 높이로 상기 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  10. 제 1항에 있어서, 상기 접합 영역을 형성하는 단계는
    상기 비트라인 콘택 영역에 접촉되도록 상기 트렌치의 하부에 매립 비트라인을 형성하는 단계; 및
    상기 매립 비트라인을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  11. 제 10항에 있어서, 상기 매립 비트라인은
    불순물이 도핑된 폴리 실리콘막, 금속막 또는 이들의 적층막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  12. 제 1항에 있어서,
    상기 매립 비트라인 상에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  13. 제 1항에 있어서, 상기 제 2 높이는
    상기 제 1 높이의 1/2 인 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  14. 반도체 기판을 식각하여 필라를 형성하는 단계;
    상기 필라의 양측벽에 서로 다른 높이의 제 1 스페이서 및 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서는 매립시키면서 상기 제 1 스페이서는 노출시키는 절연막을 형성하는 단계;
    노출된 상기 제 1 스페이서를 제거하는 단계; 및
    상기 제 1 스페이서가 제거된 일측벽의 하부에 비트라인 접합 영역을 형성하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  15. 제 14항에 있어서,
    상기 제 1 스페이서 및 상기 제 2 스페이서를 형성하는 단계는
    상기 필라의 양측벽에 같은 높이의 제 1 라이너 도전막 및 제 2 라이너 도전막을 각각 형성하는 단계;
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막의 상부가 노출되도록 상기 필라의 양측벽 사이에 절연막을 형성하는 단계;
    상기 제 2 라이너 도전막의 상부는 노출시키면서 상기 제 1 도전막의 상부는 덮는 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 식각 마스크로 사용하여 상기 절연막의 상면 보다 낮은 높이가 되도록 상기 제 2 라이너 도전막을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  16. 제 15항에 있어서, 상기 캡핑막을 형성하는 단계는
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 1 캡핑막을 형성하는 단계;
    상기 제 1 캡핑막 중 상기 제 2 라이너 도전막에 대응되는 영역에 제 1 불순물을 주입하는 단계; 및
    상기 제 1 불순물이 주입된 영역을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  17. 제 15항에 있어서, 상기 캡핑막을 형성하는 단계는
    상기 제 1 라이너 도전막 및 상기 제 2 라이너 도전막을 모두 덮는 제 2 캡핑막을 형성하는 단계;
    상기 제 2 캡핑막 중 상기 제 1 라이너 도전막에 대응되는 영역에 제 2 불순물을 주입하는 단계; 및
    상기 제 2 불순물이 주입되지 않은 영역을 제거하는 단계를 포함하는 반도체 소자의 단일 측벽 콘택 형성 방법.
  18. 제 14항에 있어서, 상기 절연막을 형성하는 단계는
    상기 제 2 스페이서의 높이 보다는 높고 상기 제 1 스페이서의 높이 보다는 낮은 높이로 상기 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 단일 측벽 콘택 형성 방법.
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