KR100642392B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 금속과 반도체가 접촉하는 계면에서 발생하는 기생저항을 최소화하여 금속과 반도체 간의 계면저항을 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.

본 발명에 따른 반도체 소자는 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 정의된 실리콘 기판과, 실리콘 기판 위에 형성되어 있는 복수의 게이트와, 활성 영역 위에 위치하는 복수의 게이트 사이에 형성되어 있는 랜딩플러그와, 랜딩플러그 위에 형성되어 있는 도프트 MPS 폴리실리콘층과, 소정의 도프트 MPS 폴리실리콘층 위에 형성되어 있는 비트라인과, 비트라인이 형성되지 않은 도프트 MPS 폴리실리콘층 위에 소정의 폭으로 형성되어 있는 스토리지노드를 포함하여 이루어진다.

금속, 반도체, 계면저항, 표면적, MPS

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}

도 1은 종래 기술에 따라 제조된 반도체 소자의 구조를 나타낸 단면도이다.

도 2는 본 발명의 실시예에 따른 반도체 소자의 구조를 나타낸 단면도이다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

- 도면의 주요 부분에 대한 설명 -

100 : 실리콘 기판 110 : 소자분리막

120 : 게이트 130 : 제1 층간 절연막

140 : 제2 층간 절연막 150 : 랜딩플러그

160 : 언도프트 폴리실리콘층 165 : 도프트 MPS 폴리실리콘층

170 : 비트라인 180 : 제3 층간 절연막

190 : 스토리지노드콘택

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 금속과 반도체가 접촉하는 계면에서 발생하는 기생저항을 최소화하여 금속과 반도체 간의 계면저항을 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.

이하, 종래 기술에 의해 제조된 반도체 소자의 구조를 도 1을 통하여 상세히 설명한다.

도 1은 종래 기술에 따라 제조된 반도체 소자의 구조를 나타낸 단면도이다.

도 1에 도시된 바와 같이, 활성 영역을 정의하는 소자분리막(110)이 형성된 실리콘 기판(100) 위에 복수의 게이트(120)가 형성되어 있고, 상기 기판(100)의 활성 영역 위에 위치하는 복수의 게이트(120) 사이에는 랜딩플러그(150)가 형성되어 있으며, 상기 랜딩플러그(150)가 형성되지 않은 부분 즉, 소자분리막(110) 위에 위치하는 복수의 게이트(120) 사이에는 제1 층간절연막(130)이 형성되어 있다.

상기 복수의 게이트(120)는 게이트 산화막(122)과 게이트 전극(126) 및 하드마스크 질화막(128)이 적층된 구조물을 말한다. 또한, 상기 게이트 전극(126)은 폴리실리콘막과 텅스텐 실리사이드막이 순차 적층되어 있는 이중막 구조로 형성할 수 있다.

또한, 미설명 부호 124는 상기 복수의 게이트(120)의 양 측벽에 형성된 게이트 스페이서를 지칭한다.

그리고, 상기 제1 층간절연막(130) 위에는 제2 층간절연막(140)과, 상기 제2 층간절연막(140)을 관통하여 상기 랜딩플러그(150) 중 소정의 랜딩플러그(150)에 연결되는 비트라인(170)이 형성되어 있다.

한편, 상기 랜딩플러그(150)와 비트라인(170)은 일반적으로 비트라인 콘택홀을 통해 연결되는데, 상기 비트라인(170)은 낮은 저항을 유지하기 위하여 일반적으로 금속을 사용하여 형성하고, 랜딩플러그(150)는 농도를 조절하기 위해 일반적으로 반도체를 사용하여 형성한다. 그러나, 상기 비트라인(170)을 이루는 금속과 랜딩플러그(150)를 이루는 반도체가 접하면 금속과 반도체의 워크 펑션(work function) 차이에 의하여 접합 계면에서 오믹 콘택(Ohmic Contact)이 형성되지 않게 되어 높은 기생저항을 유발하는 문제가 있다.

또한, 상기 비트라인(170)과 랜딩플러그(150)가 접촉하여 금속과 반도체가 접촉되면, 실온 상태에서도 금속으로부터 반도체로 열전자가 방출되어 금속과 반도체의 접합계면에 에너지장벽인 쇼트키 배리어(schottky barrier)를 형성하는 문제가 있다.

이에 따라, 종래에는 상기 금속과 반도체의 접합계면에 쇼트키 배리어가 형성된 경우 비트라인과 랜딩플러그 간의 계면저항을 감소시키기 위해 반도체로 이루어진 랜딩플러그에 고농도의 이온으로 도핑하였다.

그러나, 상기 랜딩플러그(150)를 고농도의 이온으로 도핑하게 되면, 랜딩 플러그에 도핑된 고농도의 이온이 랜딩플러그 하부에 위치하는 정션으로 확산되어, 셀 트랜지스터 내에 전계가 증가하고, 이는 누설 전류를 발생하여 디램 셀의 리프레쉬 특성을 감소시킨다.

더구나, 소자의 고집적화에 의해 계면저항이 10KOhm 대역까지 증가하게 되어 상기의 랜딩플러그에 고농도의 이온을 주입하는 방법으로도 금속과 반도체 간의 계면저항을 감소시키는데 한계점이 있었다.

한편, 상기 비트라인(170)을 포함한 전면에는 제3 층간절연막(180)이 형성되어 있으며, 상기 제3 층간절연막(180)과 제2 층간절연막(130)에는, 이들을 동시에 관통하여 비트라인(170)이 형성되지 않은 나머지 랜딩플러그(150)에 연결되는 스토리지노드 콘택(190)이 형성되어 있다.

그러나, 상기 스토리지노드 콘택(190)이 금속으로 이루어지면, 스토리지노드 콘택(190) 또한 반도체로 이루어진 하부의 랜딩플러그(150)와 접촉하여 연결되는 바, 상술한 금속으로 이루어진 비트라인과 반도체로 이루어진 랜딩플러그(150)가 접촉하였을 경우와 동일한 문제 즉, 금속과 반도체의 워크 펑션 차이로 인해 높은 기생저항하여 계면 저항이 증가하고, 금속으로부터 반도체로 열전자가 방출되어 금속과 반도체의 접합계면에 에너지장벽인 쇼트키 배리어(schottky barrier)가 형성된다.

이 경우 또한, 상술한 비트라인과 랜딩플러그 간의 계면저항을 감소시키기 위한 방법과 마찬가지로 반도체로 이루어진 랜딩플러그에 고농도의 이온을 도핑하여 스토리지노드 콘택과 랜딩플러그 간의 계면저항을 감소시키면, 랜딩 플러그에 도핑된 고농도의 이온이 랜딩플러그 하부에 위치하는 정션으로 확산되어, 셀 트랜지스터 내에 전계가 증가하고, 이는 누설 전류를 발생하여 디램 셀의 리프레쉬 특성을 더욱 감소시킨다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 금속과 반도체가 접촉되는 계면에 높은 도핑 농도를 유지하는 동시에 접촉 계면의 표면적을 늘려 금속과 반도체 간의 계면저항을 감소시키도록 하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 정의된 실리콘 기판과, 상기 실리콘 기판 위에 형성되어 있는 복수의 게이트와, 상기 활성 영역 위에 위치하는 복수의 게이트 사이에 형성되어 있는 랜딩플러그와, 상기 랜딩플러그 위에 형성되어 있는 고농도의 도프트 MPS 폴리실리콘층과, 소정의 상기 도프트 MPS 폴리실리콘층 위에 형성되어 있는 비트라인과, 상기 비트라인이 형성되지 않은 도프트 MPS 폴리실리콘층 위에 소정의 폭으로 형성되어 있는 스토리지노드를 포함하는 반도체 소자를 마련한다.

여기서, 상기 랜딩 플러그의 상부는 상기 게이트의 상부보다 낮은 높이를 가지는 것이 바람직하다.

상기한 다른 목적을 달성하기 위해 본 발명은 실리콘 기판에 활성 영역 및 소자 분리영역을 정의하는 소자분리막을 형성하는 단계와, 상기 실리콘 기판 위에 복수의 게이트를 형성하는 단계와, 상기 실리콘 기판의 활성 영역 위에 상기 복수 의 게이트 사이의 기판을 드러낸 플러그용 콘택홀을 가지는 층간 절연막을 형성하는 단계와, 상기 플러그용 콘택홀을 가지는 층간 절연막 위에 도프트 폴리실리콘층을 형성하는 단계와, 상기 도프트 폴리실리콘층을 화학기계적 연마하여 상기 게이트 상부보다 낮은 높이를 가지는 랜딩 플러그를 형성하는 단계와, 상기 랜딩 플러그가 형성된 기판 위에 언도프트 폴리실리콘층을 형성하는 단계와, 상기 언도프트 폴리실리콘층을 상기 게이트 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와, 상기 연마된 언도프트 폴리실리콘층을 MPS 성장시켜 언도프트 MPS 폴리실리콘층을 형성하는 단계와, 상기 언도프트 MPS 폴리실리콘층에 불순물 이온을 도핑하여 도프트 MPS 폴리실리콘층을 형성하는 단계와, 상기 도프트 MPS 폴리실리콘층이 형성된 기판 위에 비트라인 및 스토리지노드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 마련한다.

여기서, 상기 랜딩플러그는 1E19~5E20 atoms/㎤의 농도를 가지는 도프트 폴리실리콘으로 형성하는 것이 바람직하다.

또한, 상기 게이트 상부 표면이 드러나는 시점까지 화학기계적 연마된 언도프트 폴리실리콘층은 50~300Å의 두께를 가지도록 형성하는 것이 바람직하다.

또한, 상기 도프트 MPS 폴리실리콘층은 상기 언도프트 MPS 폴리실리콘층에 고농도의 불순물 이온을 주입하여 형성하거나, 언도프트 MPS 폴리실리콘층을 고농도의 불순물 이온이 존재하는 분위기에서 열처리하여 형성할 수 있다.

즉, 본 발명은 금속과 반도체가 접촉하는 계면에 고농도의 이온이 도핑된 도프트 MPS 폴리실리콘층을 형성하여 계면의 농도를 높게 유지하는 동시에 접촉 계면 의 면적을 늘림으로써, 반도체 소자의 기생저항이 감소시키고, 전류 손실을 방지하여 소자의 리프레쉬 특성을 향상시킬 수 있다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

이제 본 발명의 실시예에 따른 금속과 반도체의 계면저항 개선을 위한 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 구조를 설명한다.

도 2는 본 발명의 실시예에 따른 금속과 반도체의 계면저항 개선을 위한 반도체 소자의 구조를 나타낸 단면도이다.

도 2에 도시한 바와 같이, 활성 영역을 정의하는 소자분리막(110)이 형성된 실리콘 기판(100) 위에 복수의 게이트(120)가 형성되어 있고, 상기 기판(100)의 활성 영역 위에 위치하는 복수의 게이트(120) 사이에는 랜딩플러그(150)가 형성되어 있으며, 상기 랜딩플러그(150)가 형성되지 않은 부분 즉, 소자분리막(110) 위에 위 치하는 복수의 게이트(120) 사이에는 제1 층간절연막(130)이 형성되어 있다.

상기 복수의 게이트(120)는 게이트 산화막(122)과 게이트 전극(126) 및 하드마스크 질화막(128)이 적층된 구조물을 말한다. 또한, 상기 게이트 전극(126)은 폴리실리콘막과 텅스텐 실리사이드막이 순차 적층되어 있는 이중막 구조로 형성할 수 있다.

미설명 부호 124는 상기 복수의 게이트(120)의 양 측벽에 형성된 게이트 스페이서를 지칭한다.

또한, 상기 랜딩플러그(150)는 게이트(120)의 상부보다 낮은 높이 즉, 상기 랜딩플러그(150)의 상부와 게이트(120)의 상부는 약 50~300Å 두께의 단차를 가지고 있으며, 그 단차 부분에는 MPS에 의해 표면적이 증가되어 있는 도프트 MPS 폴리실리콘층(165')이 위치한다. 또한, 상기 도프트 MPS 폴리실리콘층(165')은 고농도이 이온이 도핑되어 있다.

그리고, 제1 층간절연막(130) 위에는 제2 층간절연막(140)과, 제2 층간절연막(140)을 관통하여 상기 랜딩플러그(150) 위에 존재하는 소정의 도프트 MPS 폴리실리콘층(165')에 연결되는 비트라인(170)이 형성되어 있다.

그리고, 상기 비트라인(170)을 포함한 전면에 제3 층간절연막(180)이 형성되어 있으며, 상기 제3 층간절연막(180)과 제2 층간절연막(130)에는, 이들을 동시에 관통하여 비트라인(170)이 형성되지 않은 나머지 도프트 MPS 폴리실리콘층(165')에 연결되어 있는 스토리지노드 콘택(190)이 형성되어 있다.

앞서 설명한 바와 같이, 본 발명에 따른 반도체 소자는 금속과 반도체가 접 촉하는 계면, 즉, 비트라인과 랜딩플러그 간의 접촉계면과 스토리지노드 콘택과 랜딩플러그 간의 접촉계면에 MPS에 의해 표면적이 증가되어 있으며, 고농도의 이온이 도핑된 도프트 MPS 폴리실리콘층을 배치함으로써, 계면의 농도를 높게 유지하는 동시에 계면의 표면적을 증가시킬 수 있다. 따라서, 금속과 반도체가 접촉하는 계면의 저항이 감소시켜 전류의 손실을 방지하고, 소자의 리프레쉬 특성을 향상시키는 것이 가능하다.

그러면, 도 3a 내지 도 3d 및 도 2를 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 보다 상세하게 설명하기로 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 금속과 반도체의 계면저항 개선을 위한 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

우선, 도 3a에 도시한 바와 같이, 소자 분리막(110)을 형성하여 실리콘 기판(100)을 활성 영역과 소자 분리 영역으로 구분한다.

그리고, 상기 실리콘 기판(100) 위에 게이트 산화막(122)과 게이트 전극(126) 및 하드마스크 질화막(128)이 순차 적층된 구조로 복수의 게이트(120)를 형성한다. 이때, 상기 복수의 게이트(120)의 양 측벽에는 게이트 스페이서(124)를 형성하여 게이트(120)를 보호한다. 또한, 상기 복수의 게이트(120) 중 게이트 전극(126)은 폴리실리콘막 및 텅스텐 실리사이드막이 순차 적층되어 있는 이중막으로 형성할 수 있다.

이어, 상기 게이트(120)가 형성된 기판(100) 전면에 제1 층간절연막(130)을 증착하여 게이트(120)를 매립한 후 평탄화한다.

그리고, 상기 기판(100)의 활성 영역 위에 형성되어 있는 복수의 게이트(120) 사이에 존재하는 제1 층간절연막(130)을 제거하여 플러그용 콘택홀(도시하지 않음)을 형성한 다음, 기판(100) 전면에 고농도의 이온 예를 들어, 1E19~5E20atoms/㎤ 농도의 이온이 도핑된 도프트 폴리실리콘막(도시하지 않음)을 증착하여 플러그용 콘택홀을 매립한다.

그 다음, 상기 도프트 폴리실리콘막을 게이트(120)의 상부 즉, 하드마스크 질화막(128)이 드러나는 시점까지 화학기계적 연마하여 랜딩플러그(150)를 형성하되, 과도 연마하여 랜딩플러그(150)의 상부 높이가 게이트(120)보다 소정 두께 예를 들어, 50~300Å만큼 낮게 단차를 형성한 다음, 그 위에 언도프트 폴리실리콘막(160)을 형성한다.

이어, 도 3b에 도시한 바와 같이, 상기 언도프트 폴리실리콘막(160)을 게이트(120)의 상부 표면이 드러나는 시점까지 화학기계적 연마하여 평탄화한다. 이때, 화학기계적 연마된 언도프트 폴리실리콘막(160)은 랜딩플러그(150)와 게이트(120) 간의 단차인 50~300Å 두께를 가진다.

그리고, 도 3c에 도시한 바와 같이, 상기 언도프트 폴리실리콘층(160)의 표면적을 증대시키기 위하여 MPS 성장을 통해 언도프트 MPS 폴리실리콘층(도시하지 않음)을 형성한다. 이 때, 상기 MPS 성장에 의하여 금속과 반도체 간의 접촉 계면의 표면적은 3~10배까지 증가시킬 수 있으며, 그 결과, 비트라인(170)과 랜딩플러그(150) 간의 쇼트키 배리어(schottky barrier)에 의한 접촉계면의 저항 증가 현상 을 현저하게 감소시킬 수 있다.

이어, 상기 언도프트 MPS 폴리실리콘층에 인(P) 등의 이온을 도핑하여 도프트 MPS 폴리실리콘층(165)을 형성한다. 이때, 상기 이온을 도핑하는 방법으로는 상기 언도프트 MPS 폴리실리콘층에 고농도의 이온을 주입하는 이온 주입 방법 또는 언도프트 MPS 폴리실리콘층을 고농도의 불순물 이온이 존재하는 분위기에서 열처리하는 방법 등을 이용한다.

그리고, 상기 도프트 MPS 폴리실리콘층(165) 및 복수의 게이트(120)가 드러난 기판(100) 위에 제2 층간절연막(140)을 증착한 후 사진/식각 공정을 통해 비트라인콘택 영역에 존재하는 제2 층간절연막(140)을 제거하여 비트라인 콘택홀(175)을 형성한다.

그 후, 도 3d에 도시한 바와 같이 상기 비트라인 콘택홀(175)에 금속층(도시하지 않음)을 매립 증착한 다음, 금속층을 선택 식각하여 도프트 MPS 폴리실리콘층(165)와 연결되는 비트라인(170)을 형성한다.

이어서, 상기 비트라인(170)이 형성된 결과물 상에 제3 층간절연막(180)을 증착한 후 상기 비트라인(170) 양측에 존재하는 제3 층간절연막(180) 및 제2 층간절연막(140)을 소정영역 선택 식각하여 도프트 MPS 폴리실리콘층(165)의 일부분을 드러내는 스토리지 노드 콘택홀(도시하지 않음)을 형성한다. 그리고, 상기 스토리지노드 콘택홀을 금속층으로 매립하여 스토리지노드 콘택(190)을 형성한다(도 2 참조).

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발 명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

상기한 바와 같이 본 발명은 금속과 반도체가 접촉하는 접촉계면의 표면적을 증가시키면서 계면의 농도를 높게 유지하여, 반도체 소자의 기생저항을 줄이고 전류 손실을 방지한다.

이와 같이, 전류 손실이 방지되면, 소자의 쓰기(tWR) 시간이 감소하는 바, 트랜지스터의 구동 속도 또한 빠르게 할 수 있어 디램 셀의 리프레쉬 특성을 개선할 수 있다.

Claims (7)

1. 삭제
2. 삭제
3. 실리콘 기판 위에 복수의 게이트를 형성하는 단계;

   상기 복수의 게이트 사이의 실리콘 기판을 노출하는 플러그용 콘택홀을 포함하는 층간절연막을 형성하는 단계;

   상기 플러그용 콘택홀을 매립하는 도프트 폴리실리콘층을 형성하는 단계;

   상기 도프트 폴리실리콘층을 상기 게이트의 상부가 드러날 때까지 화학기계적 연마를 수행하는 단계;

   상기 도프트 폴리실리콘층을 과도 연마하여 게이트보다 낮은 단차를 가지는 랜딩플러그를 형성하고, 상기 랜딩플러그 위에 언도프트 폴리실리콘막을 형성하는 단계;

   상기 언도프트 폴리실리콘막을 화학기계적 연마하여 평탄화하는 단계;

   상기 언도프트 폴리실리콘막을 MPS 성장시켜 언도프트 MPS 폴리실리콘층을 형성하는 단계;

   상기 언도프트 MPS 폴리실리콘층에 불순물을 주입하여 도프트 MPS 폴리실리콘층을 형성하는 단계; 및

   상기 도프트 MPS 폴리실리콘층이 형성된 기판 위에 금속층의 비트라인 및스토리지노드를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
4. 삭제
5. 삭제
6. 삭제
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