KR100709433B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그가 형성된 트랜지스터 상부에 비트 라인 콘택 홀을 형성한 후 불순물이 도핑된 폴리실리콘층을 형성함으로써 랜딩 플러그에 불순물을 주입하는 공정을 생략하여 소자의 리프레쉬 특성과 콘택 저항을 개선할 수 있는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 2g는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그가 형성된 트랜지스터 상부에 비트 라인 콘택 홀을 형성한 후 불순물이 도핑된 폴리실리콘층을 형성함으로써 랜딩 플러그에 불순물을 주입하는 공정을 생략하여 소자의 리프레쉬 특성과 콘택 저항을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 따른 단면도이다.
도 1을 참조하면, 소자분리막(20)이 구비된 반도체 기판(10) 상부에 게이트 산화막 패턴(40), 게이트 폴리실리콘층 패턴(50), 텅스텐 실리사이드층 패턴(60) 및 하드 마스크층 패턴(70)의 적층구조로 이루어진 게이트(80)를 형성한다. 이후, 게이트(80) 측벽에 스페이서(85)를 형성한다.
다음으로, 스페이서(85)를 포함하는 게이트(80)를 매립하는 평탄화된 층간 절연막(미도시)을 형성하고, 랜딩 플러그 콘택 예정 영역의 상기 층간 절연막(미도시)을 제거하여 반도체 기판(10)을 노출하는 LPC 홀(미도시)을 형성한다.
이후, 상기 LPC 홀(미도시)을 매립하는 랜딩 플러그용 폴리실리콘층(미도시)을 형성하고, 상기 랜딩 플러그용 폴리실리콘층(미도시)을 상기 하드 마스크층 패턴(80)이 노출될 때까지 평탄화 식각하여 랜딩 플러그(90)를 형성한다.
그 다음, 랜딩 플러그(90)와 비트 라인 콘택용 금속층(미도시)의 계면 저항을 낮추기 위하여 전체 표면 상부에 불순물 주입공정(95)을 수행한다. 이후, 전체 표면에 열처리 공정을 수행하여 주입된 불순물을 활성화시킨다.
그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법은 랜딩 플러그와 비트 라인 콘택용 금속층 간의 접촉 저항을 낮추기 위하여 불순물을 주입하였으나, 이는 후속 열처리 공정에서 주입된 불순물이 셀 접합 영역까지 확산되어 셀 트랜지스터의 문턱전압을 감소시키는 원인이 된다.
또한, 문턱전압이 감소함에 따라 접합 영역의 전기장이 증가되어 반도체 소자의 리프레쉬 특성을 열화시키고 셀 트랜지스터 핫 캐리어를 발생하는 문제점이 있다.
따라서, 상기와 같은 종래 기술에 따른 반도체 소자의 제조 방법은, 반도체 소자의 리프레쉬 특성의 열화와 핫 캐리어로 인하여 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 랜딩 플러그가 형성된 트랜지스터 상부에 비트 라인 콘택 홀을 형성한 후 불순물이 도핑된 폴리실리콘층을 형성함으로써 랜딩 플러그에 불순물을 주입하는 공정을 생략하여 소자의 리프레쉬 특성과 콘택 저항을 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계와, (b) 랜딩 플러그 콘택(Landing plug contact: LPC) 예정 영역의 층간 절연막을 제거하여 LPC 홀을 형성하는 단계와, (c) 폴리실리콘층으로 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계와, (d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계와, (e) 비트 라인 콘택(Bit line contact: BLC) 예정 영역의 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계와, (f) BLC 홀을 포함하는 전체 표면 상부에 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층을 형성하는 단계와, (g) 비트 라인 콘택용 폴리실리콘층 상부에 BLC 홀을 매립하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
(a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계와, (b) 랜딩 플러그 콘택(Landing plug contact: LPC) 예정 영역의 층간 절연막을 제거하여 LPC 홀을 형성하는 단계와, (c) 폴리실리콘층으로 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계와, (d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계와, (e) 비트 라인 콘택(Bit line contact: BLC) 예정 영역의 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계와, (f) BLC 홀을 포함하는 전체 표면 상부에 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층을 형성하는 단계와, (g) 비트 라인 콘택용 폴리실리콘층 상부에 BLC 홀을 매립하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
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아울러 본 발명의 또 다른 바람직한 실시 예에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계와, (b) 랜딩 플러그 콘택 예정 영역의 층간 절연막을 제거하여 LPC 홀을 형성하는 단계와, (c) 폴리실리콘층으로 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계와, (d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계와, (e) 비트 라인 콘택 예정 영역의 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계와, (f) 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층으로 BLC 홀을 매립하여 BLC 플러그를 형성하는 단계와, (g) 비트 라인 콘택용 절연막과 BLC 플러그 상부에 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
(a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계와, (b) 랜딩 플러그 콘택 예정 영역의 층간 절연막을 제거하여 LPC 홀을 형성하는 단계와, (c) 폴리실리콘층으로 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계와, (d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계와, (e) 비트 라인 콘택 예정 영역의 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계와, (f) 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층으로 BLC 홀을 매립하여 BLC 플러그를 형성하는 단계와, (g) 비트 라인 콘택용 절연막과 BLC 플러그 상부에 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
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이하에서는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자분리막(120)이 구비된 반도체 기판(110) 상부에 게이트 산화막 패턴(140), 게이트 도전층 패턴(150), 게이트 금속층 패턴(160) 및 하드 마스크층 패턴(170)의 적층구조로 이루어진 게이트(180)를 형성한다.
여기서, 게이트 도전층 패턴(150)은 폴리실리콘층이고, 게이트 금속층(160)은 텅스텐 실리사이드층이며, 하드 마스크층 패턴(170)은 질화막인 것이 바람직하다.
또한, 게이트 도전층 패턴(150)의 두께는 750Å 내지 950Å이고, 게이트 금속층 패턴(160)의 두께는 900Å 내지 1100Å이며, 상기 하드 마스크층 패턴(170)의 두께는 1100Å 내지 1300Å인 것이 바람직하다.
다음으로, 게이트(180)를 이온 주입 마스크로 전체 표면에 불순물을 주입하여 노출된 반도체 기판(110)에 LDD 영역(미도시)을 형성한다.
이후, 게이트(180)의 측벽에 스페이서(185)를 형성한 후, 스페이서(185)를 포함하는 게이트(180)를 마스크로 노출된 반도체 기판(110)에 불순물을 주입하여 S/D 영역(130)을 형성한다.
여기서, 스페이서(185)는 산화막과 질화막의 이중구조로 이루어지는 것이 바람직하다. 또한, LDD 영역과 S/D 영역(130)에 주입된 불순물은 P31인 것이 바람직하다.
도 2b를 참조하면, 스페이서(185)를 포함하는 게이트(180)를 매립하는 층간 절연막(미도시)을 형성하고, 상기 층간 절연막(미도시)을 하드 마스크층 패턴(170) 이 노출될 때까지 평탄화 식각한다.
다음으로, 랜딩 플러그 콘택 예정 영역의 상기 층간 절연막(미도시)을 제거하여 LPC 홀(미도시)을 형성한다.
이후, 상기 LPC 홀(미도시)을 매립하는 랜딩 플러그 폴리실리콘층(미도시)을 형성한다.
그 다음, 상기 랜딩 플러그 폴리실리콘층(미도시)을 하드 마스크층 패턴(170)이 노출될 때까지 평탄화 식각하여 랜딩 플러그(190)를 형성한다.
이후, 열처리 공정을 수행하여 랜딩 플러그(190)와 S/D 영역(130)에 주입된 불순물을 활성화시킬 수 있다.
도 2c를 참조하면, 전체 표면 상부에 평탄화된 비트 라인 콘택용 절연막(200)을 형성한다. 여기서, 비트 라인 콘택용 절연막(200)은 HTO, TEOS, USG, BPSG 또는 이들의 조합 중 어느 하나인 것이 바람직하다.
다음으로, 절연막(200) 상부에 비트 라인 콘택 영역을 정의하는 감광막 패턴(210)을 형성한다.
도 2d를 참조하면, 감광막 패턴(210)을 식각 마스크로 비트 라인 콘택용 절연막(200)을 식각하여 BLC 홀(205)을 형성한다. 여기서, 상기 식각공정은 건식 식각방법으로 수행되는 것이 바람직하다.
이후, 남은 감광막 패턴(210)을 제거한다.
도 2e를 참조하면, BLC 홀(205)을 포함하는 전체 표면 상부에 불순물이 도핑 된 비트 라인 콘택용 폴리실리콘층(215)을 적층한다. 여기서 불순물은 P31을 포함하는 것이 바람직하다.
도 2f를 참조하면, BLC 홀(205)을 매립하는 적층구조의 금속층(220),(225)을 형성한다. 여기서, 적층구조의 금속층(220),(225)은 티타늄막/티타늄 질화막(Ti/TiN), 텅스텐(W)층 및 이들의 조합 중 어느 하나를 포함하는 것이 바람직하다.
한편, 본 발명의 다른 실시 예로 BLC 홀(205)을 매립하는 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층을 형성한 후, 불순물이 도핑된 폴리실리콘층을 절연막 패턴(200a)이 노출될 때까지 평탄화 식각하여 BLC 플러그(미도시)를 형성하고, 이후 전체 표면 상부에 적층구조의 금속층(220),(225)을 형성할 수 있다.
도 2g를 참조하면, 비트 라인 마스크로 적층구조의 금속층(225),(220) 및 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층(215)을 패터닝하여 비트라 인(미도시)을 형성한다.
다음으로, 저장 전극 예정 영역의 적층구조의 금속층(225),(220), 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층(215) 및 비트 라인 콘택용 절연막 패턴(200a)을 식각하여 저장 전극 콘택 홀(미도시)을 형성한다.
그 다음, 폴리실리콘층으로 상기 저장 전극 콘택 홀(미도시)을 매립하여 저장 전극 콘택 플러그(230)를 형성한다.
이후 반도체 소자의 제조 공정은 종래 기술과 동일할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 랜딩 플러그가 형성된 트랜지스터 상부에 비트 라인 콘택 홀을 형성한 후 불순물이 도핑된 폴리실리콘층을 형성함으로써 랜딩 플러그에 불순물을 주입하는 공정을 생략하였으므로, 소자의 리프레쉬 특성의 열화와 핫 캐리어 효과를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- (a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계;(b) 랜딩 플러그 콘택(Landing plug contact: LPC) 예정 영역의 상기 층간 절연막을 제거하여 LPC 홀을 형성하는 단계;(c) 폴리실리콘층으로 상기 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계;(d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계;(e) 비트 라인 콘택(Bit line contact: BLC) 예정 영역의 상기 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계;(f) 상기 BLC 홀을 포함하는 전체 표면 상부에 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층을 형성하는 단계; 및(g) 상기 비트 라인 콘택용 폴리실리콘층 상부에 상기 BLC 홀을 매립하는 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,반도체 기판에 주입된 불순물을 활성화하는 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 비트 라인 콘택용 절연막의 두께는 1500Å 내지 1900Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (f) 단계의 도핑된 불순물은 P31인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 금속층은 티타늄/티타늄 질화막(Ti/TiN), 텅스텐층(W) 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- (a) 반도체 기판 상부에 구비된 게이트들 사이를 매립하는 층간 절연막을 형성하는 단계;(b) 랜딩 플러그 콘택 예정 영역의 상기 층간 절연막을 제거하여 LPC 홀을 형성하는 단계;(c) 폴리실리콘층으로 상기 LPC 홀을 매립하여 랜딩 플러그를 형성하는 단계;(d) 전체 표면 상부에 비트 라인 콘택용 절연막을 형성하는 단계;(e) 비트 라인 콘택 예정 영역의 상기 비트 라인 콘택용 절연막을 식각하여 BLC 홀을 형성하는 단계;(f) 불순물이 도핑된 비트 라인 콘택용 폴리실리콘층으로 상기 BLC 홀을 매립하여 BLC 플러그를 형성하는 단계; 및(g) 상기 비트 라인 콘택용 절연막과 상기 BLC 플러그 상부에 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,반도체 기판에 주입된 불순물을 활성화하는 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 (f) 단계의 도핑된 불순물은 P31인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020050054399A KR100709433B1 (ko) | 2005-06-23 | 2005-06-23 | 반도체 소자의 제조 방법 |
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| KR1020050054399A KR100709433B1 (ko) | 2005-06-23 | 2005-06-23 | 반도체 소자의 제조 방법 |
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|---|---|---|---|---|
| KR101060715B1 (ko) * | 2008-12-19 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR20120014998A (ko) * | 2010-08-11 | 2012-02-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010008617A (ko) * | 1999-07-02 | 2001-02-05 | 김영환 | 플러그폴리를 이용한 반도체소자의 수직 배선 형성방법 |
| KR20020002767A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 제조방법 |
| JP2004015058A (ja) | 2002-06-03 | 2004-01-15 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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-
2005
- 2005-06-23 KR KR1020050054399A patent/KR100709433B1/ko not_active IP Right Cessation
Patent Citations (5)
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| KR101708292B1 (ko) * | 2010-08-11 | 2017-02-20 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR20060134595A (ko) | 2006-12-28 |
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