KR101060715B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 저장전극 콘택홀에 금속층을 매립함으로써, 저항을 감소시킬 수 있다. 또한, 저장전극 형성 시 저장전극 콘택홀까지 동시에 매립하는 구조를 적용하여 저장전극 콘택과 저장전극 간의 계면 형성을 최소화하여 계면 저항을 감소시킬 수 있다. 이로 인해, 셀 저항이 감소되고, 셀 구동 시 응답 속도를 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 저장전극콘택 형성 방법에 관한 것이다.
반도체 소자의 고집적화로 인해 패턴 형성 면적이 감소되고 단차가 증가됨에 따라 저장전극과 반도체 기판간의 콘택에 어려움이 초래되었다. 이에, 고단차에 기인하는 공정 상의 어려움, 즉, 저장전극와 반도체 기판간의 콘택 마진을 확보하기 위해, 상기 저장전극 형성 전에 저장전극 콘택플러그를 형성하는 기술이 보편화되었다.
저장전극 콘택플러그는 일반적으로 홀(hole) 타입과 라인(line) 타입으로 구분된다. 홀 타입의 저장전극 콘택플러그는 비트라인이 형성된 상태에서 비트라인 사이의 랜딩플러그 콘택을 노출시키는 원형의 콘택홀을 형성하고, 상기 콘택홀 내측에 질화막으로 스페이서를 형성한 후 상기 콘택홀에 폴리실리콘층을 매립하여 형성한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법 방법을 도시한 것이다.
도 1a를 참조하면, 랜딩플러그 콘택(105)이 형성된 반도체 기판(100) 상부에 제 1 절연막(110)을 형성한다.
도시되지는 않았으나, 반도체 기판(100) 상에는 활성영역의 중심부에 형성된 랜딩 플러그 콘택과 연결되는 비트라인 콘택(미도시) 및 상기 비트라인 콘택(미도시)과 접속되는 비트라인(미도시)이 형성되어 있다.
다음에, 제 1 절연막(110)을 식각하여 랜딩플러그 콘택(105)이 노출되는 저장전극 콘택홀(미도시)을 형성한다. 이때, 상기 저장전극 콘택홀(미도시)은 활성 영역의 장축 방향을 기준으로 비트라인 콘택(미도시) 양측에 형성되도록 하는 것이 바람직하다.
그 다음, 상기 저장전극 콘택홀(미도시)에 폴리실리콘층을 매립하여 저장전극 콘택(140)을 형성한다.
도 1b를 참조하면, 저장전극 콘택(140) 및 제 1 절연막(110) 상부에 식각 정지막(150)을 형성한다. 다음에, 식각 정지막(150) 상부에 제 2 절연막(155)을 형성한다. 여기서, 제 2 절연막(155)은 산화막으로 형성되며, 상기 산화막은 저장전극 영역을 형성하기 위한 희생막이다.
다음에, 제 2 절연막(155) 및 식각 정지막(150)을 식각하여 저장전극 영역(160)을 형성한다. 이때, 저장전극 영역(160)은 저장전극 콘택(140)이 노출되도록 형성한다.
그 다음, 저장전극 영역(160)을 포함하는 전체 상부에 도전층(165)을 형성한 다. 여기서, 도전층(165)은 티타늄 및 티타늄질화막으로 이루어진 군으로부터 선택된 어느 하나로 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서는 셀의 크기가 작아짐에 따라 콘택간의 면적이 감소하게 된다. 따라서, 셀 저항이 증가하고, 이로 인해 소자의 성능이 저하되는 문제가 있다.
또한, 저장전극 콘택과 저장전극 간에 계면이 형성되어 계면 저항이 증가하는 문제점이 있다.
본 발명은 저장전극 콘택의 구조를 개선하여 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 식각하여 상부에 보잉 프로파일(Bowing profile)을 갖는 저장전극 콘택홀을 형성하는 단계와, 상기 저장전극 콘택홀 내벽에 폴리실리콘층을 형성하는 단계와, 상기 제 1 절연막 및 상기 폴리실리콘층이 형성된 상기 저장전극 콘택홀 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 및 상기 폴리실리콘층을 선택식각하여 상기 저장전극 콘택홀이 오픈되는 저장전극 영역을 형성하는 단계와, 상기 저장전극 콘택홀 및 상기 저장전극 영역에 금속층을 매립하여 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 절연막은 산화막이며, 상기 저장전극 콘택홀은 랜딩플러그콘택이 노출되도록 형성하며, 상기 저장전극 콘택홀 내측벽에 스페이서를 형성하는 단계를 더 포함한다.
그리고, 상기 스페이서는 질화막으로 형성하며, 상기 저장전극 콘택홀 내벽에 폴리실리콘층을 형성하는 단계는 상기 저장전극 콘택홀 측벽부터 폴리실리콘을 증착하여 상기 저장전극 콘택홀 상부에서 상기 폴리실리콘이 맞닿도록 하는 단계 와, 상기 저장전극 콘택홀을 포함하는 상기 제 1 절연막 상부에 폴리실리콘을 형성한 후 평탄화 식각하여 상기 저장전극 콘택홀 내벽에만 상기 폴리실리콘이 남겨지도록 한다.
그리고, 상기 폴리실리콘층은 CVD(chemical vapor deposition) 또는 ALD(tomic layer deposition) 방법으로 형성하고, 상기 제 2 절연막 하부에 식각 정지막을 형성하는 단계를 더 포함하며, 상기 식각 정지막은 질화막이며, 상기 제 2 절연막은 산화막인 것을 특징으로 한다.
그리고, 상기 금속층은 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나인 것과, 상기 금속층은 코발트(Co) 계열의 물질로 형성하는 것을 특징으로 하고, 상기 금속층 형성 후 열처리 공정을 수행하여 상기 금속층 및 폴리실리콘층 계면에 실리사이드층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는
랜딩플러그 콘택 및 상기 랜딩플러그 콘택과 접속되며, 측벽이 보잉 프로파일을 갖는 실린더형 저장전극 콘택을 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그 콘택은 폴리실리콘층으로 형성되며, 상기 저장전극 콘택 내측벽에 질화막 스페이서를 더 포함한다.
그리고, 상기 저장전극 콘택은 티타늄(Ti) 계열 또는 코발트(Co) 계열의 금속층을 포함하며, 상기 저장전극 콘택 내측벽에 상기 랜딩플러그 콘택 및 상기 금속층 사이에 형성되는 폴리실리콘층을 구비하며, 상기 금속층과 상기 폴리실리콘층 사이에 실리사이드층이 형성된 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 저장전극 콘택홀에 금속층을 매립함으로써, 저항을 감소시킬 수 있다. 또한, 저장전극 형성 시 저장전극 콘택홀까지 동시에 매립하는 구조를 적용하여 저장전극 콘택과 저장전극 간의 계면 형성을 최소화하여 계면 저항을 감소시킬 수 있다. 이로 인해, 셀 저항이 감소되고, 셀 구동 시 응답 속도가 향상되는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 랜딩플러그콘택(205)이 형성된 기판(200) 상부에 제 1 절연막(210)을 형성한다. 여기서, 랜딩플러그콘택(205)은 폴리실리콘층으로 형성되고, 제 1 절연막(210)은 산화막으로 형성된다. 또한, 랜딩플러그콘택(205)은 하나의 활성영역 상에 3개가 형성된다.
그리고, 도시되지는 않았으나, 기판(200) 상부에는 활성영역의 중심부에 형성된 랜딩 플러그 콘택(205)과 연결되는 비트라인 콘택(미도시) 및 상기 비트라인 콘택(미도시)과 접속되고 게이트 라인(미도시)과 수직한 방향으로 배열되는 비트라인(미도시)이 형성되어 있다.
다음에, 제 1 절연막(210)을 식각하여 저장전극 콘택홀(235)을 형성한다. 여 기서, 저장전극 콘택홀(235)은 상기 비트라인 콘택(미도시)과 접속된 랜딩플러그콘택(205)을 제외한 랜딩플러그콘택(205)들이 노출되도록 형성하는 것이 바람직하다. 즉, 소스/드레인(Source/Drain) 영역(미도시)상에 형성된 랜딩플러그콘택(205)이 노출되도록 한다.
그리고, 저장전극 콘택홀(235)은 상부에 보잉 프로파일(bowing profile)을 갖도록 식각하는 것이 바람직하다.
도 2b를 참조하면, 랜딩플러그콘택(205), 제 1 절연막(210) 및 저장전극 콘택홀(235) 표면에 스페이서 물질층(240)을 증착한다. 여기서, 스페이서 물질층(240)은 질화막으로 형성하는 것이 바람직하다. 이때, 스페이서 물질층(240)의 증착으로 인해 저장전극 콘택홀(235) 상부의 오픈 영역은 더 좁아지게 된다.
도 2c를 참조하면, 전면식각 공정으로 랜딩플러그콘택(205) 및 제 1 절연막(210) 상부 표면의 스페이서 물질층(240)을 제거한다. 즉, 저장전극 콘택홀(235) 내측벽에만 스페이서(240a)가 남겨지게 된다.
도 2d를 참조하면, 저장전극 콘택홀(235)을 포함하는 제 1 절연막(210) 상부에 폴리실리콘층(245)을 형성한다. 이때, 폴리실리콘층(245)은 저장전극 콘택홀(235) 측벽부터 증착되는데, 도 2a의 공정에서 형성된 보잉 프로파일로 인해 저장전극 콘택홀(235) 상부에서 폴리실리콘층(245)이 서로 맞닿게 된다. 따라서, 저장전극콘택홀(235) 내부가 비어있는 형태의 심(seam)이 형성된다.
그리고, 폴리실리콘층(245)에 의해 저장전극콘택홀(235) 상부가 닫힌 후 제 1 절연막(210) 상부에 폴리실리콘층(245)이 계속적으로 증착되도록 한다. 이때, 폴 리실리콘층(245)은 CVD(chemical vapor deposition) 또는 ALD(tomic layer deposition) 방법으로 증착하는 것이 바람직하다.
도 2e를 참조하면, 제 1 절연막(210)이 노출될때까지 평탄화 식각을 진행한다. 여기서, 평탄화 식각은 에치-백(etch-back) 또는 CMP(chemical mechnical polishing) 방법인 것이 바람직하다.
평탄화 식각으로 각각의 저장전극 콘택홀(235)에 증착된 폴리실리콘층을 분리시킨다. 이때, 저장전극 콘택홀(235) 상부는 폴리실리콘층(245)에 의해 닫혀있는 구조인 것이 바람직하다.
도 2f를 참조하면, 평탄화된 제 1 절연막(210) 및 저장전극 콘택홀(235) 상부에 식각 정지막(250)을 형성한다. 식각 정지막(250)은 질화막으로 형성된다.
이때, 식각 정지막(250)은 후속 공정인 저장전극 형성을 위한 식각 공정 시 식각 정지막 역할을 하며, 풀 딥 아웃(full dip-out) 공정 시 배리어(barrier) 역할을 한다.
다음에, 식각 정지막(250) 상부에 제 2 절연막(255)을 형성한다. 여기서, 제 2 절연막(255)은 산화막으로 형성하며, 산화막은 저장 전극 형성을 위한 희생막이다.
도 2g를 참조하면, 제 2 절연막(255) 상부에 하드마스크층(미도시) 및 감광막(미도시)을 형성한다.
다음에, 저장전극 영역을 정의하는 노광 마스크를 이용하여 감광막(미도시)을 패터닝하여 감광막 패턴(미도시)을 형성한다.
그 다음, 감광막 패턴(미도시)을 마스크로 하드마스크층(미도시)을 식각하여 하드마스크 패턴(미도시)을 형성한다.
그리고, 하드마스크 패턴(미도시)을 식각 마스크로 제 2 절연막(255) 및 식각 정지막(250)을 식각하여 저장전극 영역(260)을 형성한다. 이때, 저장전극 영역(260) 형성 시 저장전극 콘택홀(235) 상부의 폴리실리콘층(245)까지 식각하여 저장전극 콘택홀(235) 내의 심(seam)이 오픈되도록 한다. 즉, 저장전극 영역(260) 및 저장전극 콘택홀(235)이 연결되어 오픈된다.
도 2h를 참조하면, 저장전극 콘택홀(235) 및 저장전극 영역(260)에 금속층(265)을 매립한다. 이때, 금속층(265)은 티타늄(Ti) 계열의 물질 또는 코발트(Co) 계열의 물질을 사용할 수도 있다. 티타늄 계열의 물질로는 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 군으로부터 선택 것을 사용할 수 있다.
다음에, 금속층(265)에 대해 실리시데이션(Silicidation) 열처리 공정을 진행한다. 이때, 금속층(265)인 티타늄 계열의 물질인 경우에는 폴리실리콘층(245)의 계면에 티타늄 실리사이드(TiSix)가 형성된다. 그리고, 금속층(265)이 코발트(Co) 계열의 물질로 형성되는 경우에는 코발트 실리사이드(CoSix)가 형성된다.
이와 같이 티타늄 실리사이드 또는 코발트 실리사이드가 형성됨으로써 오믹 콘택(ohmic contact)이 형성된다.
도시하지는 않았으나, 상기 실리시데이션 열처리 공정 후 제 2 절연막(255)을 제거하여 저장전극을 형성한다.
도 2h를 참조하여 본 발명의 반도체 소자를 설명하면 다음과 같다.
랜딩플러그 콘택(205)이 구비된 기판(200) 상부에 랜딩플러그 콘택(205)과 접속되는 폴리실리콘층(245)을 포함하는 제 1 절연막(210)이 형성되어 있다. 여기서, 폴리실리콘층(245)은 보잉 프로파일을 가지는 실린더형태로 형성되어 있으며, 이는 저장전극콘택으로 사용된다. 이때, 제 1 절연막(210)과 폴리실리콘층(245) 사이에 스페이서(240a)를 더 포함할 수 있다. 스페이서(240a)는 질화막으로 형성된다.
그리고, 폴리실리콘층(245) 상부에 저장전극 형성을 위한 금속층(265)을 형성한다. 여기서, 금속층(265)은 폴리실리콘층(245) 내에 매립되도록 형성된다. 이때, 금속층(265)은 폴리실리콘층(245) 상단보다 높게 올라오도록 형성하는 것이 바람직하다.
즉, 폴리실리콘층(245) 내부에 금속층(265) 저부가 매립되고, 폴리실리콘층(245) 상부보다 높은 위치까지 금속층(265)이 형성되어 저장전극으로 사용된다. 여기서, 금속층(265)은 티타늄(Ti) 계열 또는 코발트(Co) 계열의 물질로 형성하여, 금속층(265)과 폴리실리콘층(245) 계면에 실리사이드층(미도시)을 더 포함할 수 있다.
상술한 바와 같이 저장전극 콘택홀에 금속층을 매립하여 저항을 감소시킬 수 있다. 또한, 저장전극 형성 시 저장전극 콘택홀까지 동시에 매립하는 구조를 적용하여 저장전극 콘택과 저장전극 간의 계면 저항을 감소시킬 수 있다. 이로 인해, 셀 저항이 감소되고, 셀 구동 시 응답 속도가 향상된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 랜딩 플러그 콘택
210 : 제 1 절연막 235 : 저장전극 콘택홀
240 : 스페이서 물질층 240a : 스페이서
245 : 폴리실리콘층 250 : 식각 정지막
255 : 제 2 절연막 260 : 저장전극영역
265 : 금속층
Claims (19)
- 반도체 기판 상부에 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 식각하여 상부에 보잉 프로파일(Bowing profile)을 갖는 저장전극 콘택홀을 형성하는 단계;상기 저장전극 콘택홀 내벽에 폴리실리콘층을 형성하는 단계;상기 제 1 절연막 및 상기 폴리실리콘층이 형성된 상기 저장전극 콘택홀 상부에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 및 상기 폴리실리콘층을 선택식각하여 상기 저장전극 콘택홀이 오픈되는 저장전극 영역을 형성하는 단계; 및상기 저장전극 콘택홀 및 상기 저장전극 영역에 금속층을 매립하여 저장전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 절연막은 산화막 인것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 저장전극 콘택홀은 랜딩플러그콘택이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 저장전극 콘택홀 내측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 스페이서는 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 저장전극 콘택홀 내벽에 폴리실리콘층을 형성하는 단계는상기 저장전극 콘택홀 측벽부터 폴리실리콘을 증착하여 상기 저장전극 콘택홀 상부에서 상기 폴리실리콘이 맞닿도록 하는 단계;상기 저장전극 콘택홀을 포함하는 상기 제 1 절연막 상부에 폴리실리콘을 형성한 후 평탄화 식각하여 상기 저장전극 콘택홀 내벽에만 상기 폴리실리콘이 남겨지도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 폴리실리콘층은 CVD(chemical vapor deposition) 또는 ALD(tomic layer deposition) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.상기 제 2 절연막 하부에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 식각 정지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 2 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 금속층은 티타늄(Ti) 및 티타늄 질화막(TiN)으로 이루어진 일군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 금속층은 코발트(Co) 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 금속층 형성 후 열처리 공정을 수행하여 상기 금속층 및 폴리실리콘층 계면에 실리사이드층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 랜딩플러그 콘택;상기 랜딩플러그 콘택 상부에 형성되며, 측벽이 보잉 프로파일을 갖는 저장전극 콘택홀;상기 저장전극 콘택홀 내측벽에 실린더 형태로 형성된 폴리실리콘층;상기 실린더 형태의 폴리실리콘층을 포함하는 상기 저장전극 콘택홀 내에 매립된 금속층; 및상기 금속층과 상기 폴리실리콘층 사이에 형성된 실리사이드층을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 랜딩플러그 콘택은 폴리실리콘층으로 형성된 것을 특징으로 하는 반도체 소자.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 저장전극 콘택 내측벽에 질화막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 금속층은 티타늄(Ti) 계열 또는 코발트(Co) 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080130112A KR101060715B1 (ko) | 2008-12-19 | 2008-12-19 | 반도체 소자 및 그 제조 방법 |
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| KR1020080130112A KR101060715B1 (ko) | 2008-12-19 | 2008-12-19 | 반도체 소자 및 그 제조 방법 |
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| Publication Number | Publication Date |
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| KR20100071408A KR20100071408A (ko) | 2010-06-29 |
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| KR (1) | KR101060715B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11462610B2 (en) | 2019-07-30 | 2022-10-04 | Samsung Electronics Co., Ltd. | Methods of fabricating capacitor and semiconductor device and semiconductor devices and apparatus including the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673117B1 (ko) * | 2005-07-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100709433B1 (ko) * | 2005-06-23 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2008
- 2008-12-19 KR KR1020080130112A patent/KR101060715B1/ko not_active IP Right Cessation
Patent Citations (2)
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| US11462610B2 (en) | 2019-07-30 | 2022-10-04 | Samsung Electronics Co., Ltd. | Methods of fabricating capacitor and semiconductor device and semiconductor devices and apparatus including the same |
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| KR20100071408A (ko) | 2010-06-29 |
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