KR20100059189A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 실시예에 따른 반도체 소자는 LDD 영역이 형성된 반도체 기판; 상기 LDD 영역 상측에 형성된 샐리사이드; 상기 반도체 기판 상에 형성되고, 게이트 산화막과 금속층이 적층된 구조를 갖는 게이트 전극; 및 상기 반도체 기판의 상부 및 게이트 전극의 측방향에 형성되는 절연층;을 포함한다.
반도체 소자
Description
본 발명은 반도체 소자에 대한 것으로서, 특히 반도체 소자의 게이트 저항을 저감시킬 수 있는 구성 및 이에 대한 제조 방법에 대한 것이다.
반도체 집적 회로에 있어서, 단위 트랜지스터의 크기를 최소 크기로 제조하여야 할 필요가 있다. 반도체 개발에서는 트랜지스터의 사이즈가 작아짐에 따라 게이트 저항이 증가하게 되는 문제점이 나타난다.
따라서, 반도체 소자의 고 집적화를 위해서는, 트랜지스터의 게이트 저항을 낮출 수 있는 방안이 요구된다.
본 실시예는 트랜지스터의 게이트 저항을 낮출 수 있는 반도체 소자의 형성을 방법을 새로이 제안하며, 반도체 소자의 게이트 저항을 낮춤으로써 반도체 소자의 미세화 및 집적화를 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제안하는 것을 목적으로 한다.
본 실시예에 따른 반도체 소자는 LDD 영역이 형성된 반도체 기판; 상기 LDD 영역 상측에 형성된 샐리사이드; 상기 반도체 기판 상에 형성되고, 게이트 산화막과 금속층이 적층된 구조를 갖는 게이트 전극; 및 상기 반도체 기판의 상부 및 게이트 전극의 측방향에 형성되는 절연층;을 포함한다.
또한, 실시예의 반도체 소자는 소자 분리막과 LDD 영역을 갖는 반도체 기판; 상기 반도체 기판 상에 형성되는 절연층으로서, 상기 반도체 기판의 상부면 일부를 노출하는 개구부를 갖는 절연층; 상기 절연층의 개구부 내에 형성되고, 상기 반도체 기판의 상부면 일부로부터 상기 절연층의 측벽까지 연장 형성되는 게이트 산화막; 및 상기 게이트 산화막의 내측에 형성되는 금속층;을 포함한다.
또한, 실시예의 반도체 소자의 제조 방법은 소자 분리막이 형성된 반도체 기판 내에 LDD 영역을 형성하는 단계; 상기 반도체 기판 상에 산화막을 형성하고, 상기 산화막을 식각하여 상기 LDD 영역이 형성된 반도체 기판의 일부를 노출하는 단계; 상기의 LDD 영역 상에 샐리사이드를 형성하고, 상기 산화막을 제거하는 단계; 상기 반도체 기판 상에 절연층을 형성하고, 상기 반도체 기판의 일부가 노출되도록 상기 절연층을 식각하는 단계; 상기의 노출된 반도체 기판 상부와 상기 절연층 상에 게이트 산화막과 금속층을 순차적으로 적층 형성하는 단계; 및 상기 절연층의 일부가 노출되도록 상기 금속층과 게이트 산화막을 평탄화함으로써, 게이트 전극을 형성하는 단계;를 포함한다.
전술한 바와 같은 반도체 소자 및 그 제조 방법에 의해서, 게이트 전극을 구리 금속으로 형성함으로써 게이트 저항의 크기를 크게 낮출 수 있으며, 이러한 방법에 의하여 반도체 소자의 미세화를 도모할 수 있게 된다.
또한, 게이트 전극을 구리로 형성함에 따라 게이트 전극으로의 바이어스 인가가 좀 더 용이해질 수 있으며, 게이트 전극 상부에 샐리사이드를 형성하지 않아도 되어 그 제조 공정을 간소화시킬 수 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영 역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면이다.
도 1을 참조하면, 실시예의 반도체 소자는 소자 분리막(110)에 의하여 액티브 영역이 정의되고, 액티브 영역의 반도체 기판(100)에는 게이트 전극(180)을 중심으로 양 측에 LDD 영역(120,130)이 형성되어 있다.
그리고, 상기 LDD 영역은 얕은 LDD 영역(120, 제 1 LDD 영역)과, 깊은 LDD 영역(130, 제 2 LDD 영역)으로 이루어지고, 상기 제 2 LDD 영역(130)의 상측에는 샐리사이드(salicide)(140)가 형성된다.
상기 샐리사이드(140)는 LDD 영역상에 형성되어 있으며, 상기 샐리사이드(140)는 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 백금(Pt), 하프늄(Hf), 팔라듐(Pd)등의 샐리사이드용 금속을 상기 제 2 LDD 영역(130)이 형성되어 있는 반도체 기판에 증착 형성한 다음, 소결 공정을 통하여 형성될 수 있다. 다만, 상기 샐리사이드를 형성하기 위한 금속이 이에 한정되는 것은 아니다.
특히, 상기 샐리사이드(140)는 종래와 달리 게이트 전극을 구성하는 폴리 실리콘 상부에는 형성되지 아니하며, 실시예에 따른 게이트 전극에는 이러한 샐리사이드가 형성되지 않아도 될 것이다.
실시예에 따른 게이트 전극은 반도체 기판(100) 상에 형성된 절연층(170) 사 이에 개재되어 있으며, 상기 게이트 전극은 상기 절연막(170)에 형성되어 있는 개구부내에서 게이트 산화막(181)과, 배리어 금속층 또는 구리 씨드막(182)과, 구리 금속층(183)으로 이루어진다. 게이트 산화막(181)은 반도체 기판 상에 형성되는 영역과 반도체 기판에 대하여 수직한 방향으로 연장 형성되는 영역을 갖으며, 구리 금속층(183)이 게이트 산화막(181)의 내측 바닥면과 내측 측벽에 형성된 구조를 갖는다.
트랜지스터를 구성하는 게이트 전극이 구리 금속으로 이루어짐에 따라 게이트 저항을 낮출 수 있으며, 구리 금속층(183)의 하부면과 측면에는 상기 배리어 금속층(182)이 형성되어 있으며, 상기 배리어 금속층(182)의 하부면과 측면에는 상기 게이트 산화막(181)이 형성되어 있다.
다른 표현에 의하면, 상기 절연층(170)이 갖는 홀 내에 상기 게이트 전극(180)이 형성된 구조이며, 상기의 홀 내에서 상기 게이트 산화막(181) 내부 바닥과 내측면에는 상기 배리어 금속층(182)이 형성되어 있으며, 상기 배리어 금속층(182) 내측에는 상기 구리 금속층(183)이 형성되어 있다.
즉, 실시예에 따른 게이트 전극(180)은 게이트 산화막(181), 배리어 금속층(182) 및 구리 금속층(183)이 순차적으로 적층된 구조로 이루어지며, 상기 게이트 산화막(181)과 구리 금속층(183) 사이에 상기 배리어 금속층(182)이 개재된 형태를 갖도록 형성되어 있다.
게이트 저항의 감소를 위하여 상기 게이트 전극은 구리 금속층(183)을 구비하며, 상기 구리 금속층을 형성하기 위한 구리 씨드막이 상기 배리어 금속층(182) 상에 형성되어 있는 구조를 갖을 수 있다. 이러한 반도체 소자의 의하여, 그 저항이 낮은 구리를 이용하여 게이트 전극을 형성함으로써, 트랜지스터의 게이트 저항이 낮아서 미세한 사이즈의 반도체 소자를 형성할 수 있는 장점이 있다.
이하에서는, 상기의 반도체 소자를 제조하는 방법에 대해서 설명하여 보기로 한다.
도 2 내지 도 8은 본 실시예의 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 2를 참조하면, 반도체 기판(100)에 액티브 영역을 정의하는 소자 분리막(110)을 형성하고, 반도체 기판(100) 내에 제 1 LDD 영역(120)을 형성하기 위한 제 1 포토 레지스트 패턴(121)을 형성한다.
그리고, 상기 제 1 포토 레지스트 패턴을 이온 주입 마스크로 이용하여, 상기 반도체 기판(100)내에 이온주입 공정을 실시함으로써, 도시된 바와 같은 제 1 LDD 영역(120)을 형성한다. 이하의 설명에서도 그렇겠지만, LDD 영역 형성을 위한 불순물의 종류나 이온 주입 공정의 상세한 스펙은 실시예의 적용에 따라 달리 구성될 수 있는 것이기 때문에, 자세한 설명은 생략하기로 한다.
형성되는 제 1 LDD 영역(120)은 소정 거리의 간격을 갖는다.
그 다음, 도 3을 참조하면, 상기 반도체 기판(100) 내에 제 1 LDD 영역(120)을 형성한 다음에는, 상기 제 1 포토 레지스트 패턴(121)을 제거하고, 반도체 기판(100) 내에 제 2 LDD 영역(130)을 형성하기 위한 공정을 수행한다.
즉, 상기 반도체 기판(100) 상에 제 2 LDD 영역(130) 형성을 위한 제 2 포토 레지스트 패턴(131)을 형성하고, 상기 제 2 포토 레지스트 패턴(131)을 이온 주입 마스크로 이용한 이온 주입공정을 실시하여 반도체 기판(100)내에 제 2 LDD 영역(130)을 형성한다. 이로써, LDD 영역(120,130)이 반도체 기판에 형성된다.
제 1 LDD 영역과 제 2 LDD 영역 각각에 대해서 얕은 소스/드레인 영역과 깊은 소스/드레인 영역으로도 명칭하고 있으나, 불순물 주입의 양과 주입 에너지등에 의하여 다양하게 구분 정의될 수도 있을 것이다.
상기 제 2 LDD 영역(130)을 반도체 기판 내에 형성한 다음에는, 상기 제 2 포토 레지스트 패턴(131)을 제거한다.
그 다음, 도 4를 참조하면, LDD 영역(120,130)이 형성된 반도체 기판(100) 상에 기설정된 두께 만큼의 산화막(150)을 증착 형성하고, 상기 산화막(150)상에 샐리사이드 형성을 위한 제 3 포토 레지스트 패턴(160)을 형성한다.
여기서, 제 3 포토 레지스트 패턴은 상기 LDD 영역(120,130) 상부에 샐리사이드가 형성되도록 패터닝된 것이다. 참고로, 종래에 있어서의 폴리 실리콘과 같은 게이트 전극은 아직 형성되지 않은 상태이므로, 본 실시예에 의한 제조 방법에서의 샐리사이드는 LDD 영역 상부에 형성된다.
즉, 상기 제 3 포토 레지스트 패턴(160)이 갖는 개구부(161)에 의하여 노출되는 산화막(150)은 LDD 영역(120,130)에 대응하는 위치가 된다.
그 다음, 도 5를 참조하면, 상기 제 3 포토 레지스트 패턴(160)을 식각 마스크로 이용한 식각 공정을 수행하여, 반도체 기판(100)의 일부가 노출되도록 상기 산화막(150)을 식각한다.
그리고, 식각 공정에 의하여 노출되는 반도체 기판(100) 상에 샐리사이드 금속을 형성한 다음, 소결 공정을 통하여 LDD 영역상에 샐리사이드(140)를 형성한다. 앞서 설명한 바와 같이, 상기 샐리사이드(140)는 LDD 영역상에 형성되어 있으며, 상기 샐리사이드(140)는 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 백금(Pt), 하프늄(Hf), 팔라듐(Pd)등의 샐리사이드용 금속을 LDD 영역이 형성되어 있는 반도체 기판에 증착 형성한 다음, 소결 공정을 통하여 형성될 수 있다.
그리고, 상기 제 3 포토 레지스트 패턴(160)을 제거하기 위한 애싱 공정 또는 리세스 공정을 진행하고, 반도체 기판(100) 상에 형성되어 있는 산화막(150)을 제거하기 위한 식각 공정을 진행한다. 산화막(150)을 제거하기 위한 식각 공정을 수행한 다음에는, 후속되는 공정을 위하여 평탄화 공정을 수행할 수 있다.
이러한 방법에 의하며 샐리사이드(140)가 형성된 반도체 기판(100)은 도 5에 도시된 바와 같은 구조를 갖는다.
그 다음, 도 6을 참조하면, 상기 반도체 기판(100) 상에 절연층(170)을 증착 형성하고, 게이트 전극 형성을 위한 제 4 포토 레지스트 패턴(171)을 상기 절연층(170)상에 형성한다.
상기 절연층(170)은 샐리사이드 형성을 위하여 사용된 산화막과 동일한 물질이 사용될 수 있으며, 절연층(170)과 산호막 모두 TEOS로 이루어질 수 있다. 다만, 상기 절연층(170)은 층간의 절연을 위한 역할을 수행하기 위하여 좀 더 다양한 절연 물질로 이루어질 수 있다.
한편, 제 4 포토 레지스트 패턴(171)은 게이트 전극이 형성될 위치에 대응하 는 영역의 절연층(170)이 노출되도록 패터닝된 것이며, 제 4 포토 레지스트 패턴(171)을 절연층(170) 상에 형성한 다음에는 기판 상에 존재할 수 있는 부산물등을 제거하기 위하여 기판 전면에 대해서 RIE 공정을 진행할 수 있다.
제 4 포토 레지스트 패턴 형성 후 RIE 공정을 진행한 다음에는, 제 4 포토 레지스트 패턴(171)을 식각 마스크로 이용한 식각 공정을 진행하여 상기 절연층(170)의 일부를 제거하는 공정을 수행한다.
그 다음, 도 7을 참조하면, 게이트 전극을 형성할 영역의 절연층을 식각함으로써, 게이트 전극이 형성될 영역에 대응하는 반도체 기판(100)의 일부가 노출된다.
그리고, 상기 노출된 반도체 기판(100) 상부와 상기 절연층(170) 상에 게이트 산화막(181)과, 배리어 금속층(182) 및 구리 금속층(183)을 순차적으로 형성한다.
즉, 절연층(170)에 형성되어 있는 식각홀 내부에 게이트 산화막(181)을 기설정된 두께 만큼 증착 형성하고, 상기 게이트 산화막(181) 상에 배리어 금속층(182)을 기설정된 두께 만큼 증착 형성한다. 그리고, 배리어 금속층(182) 상에 구리 씨드막을 더 형성한 다음 Cu ECP 공정을 진행하여 구리 금속층(183)을 증착 형성한다.
이러한 공정에 의하여 도 7과 같이, 게이트 산화막(181), 배리어 금속층(182) 및 구리 금속층(183)이 순차적으로 적층된 구조를 갖게 된다.
그 다음, 도 8을 참조하면, 상기 절연층(170)의 상부면에 형성되어 있는 구 리 금속층(183)에 대해서 평탄화 공정을 진행하여 구리 금속층(183), 배리어 금속층(182) 및 게이트 산화막(181)의 일부를 제거한다.
즉, 상기 절연층(170)의 상부면이 노출되도록 상기 구리 금속층(183), 배리어 금속층(182) 및 게이트 산화막(181)에 대해서 평탄화 공정을 진행한다. 이러한 평탄화 및 식각 공정이 종료되면, 도시된 바와 같은 형태의 반도체 소자가 제조된다.
실시예에 따라 제조되는 반도체 소자의 게이트 전극(180)에 대해서, 절연층(170)이 게이트 전극을 형성할 개구부를 갖고, 상기 개구부 내에 게이트 산화막(181)이 형성되며, 게이트 산화막(181)은 절연층의 개구부에 의해 노출되는 반도체 기판 상부로부터 상기 절연층(170)의 측벽까지 이르도록 굴곡된 형상으로 연장형성된 것으로 볼 수 있다.
전술한 바와 같은 반도체 소자 및 그 제조 방법에 의해서, 게이트 전극을 구리 금속으로 형성함으로써 게이트 저항의 크기를 크게 낮출 수 있으며, 이러한 방법에 의하여 반도체 소자의 미세화를 도모할 수 있게 된다.
또한, 게이트 전극을 구리로 형성함에 따라 게이트 전극으로의 바이어스 인가가 좀 더 용이해질 수 있으며, 게이트 전극 상부에 샐리사이드를 형성하지 않아도 되어 그 제조 공정을 간소화시킬 수 있다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
도 2 내지 도 8은 본 실시예의 반도체 소자의 제조 방법을 설명하기 위한 도면.
Claims (15)
- LDD 영역이 형성된 반도체 기판;상기 LDD 영역 상측에 형성된 샐리사이드;상기 반도체 기판 상에 형성되고, 게이트 산화막과 금속층이 적층된 구조를 갖는 게이트 전극; 및상기 반도체 기판의 상부 및 게이트 전극의 측방향에 형성되는 절연층;을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극을 구성하는 금속층은 구리 금속층인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 산화막과 금속층 사이에는 배리어 금속층이 개재하여 형성되는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 배리어 금속층과 금속층 사이에는 상기 금속층을 형성하기 위한 씨드층이 더 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 산화막은 상기 반도체 기판 상부 및 상기 절연층의 측벽에 걸쳐 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 산화막은 상기 금속층의 양 측면에도 연장형성되어 있는 것을 특징으로 하는 반도체 소자.
- 소자 분리막과 LDD 영역을 갖는 반도체 기판;상기 반도체 기판 상에 형성되는 절연층으로서, 상기 반도체 기판의 상부면 일부를 노출하는 개구부를 갖는 절연층;상기 절연층의 개구부 내에 형성되고, 상기 반도체 기판의 상부면 일부로부터 상기 절연층의 측벽까지 연장 형성되는 게이트 산화막; 및상기 게이트 산화막의 내측에 형성되는 금속층;을 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 금속층은 구리 금속층으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 게이트 산화막과 구리 금속층 사이에는 배리어 금속층과 구리 씨드층이 순차적으로 적층 형성되는 것을 특징으로 반도체 소자.
- 소자 분리막이 형성된 반도체 기판 내에 LDD 영역을 형성하는 단계;상기 반도체 기판 상에 산화막을 형성하고, 상기 산화막을 식각하여 상기 LDD 영역이 형성된 반도체 기판의 일부를 노출하는 단계;상기의 LDD 영역 상에 샐리사이드를 형성하고, 상기 산화막을 제거하는 단계;상기 반도체 기판 상에 절연층을 형성하고, 상기 반도체 기판의 일부가 노출되도록 상기 절연층을 식각하는 단계;상기의 노출된 반도체 기판 상부와 상기 절연층 상에 게이트 산화막과 금속층을 순차적으로 적층 형성하는 단계; 및상기 절연층의 일부가 노출되도록 상기 금속층과 게이트 산화막을 평탄화함으로써, 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 게이트 산화막과 금속층을 순차적으로 적층 형성하는 단계는,상기의 노출된 반도체 기판 상부와 절연층 상에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상에 배리어 금속층과 구리 씨드층을 형성하는 단계와,상기 구리 씨드층 상에 구리 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 반도체 기판의 일부가 노출되도록 상기 절연층을 식각하는 단계는, 상기 LDD 영역들 사이에 위치한 반도체 기판의 상부면이 노출되도록 상기 절연층을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 LDD 영역을 형성하는 단계는,상기 반도체 기판 상에 제 1 포토 레지스트 패턴을 형성하고, 상기 제 1 포토 레지스트 패턴을 이온 주입 마스크로 이용한 이온 주입 공정에 의해서 제 1 LDD 영역을 형성하는 단계와,상기 제 1 포토 레지스트 패턴을 제거하는 단계와,상기 반도체 기판 상에 제 2 포토 레지스트 패턴을 형성하고, 상기 제 2 포토 레지스트 패턴을 이온 주입 마스크로 이용한 이온 주입 공정에 의하여 제 2 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 반도체 기판의 일부가 노출되도록 상기 절연층을 식각하는 단계는,상기 절연층 상에 제 3 포토 레지스트 패턴을 형성하는 단계와,상기 제 3 포토 레지스트 패턴 및 반도체 기판에 대하여 RIE 공정을 진행하는 단계오,상기 제 3 포토 레지스트 패턴을 식각 마스크로 이용한 식각 공정에 의해서 상기 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 산화막과 절연층은 TEOS 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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