KR100924880B1 - 반도체 소자의 다층 배선 형성 방법 - Google Patents

반도체 소자의 다층 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층 배선 형성 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 전면에 제 1 포토레지스트 패턴을 형성한 한 후 제 1 포토레지스트 패턴을 마스크로 반도체 기판을 1차 식각하여 반도체 기판 상에 제 1 식각 패턴을 형성하고, 제 1 식각 패턴 형성 후 반도체 기판 상에 제 2 포토레지스트 패턴을 형성하고 제 2 포토레지스트 패턴을 마스크로 반도체 기판을 2차 식각하여 반도체 기판 상에 제 2 식각 패턴을 형성하며, 제 2 식각 패턴 형성 후 반도체 기판 상에 제 3 포토레지스트 패턴을 형성하고 제 3 포토레지스트 패턴을 마스크로 하여 반도체 기판의 채널 영역에 대해 이온 주입 공정을 실시하고, 채널 영역 상에 게이트 전극을 형성한 후 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하며, 게이트 전극 측벽에 측벽 스페이서를 형성한 후 게이트 전극 및 측벽 스페이서 상부의 영역을 마스크로 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 소스/드레인 간의 항복전압을 증가시켜 반도체 소자의 안정성을 높일 수 있으며, 기생적인 오버랩 캐패시턴스 발생을 최소화하여 RC 지연시간(delay time)을 줄임으로써 소자의 동작속도를 높일 수 있다. 또한, 아날로그 매칭 특성을 안정적으로 구현하여 회로 디자인 설계를 용이하게 하며, 동일한 게이트 길이를 갖는 반도체 소자에 비해 시장 경쟁력을 높일 수 있다.
LDD(Light Doped Drain), 오버랩 캐패시턴스(Overlap Capacitance)

Description

반도체 소자의 다층 배선 형성 방법{METHOD FOR MANUFACTURING SIDEWALL SPACER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 반도체 미세화로 인한 게이트 길이 축소에 따른 기생용량을 최소화하는데 적합한 반도체 소자의 다층 배선 형성 방법에 관한 것이다.
반도체 제조 기술의 발달에 따른 소자의 고집적화로 인해 회로상의 금속 배선은 점차 미세한 선폭으로 형성되었으며, 그 배선 간의 간격 또한 미세화되는 추세이다.
이에 따라 LDD(Light Doped Drain) 구조를 사용하는 트랜지스터의 게이트 길이(gate length)도 작아지고 있는데, 이러한 경향에 따라 동일한 게이트 길이에서 디바이스의 성능(device performance)을 증가시키기 위한 연구가 활발히 진행되고 있다.
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법, 예컨대 LDD 형성 방법을 설명하기 위한 공정 순서도이다.
도 1을 참조하면, 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법은 다음과 같이 진행된다.
우선, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(Shallow Trench Isolation : 이하 STI라 함)형 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(108)을 형성한다.
이후, 반도체 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(110)를 형성한다.
그 다음 스페이서(110) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(112)을 형성한다.
계속해서, 게이트 전극(106), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한 후, 그 상부에 층간 절연막(IMD)(114)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 층간 절연막(IMD)(114)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이후, 콘택홀 형성을 위한 패터닝 공정과 식각 공정, 그리고 텅스텐 증착, CMP 공정 등을 통해 최종적으로 도 1과 같은 배선 구조를 형성한다.
이때, 종래의 반도체 소자 제조 공정에서는, 게이트의 길이가 점점 작아짐에 따라 도 2에 예시한 바와 같은 기생용량, 예를 들면 오버랩 캐패시턴스(overlap capacitance)(A)가 발생될 수 있다.
이와 같은 오버랩 캐패시턴스는, 도 2의 부호 B에서 알 수 있듯이, 소스/드레인간의 푸치 쓰루 전압(puch through voltage)을 악화시켜 반도체 소자의 안정성을 떨어뜨릴 수 있다.
이에 본 발명은, 반도체 LDD 구조에서 게이트 길이가 작아짐에 따라 발생하는 항복전압(breakdown voltage) 강하 현상을 개선하여 보다 안정적인 반도체 소자를 구현하고자 한다.
또한 본 발명은, 기생용량인 오버랩 캐패시턴스(overlap capacitance)를 줄여 동일한 게이트 길이를 갖는 반도체 소자에서 보다 쉽고 안정적으로 아날로그 소자와의 매칭 특성을 구현하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 소자 분리막이 형성된 반도체 기판 전면에 제 1 포토레지스트 패턴을 형성한 후 상기 제 1 포토레지스트 패턴을 마스크로 상기 반도체 기판을 1차 반응성 이온 식각하여 상기 반도체 기판 상에 제 1 식각 패턴을 형성하는 과정과, 상기 제 1 식각 패턴을 형성한 후 상기 반도체 기판 상에 제 2 포토레지스트 패턴을 형성하고 상기 제 2 포토레지스트 패턴을 마스크로 상기 반도체 기판을 2차 반응성 이온 식각하여 상기 제 1 식각 패턴을 포함하도록 제 2 식각 패턴을 상기 반도체 기판 상에 형성하는 과정과, 상기 제 2 식각 패턴을 형성한 후 상기 반도체 기판 상에 제 3 포토레지스트 패턴을 형성하고 상기 제 3 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판의 채널 영역에 대해 이온 주입 공정을 실시하는 과정과, 상기 채널 영역 상에 게이트 전극을 형성한 후 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하는 과정과, 상기 게이트 전극 측벽에 측벽 스페이서를 형성한 후 상기 게이트 전극 및 측벽 스페이서 상부의 영역을 마스크로 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법.
본 발명에 의하면, 소스/드레인 간의 항복전압을 증가시켜 반도체 소자의 안정성을 높일 수 있으며, 기생적인 오버랩 캐패시턴스 발생을 최소화하여 RC 지연시간(delay time)을 줄임으로써 소자의 동작속도를 높일 수 있다. 또한, 아날로그 매칭 특성을 안정적으로 구현하여 회로 디자인 설계를 용이하게 하며, 동일한 게이트 길이를 갖는 반도체 소자에 비해 시장 경쟁력을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하 게 설명한다.
도 3a 내지 도 3j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도이다.
도 3a 내지 도 3j를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 과정은 다음과 같이 진행된다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(300)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(도시 생략됨)을 형성한 후, 이 소자 분리막이 형성된 반도체 기판(300) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
이후, 상기 반도체 기판(300) 전면에 제 1 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 1 포토레지스트 패턴(302)을 형성한다.
도 3b에서는 이와 같이 형성된 제 1 포토레지스트 패턴(302)을 마스크로 1차 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 상기 반도체 기판(300) 상에 제 1 식각 패턴(304)을 형성한다. 도 3b에서 도면부호 300'는 이와 같은 1차 건식 식각 공정 이후의 반도체 기판을 나타낸다.
그런 다음, 도 3c에서는, 예를 들면 에슁(ashing) 공정 등을 통해 상기 제 1 포토레지스트 패턴(302)을 제거하며, 상기 제 1 식각 패턴(304) 전면에 제 2 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 2 포토레지스트 패턴(306)을 형성하고, 상기 제 2 포토레지스트 패턴(306)을 마스크로 2차 건식 식각, 예를 들어 반응성 이온 식각하여 상기 반도체 기판(300') 상에 제 2 식각 패턴(308)을 형성한다. 도 3c에서 도면부호 300''는 이와 같은 2차 건식 식각 공정 이후의 반도체 기판을 나타낸다. 도 3c에서 알 수 있듯이, 제 2 식각 패턴(308)은 도 3b의 제 1 식각 패턴(304)을 포함하고 있다.
상기 제 2 식각 패턴(308)을 형성하고 난 후, 도 3d에서는, 애슁 공정 등을 통해 제 2 포토레지스트 패턴(306)을 제거하고 제 3 포토레지스트(도시 생략됨)를 도포한다. 그리고 노광 공정 등을 진행하여 제 3 포토레지스트 패턴(309)을 형성하고, 상기 제 3 포토레지스트 패턴(309)을 마스크로 하여 반도체 소자의 채널 영역(310)에 대해 이온 주입 공정을 실시한다.
이후, 도 3e에서는 사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(314)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(312)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.
그 다음 도 3f 및 도 3g에서는 상기 게이트 전극(314) 상부에 제 4 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 4 포토레지스트 패턴(316)을 형성하고, 상기 제 4 포토레지스트 패턴(316)을 마스크로 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온주입)을 실시하여 LDD 영역(318)을 형성한다. 또는, 상기 제 4 포토레지스트 패턴(316)을 사용하지 않고 상기 게이트 전극(314)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하여 LDD 영역(318)을 형성할 수도 있다.
이후 도 3h에서는, 반도체 기판(300'') 전면에 측벽 스페이서 형성용 산화막(도시 생략됨)을 증착한 후, 상기 측벽 스페이서 형성용 산화막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(314) 측벽에 측벽 스페이서(320)를 형성한다. 이때, 상기 측벽 스페이서 형성용 산화막은, 바람직하게는 900Å∼1200Å, 보다 바람직하게는 1000Å의 두께로 증착될 수 있다.
이후 도 3i에서는, 상기 게이트 전극(314) 및 측벽 스페이서(320) 상부에 제 5 포토레지스트(도시 생략됨)를 도포한 후 노광 공정 등을 진행하여 제 5 포토레지스트 패턴(322)을 형성하고, 상기 제 5 포토레지스트 패턴(322)을 마스크로 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온주입)을 실시하여 소스/드레인 영역(324)을 형성한다. 또는, 상기 측벽 스페이서(320) 및 게이트 전극(314)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소스/드레인 영역(324)을 형성할 수도 있다. 이때, 본 실시예에서는 소스/드레인 영역(324)의 에너지 및 이온주입량을 고려하여 식각 깊이를 결정하는 것을 특징으로 한다.
계속해서, 도 3j에서는, 게이트 전극(314), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 300Å∼500Å 두께로 얇게 형성한 후, 그 상부에 층간 절연막(IMD)(326)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 약 7000Å 이상 두껍게 증착한다. 여기서, 층간 절연막(IMD)(324)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이러한 층간 절연막(IMD)(326)을 증착한 다음, 장벽 금속층, 예를 들면 Ti/TiN을 증착한 후 금속재료, 예를 들면 텅스텐(W)을 충진한 뒤 추가적인 증착과정을 진행하여 콘택(328)을 형성한다.
끝으로, 패턴 형성 공정을 진행하여 상기 콘택(328) 상부에 금속 라인(330)을 형성함으로써, 최종적인 반도체 소자의 다층 배선 구조를 완성한다.
도 3j에 나타난 바와 같이, 종래의 도 2와 같은 다층 배선 구조와 비교하여, 기생용량인 오버랩 캐패시턴스가 발생되지 않음을 알 수 있다.
이상과 같이, 본 발명은 반도체 소자의 LDD 구조에서 게이트 길이가 작아짐에 따라 발생하는 항복전압 강하 현상을 개선하여 동일한 게이트 길이를 갖는 반도체 소자에서 아날로그 소자와의 매칭 특성을 안정적으로 구현한 것이다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 단면도,
도 2는 오버랩 캐패시턴스가 발생된 반도체 소자의 다층 배선 구조를 예시한 도면,
도 3a 내지 도 3j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
300 : 반도체 기판 302 : 제 1 포토레지스트 패턴
304 : 제 1 식각 패턴 306 : 제 2 포토레지스트 패턴
308 : 제 2 식각 패턴 312 : 게이트 절연막
314 : 게이트 전극 318 : LDD 영역
320 : 측벽 스페이서 324 : 소스/드레인 영역

Claims (5)

  1. 소자 분리막이 형성된 반도체 기판 전면에 제 1 포토레지스트 패턴을 형성한 후 상기 제 1 포토레지스트 패턴을 마스크로 상기 반도체 기판을 1차 반응성 이온 식각하여 상기 반도체 기판 상에 제 1 식각 패턴을 형성하는 과정과,
    상기 제 1 식각 패턴을 형성한 후 상기 반도체 기판 상에 제 2 포토레지스트 패턴을 형성하고 상기 제 2 포토레지스트 패턴을 마스크로 상기 반도체 기판을 2차 반응성 이온 식각하여 상기 제 1 식각 패턴을 포함하도록 제 2 식각 패턴을 상기 반도체 기판 상에 형성하는 과정과,
    상기 제 2 식각 패턴을 형성한 후 상기 반도체 기판 상에 제 3 포토레지스트 패턴을 형성하고 상기 제 3 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판의 채널 영역에 대해 이온 주입 공정을 실시하는 과정과,
    상기 채널 영역 상에 게이트 전극을 형성한 후 저농도 이온주입 공정을 실시하여 LDD 영역을 형성하는 과정과,
    상기 게이트 전극 측벽에 측벽 스페이서를 형성한 후 상기 게이트 전극 및 측벽 스페이서 상부의 영역을 마스크로 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 과정
    을 포함하는 반도체 소자의 다층 배선 형성 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 소스/드레인 영역의 에너지 및 이온주입량을 고려하여 식각 깊이를 결정하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 소스/드레인 영역을 형성한 후 층간 절연막, 콘택, 금속라인을 순차적으로 형성하는 과정을 더 포함하는 반도체 소자의 다층 배선 형성 방법.
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