KR100935775B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극 측벽에 형성된 스페이서; 상기 게이트 전극 일측의 반도체 기판에 형성된 소스 영역; 상기 게이트 전극 타측의 반도체 기판에 형성된 드레인 영역; 상기 게이트 전극을 포함하는 반도체 기판 상에 배치된 절연층; 상기 게이트, 소스 영역 및 드레인 영역과 각각 연결되도록 상기 절연층을 관통하는 컨택 플러그를 포함하며, 상기 소스 영역은 상기 게이트의 후방으로 연장된 추가 소스 영역을 포함한다.
반도체 소자, 게이트, 소스/드레인
Description
실시예에서는 반도체 소자 및 그 제조방법이 개시된다.
반도체 소자가 고집적화 되어감에 따라 소자를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 좁아지고 있다.
특히, 반도체 소자에 있어서 단위 셀의 크기가 작아짐에 따라 단위 셀을 이루는 게이트, 소스 및 드레인 영역 사이의 간격이 좁기 때문에 상기 게이트, 소스 및 드레인 영역 상에 형성되는 컨택 플러그의 간격도 좁아지게 된다. 이로 인해 상기 컨택 플러그 사이에서 발생되는 기생 캐패시턴스 및 기생 저항 성분으로 반도체 소자는 올바르게 작동되지 않고 동작 오류가 발생되어 불량을 일으킬 수 있다.
실시예에서는 최소한의 면적 내에 소자를 형성하면서 동작속도를 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극 측벽에 형성된 스페이서; 상기 게이트 전극 일측의 반도체 기판에 형성된 소스 영역; 상기 게이트 전극 타측의 반도체 기판에 형성된 드레인 영역; 상기 게이트 전극을 포함하는 반도체 기판 상에 배치된 절연층; 상기 게이트, 소스 영역 및 드레인 영역과 각각 연결되도록 상기 절연층을 관통하는 컨택 플러그를 포함하며, 상기 소스 영역은 상기 게이트의 후방으로 연장된 추가 소스 영역을 포함한다.
실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 일측의 반도체 기판에 소스 영역 및 상기 소스 영역에서 상기 게이트의 후방으로 연장된 추가 소스 영역을 형성하는 단계; 상기 게이트 전극 타측의 반도체 기판에 드레인 영역을 형성하는 단계; 상기 게이트 전극을 포함하는 반도체 기판 상에 절연층을 형성하는 단계; 상기 게이트, 소스 영역 및 드레인 영역과 각각 연결되도록 상기 절연층을 관통하는 컨택 플러그를 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자 및 그 제조방법에 의하면, 게이트 전극의 위치에 의하여 소스 및 드레인 영역의 유효 면적이 확장될 수 있다.
또한, 상기 게이트, 소스 영역 및 드레인 영역에 형성되는 컨택 플러그 사이의 기생 캐패시턴스가 감소되어 소자의 동작 속도를 향상시킬 수 있다.
실시예에 따른 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 5는 실시예에 따른 반도체 소자의 단면도이다. 도 6은 실시예에 따른 반도체 소자의 평면도이다.
도 5 및 도 6을 참조하여, 실시예에 따른 반도체 소자는 반도체 기판(10) 상에 형성된 게이트 전극(30)과, 상기 게이트 전극(30) 측벽에 형성된 스페이서(40)와, 상기 게이트 전극(30) 일측의 반도체 기판(10)에 형성된 소스 영역(60)과, 상기 게이트 전극(30) 타측의 반도체 기판(10)에 형성된 드레인 영역(70)과, 상기 게이트 전극(30)을 포함하는 반도체 기판(10) 상에 배치된 제1 절연층(100)과, 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70)과 각각 연결되도록 상기 제1 절연층(100)을 관통하는 제1, 제2 및 제3 컨택 플러그(110,120,130)를 포함하며, 상기 소스 영역(60)은 상기 게이트 전극(30)의 후방으로 연장된 추가 소스 영역(65)을 포함한다.
상기 소스 영역(60)은 제1 너비(W1) 및 상기 추가 소스 영역(65)에 의하여 상기 게이트 전극(30)보다 긴 제1 길이(D1)를 가진다. 상기 드레인 영역(70)은 상기 제1 너비(W1)보다 넓은 제2 너비(W2)를 가지고 상기 게이트 전극(30)의 길이와 동일한 제2 길이(D2)를 가진다.
상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상에는 샐리사이드층(50,51,52)이 형성된다. 예를 들어, 상기 샐리사이드층(50,51,52)은 Tco, Ti 및 TiN 중 적어도 어느 하나로 형성될 수 있다.
상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상에는 제1, 제2 및 제3 콘택 플러그(110,120,130)를 포함하는 제1 절연층(100)이 배치된다. 상기 게이트 전극(30) 상에는 제1 콘택 플러그(110)가 배치되고, 상기 소스 영역(60) 상에는 제2 콘택 플러그(120)가 배치되고, 상기 드레인 영역(70) 상에는 제3 콘택 플러그(130)가 배치된다. 특히, 상기 제2 콘택 플러그(120)는 상기 소스 영역(60)의 추가 소스 영역(65)에 형성될 수 있다.
실시예에 따른 반도체 소자는 게이트 전극(30)의 위치에 따라 소스 영역(60) 및 드레인 영역(70)의 면적을 최대한 확장시켜 액티브 영역의 유효면적을 확장시킬 수 있다. 이에 따라 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상 에 형성되는 제1 내지 제3 콘택 플러그(110,120,130)에 의하여 발생되는 기생 캐패시턴스를 감소시켜 반도체 소자의 동작 속도를 향상시킬 수 있다.
도 1 내도 도 6를 참조하여, 실시예에 따른 반도체 소자의 제조방법을 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(10)상에 소자분리막(20)이 형성된다.
상기 반도체 기판(10)은 주로 단결정 실리콘 기판이며, P형 불순물 또는 N형 불순물이 도핑된 기판일 수 있다.
상기 소자분리막(20)은 STI(Shallow Trench Isolation) 방법에 의해 형성되어 액티브 영역 및 필드 영역을 정의할 수 있다. 즉, 상기 소자분리막(20)은 상기 반도체 기판(10) 상의 필드 영역을 노출시키는 패드산화막 및 마스크층을 형성하고, 상기 반도체 기판(10)의 노출된 부분을 식각하여 트렌치를 형성한 후 상기 트렌치 내에 산화실리콘을 채우고 상기 마스크층 및 패드산화막을 제거함으로써 형성한다. 특히, 상기 소자분리막(20)에 의하여 형성된 액티브 영역은 반도체 소자의 소형화, 집적화에 따라 그 면적이 축소될 수 있다.
상기 반도체 기판(10) 상에 게이트 전극(30)을 형성하기 위하여 게이트 절연층(32) 및 게이트 전도층(31)이 형성된다. 예를 들어, 상기 게이트 절연층(32)은 산화막이고 상기 게이트 전도층(31)은 폴리실리콘막일 수 있다.
상기 게이트 전도층(31) 상으로 게이트 전극를 정의하기 위한 포토레지스트 패턴(200)이 형성된다. 상기 포토레지스트 패턴(200)은 상기 게이트 전도층(31) 상에 포로레지스트막을 스핀공정에 의하여 도포한 후 노광 및 현상하여 형성된다. 상 기 포토레지스트 패턴(200)은 상기 반도체 기판(10)의 액티브 영역에 게이트 및 소스/드레인 예정영역을 정의할 수 있다. 즉, 상기 포토레지스트 패턴(200)에 의하여 가려진 영역은 게이트 예정 영역(A)이 되고 상기 포토레지스트 패턴(200)에 의하여 노출된 영역은 소스 및 드레인 영역(B,C)이 될 수 있다. 이때, 상기 포토레지스트 패턴(200)에 의하여 노출된 반도체 기판(10)의 일측 영역은 좁고 타측 영역은 넓게 형성될 수 있다. 상기 포토레지스트 패턴(200)에 의하여 노출된 반도체 기판의 일측영역은 소스 예정 영역(B)이 되고 상기 포토레지스트 패턴(200)에 의하여 노출된 타측영역은 드레인 예정 영역(C)이 될 수 있다. 이때, 상기 소스 예정 영역(B)은 제1 너비(W1)를 가지고 상기 드레인 예정 영역(C)은 상기 제1 너비(W2)보다 넓은 제2 너비(W2)를 가질 수 있다. 상기 제2 너비(W2)는 제1 너비보다 2~4배 이상 크게 형성될 수 있다. 또한, 도시되지는 않았지만 상기 소스 예정 영역(B)은 상기 게이트 예정 영역(A)의 후방 영역까지 연장될 수 있다.
한편, 상기 소스 예정 영역(B)은 상기 드레인 예정 영역(C) 보다 넓게 형성될 수 있다.
도 2를 참조하여, 상기 반도체 기판(10) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 포토레지스트 패턴(200)을 식각 마스크로 사용하여 상기 게이트 전도층(31) 및 게이트 절연층(32)을 식각하여 형성할 수 있다.
상기 포토레지스트 패턴(200)을 제거한 후, 상기 게이트 전극(30)을 이온주입 마스크로 사용하여 상기 반도체 기판(10)의 노출된 부분에 불순물을 이온주입한다. 그러면 상기 게이트 전극(30)의 양측의 소스 예정 영역(B) 및 드레인 예정 영 역(C) 표면에는 LDD 영역으로 사용되는 저농도 영역이 형성된다.
상기 게이트 전극(30)의 측벽에 스페이서(40)가 형성된다. 상기 스페이서(40)는 상기 게이트 전극(30)을 포함하는 반도체 기판(10) 상에 절연막을 증착 및 전면식각하여 상기 게이트 전극(30)의 측벽에 형성할 수 있다.
그리고, 상기 게이트 전극(30) 및 스페이서(40)를 이온주입 마스크로 사용하여 고농도 불순물을 이온주입하여 상기 저농도 영역에 접속되는 소스 영역(60) 및 드레인 영역(70)을 형성한다. 그리고, 상기 소스 및 드레인 영역(60,70)에 주입된 불순물의 활성화를 위한 열처리 공정을 진행하여 접합영역(Junction)을 형성한다.
도 2 및 도 6을 참조하여, 상기 게이트 전극(30)의 일측에 형성된 소스 영역(60)은 제1 너비(W1)로 형성되고, 상기 게이트 전극(30)의 타측에 형성된 드레인 영역(70)은 제2 너비(W2)로 형성된다. 또한, 상기 소스 영역(60)의 길이는 상기 게이트 전극(30)보다 긴 제1 길이(D1)로 형성되고, 상기 드레인 영역(70)의 길이는 상기 게이트 전극(30)과 동일한 제2 길이(D2)로 형성된다. 즉, 상기 소스 영역(60)은 상기 드레인 영역(70)보다 작은 너비로 형성된다. 또한 상기 소스 영역(60)은 상기 드레인 영역(70)보다 긴 길이로 형성될 수 있다. 도 2 및 도 6에 도시된 바와 같이 상기 소스 영역(60)은 상기 게이트 전극(30)의 후방으로 연장 형성된 추가 소스 영역(65)을 포함하기 때문에 상기 드레인 영역(70)보다 긴 제1 길이(D1)로 형성될 수 있다.
상기 반도체 기판(10)의 액티브 영역 상에 형성되는 상기 게이트 전극(30)의 위치에 따라 상기 소스 및 드레인 영역(60,70)의 면적 및 위치가 다르게 형성됨으 로써 최소한의 단위셀 면적 내에 유효면적을 확장시켜 원하는 패턴을 형성할 수 있다.
도 3을 참조하여, 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상부 표면에 샐리사이드층(50,51,52)이 형성된다. 상기 샐리사이드층(50,51,52)은 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상에 금속층을 형성한 후 열처리 공정에 의하여 형성할 수 있다. 예를 들어, 상기 샐리사이드층(50,51,52)은 Ni, Tco, Ti 및 TiN 중 어느 하나로 형성되거나 상기 물질이 적층되어 형성될 수 있다. 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70) 상에 샐리사이드층(50,51,52)이 각각 형성됨으로써 소자와 배선간의 접촉저항(Contact Resistance)을 낮추어주는 역할을 하게 된다.
도 4 및 도 6을 참조하여, 상기 게이트 전극(30)을 포함하는 반도체 기판(10) 상에 제1 내지 제3 콘택 플러그(110,120,130)를 포함하는 제1 절연층(100)이 형성된다. 상기 제1 절연층(100)은 산화막 또는 질화막 중 어느 하나 또는 상기 막들이 적층된 구조로 형성될 수 있다. 즉, 상기 제1 절연층(100)은 PMD층일 수 있다.
상기 제1 내지 제3 콘택 플러그(110,120,130)는 상기 제1 절연층(100) 내부에 콘택홀을 형성한 후 텅스텐과 같은 금속을 매립하여 형성될 수 있다. 상기 제1 내지 제3 콘택 플러그(110,120,130)는 상기 게이트 전극(30), 소스 영역(60) 및 드레인 영역(70)의 샐리사이드층(51,52,53) 표면에 접하도록 형성될 수 있다.
상기 게이트 전극(30)에는 제1 콘택 플러그(110)가 형성되고, 상기 소스 영 역(60)에는 제2 콘택 플러그(120)가 형성되고, 상기 드레인 영역(70)에는 제3 콘택 플러그(130)가 각각 형성된다. 이때, 상기 제1 콘택 플러그(110), 제2 콘택 플러그(120) 및 제3 콘택 플러그(130)는 상호 이격되어 형성될 수 있다. 이것은 제한된 면적의 단위셀 내에서 상기 게이트 전극(30)의 면적 및 위치에 의하여 소스 영역(60) 및 드레인 영역(70)의 위치가 결정될 수 있기 때문이다. 즉, 상기 게이트 전극(30)의 일측에 형성된 소스 영역(60)은 제1 너비(W1) 및 제1 길이(D1)로 형성되고 상기 게이트 전극(30)의 타측에 형성된 드레인 영역(70)은 제2 너비(W2) 및 제2 길이(D2)로 형성되어 있기 때문이다. 상기 드레인 영역(70)이 상기 소스 영역(60) 보다 넓은 제2 너비(W2)로 형성되어 상기 드레인 영역(70) 상에 형성되는 상기 제3 콘택 플러그(130)와 상기 게이트 전극(30) 상에 형성되는 제1 콘택 플러그(110)는 상호 이격될 수 있다. 또한, 상기 제2 콘택 플러그(120)는 상기 소스 영역(60) 중 추가 소스 영역(65) 상에 형성되기 때문에 상기 제1 및 제3 콘택 플러그(110,130)와 이격될 수 있다.
도 5를 참조하여, 상기 제1 및 제3 콘택 플러그(110,130)와 연결되도록 상기 제1 절연층(100) 상에 금속배선(150)을 포함하는 제2 절연층(160)이 형성된다. 상기 금속배선(150)은 금속, 합금 또는 살리사이드를 포함하는 다양한 전도성 물질, 즉 알루미늄, 구리, 코발트 또는 텅스텐등으로 형성될 수 있다.
실시예에 따른 반도체 소자의 제조방법에 의하면, 최소의 면적을 가지는 단위셀 내에 게이트 전극의 위치를 변경함으로써 최소의 면적으로 소자를 구현할 수 있다. 즉, 상기 게이트 전극의 위치에 의하여 추가 소스 영역을 포함하는 소스 영 역이 형성되므로 기존의 면적에 의하여 유효면적을 확보할 수 있다. 이러한 유효면적은 다른 패턴을 다양하게 형성할 수 있으므로 면적 활용도를 증가시킬 수 있다.
단위셀의 사이즈가 감소함에 따라 게이트 전극 및 소스/드레인 영역 상에 형성되는 콘택 플러그 사이의 간격이 줄어들면 기생 캐패시턴스 또는 기생 저항 성분으로 인하여 회로의 동작속도가 감소할 수 있다. 실시예에서는 제한된 면적의 단위셀 내에 형성되는 상기 게이트 전극의 위치에 의하여 상기 소스 영역 및 드레인 영역의 위치 및 면적을 결정할 수 있다. 따라서, 상기 게이트 전극, 소스 영역 및 드레인 영역 상에 형성되는 콘택 플러그가 최대한 이격되어 형성되므로 기생 캐패시턴스의 발생을 최소한으로 감소시켜 반도체 소자의 동작 속도를 개선할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 6은 실시예에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
Claims (6)
- 반도체 기판 상에 형성된 게이트 전극;상기 게이트 전극 측벽에 형성된 스페이서;상기 게이트 전극 일측의 반도체 기판에 형성된 소스 영역;상기 게이트 전극 타측의 반도체 기판에 형성된 드레인 영역;상기 게이트 전극을 포함하는 반도체 기판 상에 배치된 절연층;상기 게이트, 소스 영역 및 드레인 영역과 각각 연결되도록 상기 절연층을 관통하는 컨택 플러그를 포함하며,상기 소스 영역은 상기 게이트의 후방으로 연장된 추가 소스 영역을 포함하고,상기 소스 영역은 제1 너비 및 상기 추가 소스 영역에 의하여 상기 게이트 보다 긴 1 길이를 가지며, 상기 드레인 영역은 상기 제1 너비보다 넓은 제2 너비를 가지고 상기 게이트의 길이와 동일한 제2 길이를 가지는 반도체 소자.
- 삭제
- 제1항에 있어서,상기 컨택 플러그는 상기 추가 소스 영역에 배치된 반도체 소자.
- 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 게이트 전극 일측의 반도체 기판에 소스 영역 및 상기 소스 영역에서 상기 게이트의 후방으로 연장된 추가 소스 영역을 형성하는 단계;상기 게이트 전극 타측의 반도체 기판에 드레인 영역을 형성하는 단계;상기 게이트 전극을 포함하는 반도체 기판 상에 절연층을 형성하는 단계;상기 게이트, 소스 영역 및 드레인 영역과 각각 연결되도록 상기 절연층을 관통하는 컨택 플러그를 형성하는 단계를 포함하고,상기 소스 영역은 제1 너비 및 상기 추가 소스 영역에 의하여 상기 게이트 보다 긴 1 길이로 형성되고, 상기 드레인 영역은 상기 제1 너비보다 넓은 제2 너비 및 상기 게이트의 길이와 동일한 제2 길이로 형성되는 반도체 소자의 제조방법.
- 삭제
- 제4항에 있어서,상기 컨택 플러그는 상기 추가 소스 영역에 형성되는 반도체 소자의 제조방법.
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| JPH0216772A (ja) * | 1988-07-05 | 1990-01-19 | Mitsubishi Electric Corp | 高集積ｍｏｓｆｅｔ |
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| JPH03203270A (ja) * | 1989-12-29 | 1991-09-04 | Sharp Corp | 半導体装置 |
| KR20010046495A (ko) * | 1999-11-12 | 2001-06-15 | 박종섭 | 반도체소자의 제조방법 |
-
2007
- 2007-12-03 KR KR1020070124090A patent/KR100935775B1/ko not_active IP Right Cessation
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