JP2010212450A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現できるようにする。
【解決手段】半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。複数のＦｉｎ部における少なくとも一方の端部には、少なくとも２つのＦｉｎ部と電気的に接続されたソース拡散層部コンタクトプラグ１２０が形成されている。
【選択図】図１
【解決手段】半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。複数のＦｉｎ部における少なくとも一方の端部には、少なくとも２つのＦｉｎ部と電気的に接続されたソース拡散層部コンタクトプラグ１２０が形成されている。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関し、特に、Ｆｉｎ（フィン）状の活性領域を有するＦｉｎ型トランジスタ及びその製造方法に関する。
Ｆｉｎ型トランジスタは、Ｆｉｎ状の活性領域における上面及び側面をＭＯＳトランジスタのチャネルとして用いており、このため、大きな駆動電流を得ることができる。その上、両側面と上面との三方向からゲート電圧が印加されるため、ゲート制御性が向上する。その結果、デバイスの微細化において最大の課題である短チャネル効果を抑制できるため、次世代のデバイスとして期待されている。
Ｆｉｎ型トランジスタの駆動能力は、Ｆｉｎの高さに大きく依存し、Ｆｉｎの高さが高くなるにつれて増大する。しかしながら、Ｆｉｎの幅は通常２０ｎｍ程度と極めて小さいため、Ｆｉｎの高さを高くすることは加工の上で困難である。このため、１つのＦｉｎ型トランジスタ当たりの駆動能力は、この加工限界により決定される。通常５０ｎｍ程度の高さが用いられており、この場合、実効的なゲート幅は、Ｆｉｎの高さ（５０ｎｍ）×２＋Ｆｉｎの幅（２０ｎｍ）＝１２０ｎｍとなる。半導体集積回路（ＬＳＩ）には、高負荷の寄生抵抗及び寄生容量を有する回路が多く存在しており、これらの高負荷回路を駆動するには、ゲート幅で数μｍ〜数十μｍ相当の高駆動能力が必要とされる。ところが、単位ゲート幅当たりの駆動能力が、プレーナ型トランジスタと比べてＦｉｎ型トランジスタの方が大きいからといって、それに対応することは極めて困難である。このため、Ｆｉｎ型トランジスタにおいては、複数のＦｉｎ型トランジスタを並行に接続する（Ｍｕｌｔｉ−Ｆｉｎ）ことによって、高駆動能力を実現する構成が提案されている。
以下、図１６〜図２４を参照しながら、下記の特許文献１に示されている、ＮチャネルＭｕｌｔｉ−Ｆｉｎ型トランジスタの製造方法について説明する。なお、各図の（ａ）は斜視図であり、（ｂ）は平面図であり、（ｃ）は断面図である。
まず、図１６（ａ）及び（ｂ）に示すように、シリコンからなる基板２００、埋め込み酸化膜２０１及びシリコン層２０２からなるＳＯＩ基板の上に、Ｆｉｎ型トランジスタのＦｉｎ部を構成するための第１のレジストパターン２３０を形成する。
次に、図１７（ａ）及び（ｂ）に示すように、第１のレジストパターン２３０の両端部と接続するように、ソース共通パッド部を構成するための第２のレジストパターン２３１及びドレイン共通パッド部を構成するための第３のレジストパターン２３２をそれぞれ形成する。
次に、図１８（ａ）及び（ｂ）に示すように、各レジストパターン２３０、２３１及び２３２をマスクとして、シリコン層２０２をエッチングすることにより、Ｆｉｎ型トランジスタにおけるＦｉｎ部２３３、並びにその両端部と接続されるソース共通パッド部２３４及びドレイン共通パッド部２３５を形成する。
次に、図１９（ａ）及び（ｂ）に示すように、埋め込み酸化膜２０１及びＦｉｎ部２３３の上に該Ｆｉｎ部２３３と交差するように、ゲート絶縁膜２０５と多結晶シリコンからなるゲート電極２０６とを順次形成する。続いて、ヒ素（Ａｓ）イオンを、ゲート電極２０６及びＦｉｎ部２３３に対して垂直な四方向から１回ずつ、計４回のイオン注入を行う。これにより、Ｆｉｎ部２３３には、ソース側ＬＤＤ拡散層２３６、ソース共通パッド部２３７、ドレイン側ＬＤＤ拡散層２３８及びドレイン共通パッド部２３９が形成される。
次に、図２０（ａ）及び（ｂ）に示すように、ゲート電極２０６、ソース側ＬＤＤ拡散層２３６、ソース共通パッド部２３７、ドレイン側ＬＤＤ拡散層２３８及びドレイン共通パッド部２３９を含め、埋め込み酸化膜２０１の上の全面にわたって、シリコン窒化膜を堆積する。その後、シリコン窒化膜に対してエッチバックを行って、窒化シリコンからなり、少なくともソース側ＬＤＤ拡散層２３６及びドレイン側ＬＤＤ拡散層２３８を覆う側壁２０９を形成する。続いて、Ａｓイオンを、ゲート電極２０６及びＦｉｎ部２３３に対して垂直な四方向から１回ずつ、計４回のイオン注入を行う。これにより、Ｆｉｎ部２３３には、ソース拡散層２４０、ソース共通パッド部２４１、ドレイン拡散層２４２及びドレイン共通パッド部２４３が形成される。
次に、図２１（ａ）及び（ｂ）に示すように、周知のサリサイド技術により、ゲート電極２０６の表面に、ゲート電極上ニッケルシリサイド膜２４４を形成する。同様に、ソース拡散層２４０及びソース共通パッド部２４１の表面には、ソース拡散層上ニッケルシリサイド膜２４５及びソース共通パッド上ニッケルシリサイド膜２４６を形成する。また、ドレイン拡散層２４２及びドレイン共通パッド部２４３の表面には、ドレイン拡散層上ニッケルシリサイド膜２４７及びドレイン共通パッド上ニッケルシリサイド膜２４８を形成する。
次に、図２２（ａ）及び（ｂ）に示すように、埋め込み酸化膜２０１の上に各ニッケルシリサイド膜２４４〜２４８を覆うように層間絶縁膜２４９を成膜する。その後、成膜した層間絶縁膜２４９に対して、ゲート電極上ニッケルシリサイド膜２４４、ソース共通パッド上ニッケルシリサイド膜２４６及びドレイン共通パッド上ニッケルシリサイド膜２４８をそれぞれ露出する開口部２５０、２５１及び２５２を形成する。
次に、図２３（ａ）及び（ｂ）に示すように、各開口部２５０、２５１及び２５２をタングステン膜で埋めて、コンタクトプラグ２５３、２５４及び２５５を形成する。
次に、図２４（ａ）、（ｂ）及び（ｃ）に示すように、層間絶縁膜２４９の上に、各コンタクトプラグ２５３、２５４及び２５５とそれぞれ接続される金属配線２５６を形成する。
このように製造されたＮチャネルＭｕｌｔｉ-Ｆｉｎ型トランジスタは、図１６及び図１７の工程で示されるように、シリコン層２０２のレジストマスクによるパターニングをＦｉｎ部２３３と共通パッド部２３４、２３５との２回に分けること（ダブルパターニング）により、Ｆｉｎ部２３３の狭ピッチ化が可能となる。このため、単位面積当たりのＦｉｎの本数を増加する、すなわちＭｕｌｔｉ−Ｆｉｎ型トランジスタの駆動能力を増加させることができる。
国際公開第２００８／０５９４４０号パンフレット
しかしながら、前記従来の製造方法を用いた半導体装置には以下のような問題がある。すなわち、図１６及び図１７の工程からなるダブルパターニングによって、各レジストパターン２３０〜２３２は、ほぼ平面方形状の開口部が形成される。しかしながら、図１８に示すシリコン層２０２のエッチング時には、エッチング特性により開口部端が丸まり、その平面形状はほぼ楕円形となる。この丸まりによる開口部の後退量は、８０ｎｍスペースのＭｕｌｔｉ−Ｆｉｎでは約５０ｎｍ程度となる。この後退量は、微細化が進み、スペースが狭くなるにつれて拡大する。この丸まりによってＦｉｎ幅が実質的に広がるため、Ｆｉｎ型トランジスタのチャネル部に用いることができない。このため、この丸まり領域を避けるように、Ｆｉｎ部２３３をあらかじめ長くすることが必要となる。その結果、Ｍｕｌｔｉ−Ｆｉｎ型トランジスタのレイアウト面積が大きくなる。さらには、断面が小さく抵抗が高いＦｉｎ部２３３の長さの増大によって寄生抵抗が増加することから、トランジスタの特性が劣化する。
本発明は、前記従来の問題を解決し、プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、Ｆｉｎ部にソースドレイン共通パッド領域を形成する構成に代えて、各Ｆｉｎ部の端部同士を一のコンタクトで接続する構成とする。
具体的に、本発明に係る半導体装置は、基板の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数の導電性部材（Ｆｉｎ）と、複数の導電性部材の上に、各導電性部材と交差するように形成されたゲート電極と、複数の導電性部材における少なくとも一方の端部の近傍で、且つ少なくとも２つの導電性部材と電気的に接続されたコンタクトとを備えていることを特徴とする。
本発明の半導体装置によると、複数の導電性部材における少なくとも一方の端部の近傍で、且つ少なくとも２つの導電性部材と電気的に接続されたコンタクトを備えている。このため、複数の導電性部材（Ｆｉｎ）は、ソース又はドレインの共通パッド部を設ける必要がなくなるので、Ｆｉｎ部の長さを短くすることができる。これにより、Ｍｕｌｔｉ−Ｆｉｎ型トランジスタのレイアウト面積を縮小し、且つ寄生抵抗を低く抑え、駆動能力を向上することができる。
本発明の半導体装置において、基板と複数の導電性部材とは絶縁膜により絶縁され、コンタクトは、絶縁膜に達していてもよい。
このようにすると、コンタクト抵抗を下げることができる。
また、本発明の半導体装置において、コンタクトは、複数の導電性部材の端部よりもゲート電極側に近い位置に形成されていてもよい。
このようにすると、半導体装置をより微細化することができる。
また、本発明の半導体装置において、コンタクトは、複数の導電性部材の両端に位置する導電性部材よりも内側に形成されていてもよい。
このようにすると、半導体装置をより微細化することができる。
本発明に係る半導体装置の製造方法は、基板の上に直方体状の複数の導電性部材を互いに間隔をおいて並列に配置する工程と、複数の導電性部材の上に各導電性部材と交差すると共にそれぞれ絶縁膜を介在させてゲート電極を形成する工程と、ゲート電極をマスクとして、各導電性部材に不純物を注入することにより、各導電性部材からソースドレイン拡散層を形成する工程と、ソースドレイン拡散層を形成した後、基板の上に、ゲート電極及び各導電性部材を覆うように層間絶縁膜を形成する工程と、層間絶縁膜に対し、複数の導電性部材における少なくとも一方の端部の近傍で且つ少なくとも２つの導電性部材を露出する開口部を形成する工程と、開口部に、露出した導電性部材と電気的に接続されるコンタクトを形成する工程とを備えていることを特徴とする。
本発明の半導体装置の製造方法によると、層間絶縁膜に対し、複数の導電性部材における少なくとも一方の端部の近傍で且つ少なくとも２つの導電性部材を露出する開口部を形成し、その後、開口部に、露出した導電性部材と電気的に接続されるコンタクトを形成する。このため、複数の導電性部材（Ｆｉｎ）は、ソース又はドレインの共通パッド部を設ける必要がなくなるので、Ｆｉｎの長さを短くすることができる。これにより、Ｍｕｌｔｉ−Ｆｉｎ型トランジスタのレイアウト面積を縮小し、且つ寄生抵抗を低く抑え、駆動能力を向上することができる。
本発明の半導体装置の製造方法は、開口部を形成する工程において、開口部は絶縁膜に達するように形成してもよい。
また、本発明の半導体装置の製造方法は、開口部を形成する工程において、開口部は、複数の導電性部材の端部よりもゲート電極側に近い位置に形成してもよい。
また、本発明の半導体装置の製造方法は、開口部を形成する工程において、開口部は、前記複数の導電性部材の両端に位置する導電性部材よりも内側に形成してもよい。
本発明に係る半導体装置及びその製造方法によれば、複数の導電性部材（Ｆｉｎ）の電気的な接続を一のコンタクトで行うことにより、共通パッド部を設ける必要がなくなるため、Ｆｉｎの長さを短くすることができるので、プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現することができる。
（一実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
本発明の第１の実施形態について図面を参照しながら説明する。
図１（ａ）及び（ｂ）は本発明に係る半導体装置であって、ＮチャネルＭｕｌｔｉ−Ｆｉｎ型トランジスタを示し、（ａ）は斜視図であり、（ｂ）は平面図である。
図１（ａ）及び（ｂ）に示すように、例えば、シリコンからなる基板１００の主面上には、厚さが８０ｎｍの酸化シリコンからなる埋め込み酸化膜１０１が形成されている。該埋め込み酸化膜１０１の上には、それぞれ高さが５０ｎｍのシリコンからなる直方体状の複数（ここでは３つ）のＦｉｎ部からなるソース拡散層１１０及びドレイン拡散層１１１が、互いに間隔をおき且つ並列に配置されている。
Ｆｉｎ部の上には、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜（図示せず）を介在させて形成されたゲート電極１０６が形成されている。
また、ゲート電極１０６、ソース拡散層１１０及びドレイン拡散層１１１の各側面の下部、さらにはゲート電極１０６とソース拡散層１１０及びゲート電極１０６とドレイン拡散層１１１との側面の交差部には、窒化シリコンからなる側壁１０９が形成されている。
埋め込み酸化膜１０１の上には、ゲート電極１０６、ソース拡散層１１０及びドレイン拡散層１１１を覆うように、酸化シリコンからなる層間絶縁膜１１５が形成されている。層間絶縁膜１１５には、ゲート電極１０６と電気的に接続されるゲート電極部コンタクトプラグ１１９が形成されている。また、Ｆｉｎ部であるソース拡散層１１０及びドレイン拡散層１１１とそれぞれ電気的に接続される、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１が形成されている。なお、ここでは、ゲート電極１０６、ソース拡散層１１０及びドレイン拡散層１１１の表面に形成されるニッケルシリサイド膜は省略している。
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
図２〜図９は本実施形態に係るＮチャネルＭｕｌｔｉ−Ｆｉｎ型トランジスタの製造方法を示している。なお、各図の（ａ）は斜視図であり、（ｂ）は平面図であり、（ｃ）は断面図である。
まず、図２（ａ）及び（ｂ）に示すように、シリコンからなる基板１００、厚さが８０ｎｍの埋め込み酸化膜１０１及び厚さが５０ｎｍのシリコン層１０２からなるＳＯＩ基板の上に、リソグラフィ法により、Ｆｉｎ型トランジスタのＦｉｎ部を構成するためのレジストパターン１０３を形成する。
次に、図３（ａ）及び（ｂ）に示すように、レジストパターン１０３をマスクとしてシリコン層１０２をエッチングして、シリコン層１０２から複数のＦｉｎ部１０４を形成する。なお、シリコン層１０２の上に窒化シリコン等からなるマスク形成膜を成膜し、その後、レジストパターン１０３をマスクとしてマスク形成膜をパターニングし、パターニングされたマスク形成膜をハードマスクとして、シリコン層１０２を加工してもよい。
次に、図４（ａ）及び（ｂ）に示すように、埋め込み酸化膜１０１及びＦｉｎ部１０４の上に該Ｆｉｎ部１０４と交差するように、ゲート絶縁膜１０５と多結晶シリコンからなるゲート電極１０６とを順次形成する。なお、ゲート絶縁膜１０５には、シリコン酸化膜又はシリコン窒化膜を用いることができる。さらには、ハフニア（酸化ハフニウム）又は酸化ジルコニウム（ジルコニア）等の高誘電率膜を用いてもよい。また、ゲート電極１０６には、多結晶シリコンに代えて、窒化チタン等の金属を含む導電膜とシリコンとの積層膜又はタングステン等の金属膜を用いても構わない。続いて、ヒ素（Ａｓ）イオンを、加速エネルギーが２ｋｅＶで、ドーズ量が２×１０１４ｃｍ−２の注入条件で、ゲート電極１０６及びＦｉｎ部１０４に対して垂直な四方向から１回ずつ、計４回のイオン注入を行う。これにより、各Ｆｉｎ部１０４には、ソース側ＬＤＤ拡散層１０７及びドレイン側ＬＤＤ拡散層１０８が形成される。
次に、図５（ａ）及び（ｂ）に示すように、ゲート電極１０６、ソース側ＬＤＤ拡散層１０７及びドレイン側ＬＤＤ拡散層１０８を含め、埋め込み酸化膜１０１の上の全面にわたって、厚さが３０ｎｍのシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜に対してエッチバックを行って、窒化シリコンからなり、少なくともソース側ＬＤＤ拡散層１０７及びドレイン側ＬＤＤ拡散層１０８を覆う側壁１０９を形成する。続いて、Ａｓイオンを、加速エネルギーが２０ｋｅＶで、ドーズ量が１．５×１０１５ｃｍ−２の注入条件で、ゲート電極１０６及びＦｉｎ部１０４に対して垂直な四方向から１回ずつ、計４回のイオン注入を行う。これにより、各Ｆｉｎ部１０４には、ソース拡散層１１０及びドレイン拡散層１１１が形成される。
次に、図６（ａ）及び（ｂ）に示すように、ゲート電極１０６、ソース拡散層１１０及びドレイン拡散層１１１を含め、埋め込み酸化膜１０１の上の全面にわたって、ニッケル膜を堆積する。その後、所定の熱処理を行い、不要なニッケル膜を除去するサリサイド技術により、ゲート電極上ニッケルシリサイド膜１１２、ソース拡散層上ニッケルシリサイド膜１１３及びドレイン拡散層上ニッケルシリサイド膜１１４をそれぞれ形成する。
次に、図７（ａ）及び（ｂ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、埋め込み酸化膜１０１の上に各ニッケルシリサイド膜１１２〜１１４を覆うように、酸化シリコンからなる層間絶縁膜１１５を成膜する。その後、成膜した層間絶縁膜１１５に対して、ゲート電極上ニッケルシリサイド膜１１２、ソース拡散層上ニッケルシリサイド膜１１３及びドレイン拡散層上ニッケルシリサイド膜１１４をそれぞれ露出する第１のコンタクト開口部１１６、第２のコンタクト開口部１１７及び第３のコンタクト開口部１１８を形成する。ここで、図７（ｃ）の断面図に示すように、第２のコンタクト開口部１１７は、複数のＦｉｎ部からなる複数のソース拡散層１１０に跨って形成され、その底部は各ソース拡散層１１０の上面より深く形成される。なお、複数のドレイン拡散層上ニッケルシリサイド膜１１４を露出する第３のコンタクト開口部１１８も同様である。
次に、図８（ａ）及び（ｂ）に示すように、各コンタクト開口部１１６、１１７及び１１８をタングステン膜で埋めることにより、ゲート電極部コンタクトプラグ１１９、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１をそれぞれ形成する。
次に、図９（ａ）、（ｂ）及び（ｃ）に示すように、層間絶縁膜１１５の上に、ゲート電極部コンタクトプラグ１１９、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１と接続される複数の金属配線１２２をそれぞれ形成する。
以下、本実施形態に係る半導体装置の効果について、図９（ｃ）、図１０、図１１及び図１２を用いて説明する。
まず、図９（ｃ）に示すように、各ソース拡散層１１０は、一のソース拡散層部コンタクトプラグ１２０とその上面及び側面で接触しているため、コンタクト抵抗を低減することができる。
図１０（ａ）は本実施形態に係るシリコン層用のパターニングマスクのレイアウトを示し、図１０（ｂ）はエッチング後のシリコンパターン、ゲート電極及びコンタクトプラグのレイアウトを示している。図１１（ａ）及び（ｂ）は比較用であって、（ａ）は従来例に係るシリコン層用のパターニングマスクのレイアウトを示し、（ｂ）はエッチング後のシリコンパターン、ゲート電極及びコンタクトプラグのレイアウトを示している。なお、図１０においては、図２、図３、図４及び図８と同一の符号を付しており、図１１においては、図１６、図１８、図１９及び図２３と同一の符号を付している。
図１１（ｂ）に示すように、従来例では、シリコン層に対するエッチング後に、エッチングされたシリコン層の開口部（空隙部）の長さが後退して（図中ａ部）、丸まり部（図中ｂ部）が発生する。このａ部及びｂ部によってＦｉｎ部２３３の幅が大きくなるため、トランジスタのチャネルとして用いることはできない。
その上、ゲート電極２０６とシリコンパターンとの重ね合わせマージン（図中ｃ）を考慮する必要がある。Ｆｉｎ部２３３のピッチが１００ｎｍ、各Ｆｉｎ幅が２０ｎｍ、ゲート長が３０ｎｍ、及びコンタクトプラグの径が５０ｎｍであると想定した場合、トランジスタピッチ（コンタクトプラグ２５４の中心とコンタクトプラグ２５５の中心との距離）は、２×（ａ＋ｂ）＋ｄ（＝（２×ｃ＋ゲート長））＋コンタクトプラグ径＝２×（１０ｎｍ＋４０ｎｍ）＋（２×２０ｎｍ＋３０ｎｍ）＋５０ｎｍ＝２２０ｎｍとなる。
これに対し、図１０（ｂ）に示すように、本実施形態においては、シリコン層に対するエッチング後に、Ｆｉｎ部１０４の長さが短くなる（図中ｅ）、しかしながら、最終加工形状に合わせて、Ｆｉｎ部１０４のマスクレイアウトを長く設計する等、極めて簡単な光近接効果補正（ＯＰＣ）により、Ｆｉｎ部１０４の後退を抑制することができる。このため、Ｆｉｎ部１０４の長さは、ソース拡散層部コンタクトプラグ１２０、ドレイン拡散層部コンタクトプラグ１２１及びゲート電極１０６のそれぞれの重ね合わせマージン（図中ｆ）により決定されることになる。
従来例と同一の条件を想定した場合、トランジスタピッチは、ｇ（＝（２×ｆ＋ゲート長））＋コンタクト径＝（２×２０ｎｍ＋３０ｎｍ）＋５０ｎｍ＝１２０ｎｍとなる。すなわち、本実施形態においては、トランジスタピッチを約５５％に縮小することができる。
図１２は本実施形態に係るＮチャネルＭｕｌｔｉ−Ｆｉｎ型トランジスタの電流電圧（Ｉｄ−Ｖｄ）特性のシミュレーション結果を従来例と共に表している。
本実施形態においては、高抵抗の幅が細いＦｉｎ部１０４の長さを、従来例の６０ｎｍから２０ｎｍに短縮することができる。このため、寄生抵抗を削減できる結果、図１２に示すように、約１５％トランジスタの駆動力を向上させることができる。
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
図１３（ａ）及び図１３（ｂ）、特に図１３（ｂ）に示すように、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１は、埋め込み酸化膜１０１に達するように形成されている。このようにすると、各コンタクトプラグ１２０、１２１の接触面積をそれぞれ増やすことができるため、コンタクト抵抗を低減することができる。
（一実施形態の第２変形例）
次に、本発明の一実施形態の第２変形例について図面を参照しながら説明する。
次に、本発明の一実施形態の第２変形例について図面を参照しながら説明する。
図１４（ａ）及び図１４（ｂ）、特に図１４（ａ）に示すように、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１は、複数のＦｉｎ部１０４の各端部よりもゲート電極１０６側に近い位置に形成されている。このようにすると、一トランジスタ当たりの占有面積が縮小するため、トランジスタのさらなる微細化及び高集積化が可能となる。
（一実施形態の第３変形例）
次に、本発明の一実施形態の第３変形例について図面を参照しながら説明する。
次に、本発明の一実施形態の第３変形例について図面を参照しながら説明する。
図１５（ａ）及び図１５（ｂ）、特に図１５（ａ）に示すように、ソース拡散層部コンタクトプラグ１２０及びドレイン拡散層部コンタクトプラグ１２１は、複数のＦｉｎ部１０４のうちの両端のＦｉｎ部１０４よりも内側に形成されている。このようにすると、一トランジスタ当たりの占有面積が縮小するため、トランジスタのさらなる微細化及び高集積化が可能となる。
なお、以上の各変形例は、本実施形態の図７（ｂ）、図７（ｃ）、図９（ｂ）及び図９（ｃ）と対応する構成を模式的に表している。また、これらの各変形例を任意に組み合わせることにより、それぞれの効果を相乗させることも可能である。
本発明に係る半導体装置及びその製造方法は、Ｆｉｎの長さを短くすることができ、その結果、プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現することができ、Ｆｉｎ型トランジスタ及びその製造方法等に有用である。
１００ 基板
１０１ 埋め込み酸化膜
１０３ レジストパターン
１０４ Ｆｉｎ部
１０５ ゲート絶縁膜
１０６ ゲート電極
１０７ ソース側ＬＤＤ拡散層
１０８ ドレイン側ＬＤＤ拡散層
１０９ 側壁
１１０ ソース拡散層
１１１ ドレイン拡散層
１１２ ゲート電極上ニッケルシリサイド膜
１１３ ソース拡散層上ニッケルシリサイド膜
１１４ ドレイン拡散層上ニッケルシリサイド膜
１１５ 層間絶縁膜
１１６ 第１のコンタクト開口部
１１７ 第２のコンタクト開口部
１１８ 第３のコンタクト開口部
１１９ ゲート電極部コンタクトプラグ
１２０ ソース拡散層部コンタクトプラグ
１２１ ドレイン拡散層部コンタクトプラグ
１２２ 金属配線
１０１ 埋め込み酸化膜
１０３ レジストパターン
１０４ Ｆｉｎ部
１０５ ゲート絶縁膜
１０６ ゲート電極
１０７ ソース側ＬＤＤ拡散層
１０８ ドレイン側ＬＤＤ拡散層
１０９ 側壁
１１０ ソース拡散層
１１１ ドレイン拡散層
１１２ ゲート電極上ニッケルシリサイド膜
１１３ ソース拡散層上ニッケルシリサイド膜
１１４ ドレイン拡散層上ニッケルシリサイド膜
１１５ 層間絶縁膜
１１６ 第１のコンタクト開口部
１１７ 第２のコンタクト開口部
１１８ 第３のコンタクト開口部
１１９ ゲート電極部コンタクトプラグ
１２０ ソース拡散層部コンタクトプラグ
１２１ ドレイン拡散層部コンタクトプラグ
１２２ 金属配線
Claims (8)
- 基板の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数の導電性部材と、
前記複数の導電性部材の上に、前記各導電性部材と交差するように形成されたゲート電極と、
前記複数の導電性部材における少なくとも一方の端部の近傍で、且つ少なくとも２つの導電性部材と電気的に接続されたコンタクトとを備えていることを特徴とする半導体装置。 - 前記基板と前記複数の導電性部材とは絶縁膜により絶縁され、
前記コンタクトは、前記絶縁膜に達することを特徴とする請求項１に記載の半導体装置。 - 前記コンタクトは、前記複数の導電性部材の端部よりも前記ゲート電極側に近い位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
- 前記コンタクトは、前記複数の導電性部材の両端に位置する導電性部材よりも内側に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 基板の上に、直方体状の複数の導電性部材を互いに間隔をおいて並列に配置する工程と、
前記複数の導電性部材の上に、前記各導電性部材と交差すると共にそれぞれ絶縁膜を介在させてゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記各導電性部材に不純物を注入することにより、前記各導電性部材からソースドレイン拡散層を形成する工程と、
前記ソースドレイン拡散層を形成した後、前記基板の上に、前記ゲート電極及び前記各導電性部材を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に対し、前記複数の導電性部材における少なくとも一方の端部の近傍で、且つ少なくとも２つの導電性部材を露出する開口部を形成する工程と、
前記開口部に、露出した導電性部材と電気的に接続されるコンタクトを形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記開口部を形成する工程において、
前記開口部は、前記絶縁膜に達するように形成することを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記開口部を形成する工程において、
前記開口部は、前記複数の導電性部材の端部よりも前記ゲート電極側に近い位置に形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。 - 前記開口部を形成する工程において、
前記開口部は、前記複数の導電性部材の両端に位置する導電性部材よりも内側に形成することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2009056827A JP2010212450A (ja) | 2009-03-10 | 2009-03-10 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2009056827A JP2010212450A (ja) | 2009-03-10 | 2009-03-10 | 半導体装置及びその製造方法 |
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- 2009-03-10 JP JP2009056827A patent/JP2010212450A/ja active Pending
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2010
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| JP2022522969A (ja) * | 2019-01-15 | 2022-04-21 | マイクロン テクノロジー，インク． | スタックメモリアレイを有するメモリにおけるドライバ配置 |
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| KR102638113B1 (ko) * | 2019-01-15 | 2024-02-20 | 마이크론 테크놀로지, 인크. | 적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치 |
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