KR20210102461A - 적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치 - Google Patents

적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치 Download PDF

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KR20210102461A
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하이타오 류
카말 엠. 카르다
거테즈 에스. 산두
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아키라 고다
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Abstract

메모리는 복수 레벨의 메모리 셀을 가질 수 있는 적층형 메모리 어레이를 가질 수 있다. 각각의 레벨의 메모리 셀은 각각의 액세스 라인에 공통으로 결합될 수 있다. 복수의 드라이버가 적층형 메모리 어레이 위에 있을 수 있다. 각각의 드라이버는 각각의 액세스 라인에 결합된 전도성 영역을 갖는 단결정 반도체를 가질 수 있다.

Description

적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치
본 개시내용은 일반적으로 메모리 시스템과 같은 전자 시스템에 관한 것이며, 특히 적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치에 관한 것이다.
메모리 시스템은 컴퓨터, 휴대폰, 핸드 헬드 전자 디바이스 등과 같은 전자 시스템에서 구현될 수 있다. 솔리드 스테이트 드라이브(SSD), 임베디드 멀티미디어 제어기(eMMC) 디바이스, 범용 플래시 스토리지(Universal Flash Storage: UFS) 디바이스 등과 같은 일부 메모리 시스템은 호스트(예를 들어, 사용자)로부터 호스트 데이터를 저장하기 위한 비휘발성 저장 메모리를 포함할 수 있다. 비휘발성 저장 메모리는 전력이 공급되지 않을 때 저장된 데이터를 보유하는 것에 의해 영구 데이터를 제공하고, 다른 유형의 메모리 중에서, NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 소거 가능 프로그램 가능한 메모리 ROM(EEPROM), 소거 가능 프로그램 가능한 ROM(EPROM) 및 상 변화 랜덤 액세스 메모리(PCRAM), 3차원 교차점 메모리(예컨대, 3D XPoint), 저항성 랜덤 액세스 메모리(RRAM), 강유전성 랜덤 액세스 메모리(FeRAM), 자기 저항 랜덤 액세스 메모리(MRAM)와 같은 저항 가변 메모리, 및 프로그래밍 가능한 전도성 메모리 등 다양한 유형의 메모리를 포함할 수 있다.
메모리는 블록, 서브 블록, 스트링 등과 같은 메모리 셀의 그룹을 포함할 수 있는 메모리 어레이를 포함할 수 있다. 일부 예에서, 메모리 어레이는 3차원 NAND 메모리 어레이와 같은 3차원 메모리 어레이로서 지칭될 수 있는 적층형 메모리 어레이일 수 있다. 예를 들어, 적층형 메모리 어레이의 공통의 위치(예를 들어, 공통의 수직 레벨)에 있는 메모리 셀은 때때로 메모리 셀의 계층으로서 지칭될 수 있는 일정 레벨의 메모리 셀을 형성할 수 있다. 각각의 레벨에 있는 메모리 셀은 각각의 레벨에 있는 워드 라인과 같은 각각의 공통의 평가 라인에 공통으로 결합될 수 있다. 일부 예에서, 각각의 레벨에 있는 각각의 액세스 라인은 계단 구조의 계단을 형성할 수 있다. 상이한 레벨로부터의 메모리 셀은 소스에 결합된 선택 트랜지스터와 비트 라인과 같은 데이터 라인에 결합된 선택 트랜지스터 사이에 직렬 결합된 메모리 셀의 스트링(예를 들어, NAND 스트링)을 형성하기 위해 직렬로 결합될 수 있다.
도 1은 본 개시내용의 다수의 실시형태에 따른 장치를 도시한다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부를 도시한다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리의 일부를 도시한다.
도 4a는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부의 평면도이다.
도 4b 내지 도 4d는 본 개시내용의 다수의 실시형태에 따른 도 4a와 관련된 다양한 단면도이다.
도 5a 내지 도 5c는 본 개시내용의 다수의 실시형태에 따른 메모리를 형성하는 것과 관련된 특정 처리 단계에 대응하는 다양한 도면이다.
도 6a 내지 도 6i는 본 개시내용의 다수의 실시형태에 따른 메모리를 형성하는 것과 관련된 특정 처리 단계에 대응하는 다양한 도면이다.
도 7a는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부의 평면도이다.
도 7b는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부의 평면도이다.
도 7c는 도 7a 및 도 7b의 선 7C-7C를 따라서 본 단면도이다.
도 8a는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부의 평면도이다.
도 8b 및 도 8c는 본 개시내용의 다수의 실시형태에 따른 도 8a와 관련된 다양한 단면도이다.
도 9는 본 개시내용의 다수의 실시형태에 따른 메모리의 일부의 단면도이다.
도 10은 본 개시내용의 다수의 실시형태에 따른 장치의 블록도이다.
스트링 드라이버와 같은 드라이버는 액세스 라인에 결합된 메모리 셀에 액세스하도록(예를 들어, 프로그래밍하도록) 적층형 어레이의 특정 레벨에 있는 액세스 라인에 프로그래밍 신호(예를 들어, 프로그래밍 전압)와 같은 액세스 신호를 선택적으로 공급하도록 사용될 수 있다. 메모리 어레이에서의 각각의 액세스 라인에 결합된 각각의 스트링 드라이버가 있을 수 있다. 예를 들어, 각각의 스트링 드라이버는 각각의 액세스 라인에 대응하는 각각의 계단에 결합될 수 있다. 이러한 드라이버는 때때로 액세스 라인(예를 들어, 워드 라인) 드라이버로서 지칭될 수 있다는 점에 유의한다. 현재의 다양한 접근 방식은 적층형 드라이버 아래의 어레이의 각각의 레벨을 위해 각각의 스트링 드라이버가 있도록 어레이 아래에 각각의 스트링 드라이버를 배치한다.
고용량 메모리에 대한 수요를 충족시키기 위해, 설계자는 메모리 밀도(예를 들어, 집적 회로 다이의 주어진 베이스 면적에 있는 메모리 셀의 수)를 증가시키기 위해 계속 노력하고 있다. 적층형 어레이에서 메모리 디바이스의 밀도를 증가시키는 한 가지 방법은 메모리 셀의 레벨 수, 그러므로 액세스 라인의 수와 스팅 드라이버 수를 증가시키는 것이다. 그러나, 집적 회로 다이의 베이스 면적(예를 들어, 풋프린트)을 증가시킴이 없이 증가된 수의 스트링 드라이버를 수용할 수 있는 적층형 메모리 어레이 아래에 충분한 공간이 없을 수 있다. 더욱이, 메모리 어레이 아래에 스트링 드라이버를 배치하는 것은 레벨의 수가 증가함에 따라서 적층형 어레이에서 더욱 복잡한 라우팅으로 이어질 수 있다.
본 개시내용은 메모리 어레이 위로 스트링 드라이버를 이동시키는 것에 의해 적층형 메모리 어레이 아래에서 증가된 수의 스트링 드라이버를 수용하는 문제를 해결한다. 각각의 드라이버는 각각의 액세스 라인에 결합된 전도성 영역을 가진 단결정 반도체를 가질 수 있다. 단결정 반도체는 전형적으로 폴리실리콘과 같은 다결정 반도체를 이용하는 이전의 접근 방식에 비해 드라이버에서의 저항과 드라이버에서의 전류 누설을 감소시키도록 작용할 수 있다. 예를 들어, 다결정 반도체를 사용하는 것과 관련된 보다 높은 저항 및 전류 누설은 드라이버의 성능, 그러므로 드라이버를 이용하는 메모리의 성능을 저하시킬 수 있다.
일부 예에서, 단결정 반도체는 다양한 증착 기술을 사용하는 것과 같이 유전체의 표면 상에 단결정 반도체를 형성하는 것을 피하는 전사 기술을 사용하여 형성되고, 이어서 메모리 어레이 위에 있는 유전체의 표면으로 전사된다. 예를 들어 유전체 상에 단결정 반도체를 형성하는 것은 어려울 수 있다.
도 1은 본 개시내용의 다수의 실시형태에 따른 메모리(100)(예를 들어, NAND 메모리)의 일부와 같은 장치의 일부를 도시한다. 메모리(100)는 적층형 NAND 메모리 어레이와 같은 적층형 메모리 어레이(106)를 포함할 수 있다. 어레이(106)는 메모리 셀 영역(101) 및 메모리 셀 영역(101)에 인접한 계단식 구조(103)를 포함할 수 있다.
어레이(106)는 도 1의 기준 프레임에서 z-방향(예를 들어, 수직 방향)으로 도체(104)와 교번하는 유전체(102)의 스택을 포함할 수 있다. 반도체 필라와 같은 반도체 구조(105)는 z-방향으로 메모리 셀 영역(101)에 있는 스택을 통과하고, 반도체(107)의 또는 그 안의 상부 표면에서 종료된다. 선택 트랜지스터(108)는 최상부 도체(104)에 대응하는 레벨에 있는 각각의 반도체 구조(105)에 인접할 수 있으며, 선택 트랜지스터(109)는 최하부 도체(104)에 대응하는 레벨에 있는 각각의 반도체 구조(105)에 인접할 수 있다.
메모리 셀(110)은 최상부 및 최하부 도체(104) 사이의 도체(104)들에 대응하는 레벨에 있는 각각의 반도체 구조(105)에 인접할 수 있다. 각각의 레벨에 있는 메모리 셀(110)은 각각의 레벨에 있는 도체(104)에 공통으로 결합된다. 예를 들어, 어레이(106)에서의 레벨에 있는 메모리 셀(110)은 메모리 셀의 계층과 같은 메모리 셀의 레벨로서 지칭될 수 있다. 상이한 레벨에 있는 반도체 구조(105)에 인접한 메모리 셀(110)은 메모리 셀의 NAND 스트링과 같은 직렬 결합된 메모리 셀의 스트링(예를 들어, 수직 스트링)을 형성하기 위해 직렬로 결합될 수 있다.
최상부 및 최하부 도체(104)는 각각 선택 트랜지스터(108 및 109)의 게이트를 형성하거나 또는 이에 결합되는 선택 라인(112)일 수 있다. 최상부 및 최하부 도체(104) 사이의 도체(104)는, 워드 라인으로서 지칭될 수 있고 메모리 셀(110)의 제어 게이트를 형성하거나 이에 결합되는 액세스 라인(114)일 수 있다. 각각의 레벨에 있는 메모리 셀(110)은 각각의 레벨에 있는 액세스 라인(114)에 공통으로 결합된다는 점에 유의한다.
계단 구조(103)는 인접한 유전체(102) 위의 각각의 선택 라인(112)의 일부를 각각 포함할 수 있는 최상부 및 최하부 계단(116)을 포함한다. 각각의 접점(118)은 각각의 계단(116)의 각각의 선택 라인(112)에 결합된다. 각각의 접점(118)(예를 들어, 수직 접점)은 각각의 라인(120)에 의해 활성화 회로에 결합된다. 데이터 라인(122)은 데이터 라인 접점(124)에 의해 반도체 구조(105)에 결합된다.
일부 예에서, 계단 구조(103)는 인접한 유전체(102) 위의 각각의 액세스 라인(114)의 일부를 각각 포함할 수 있는 최상부 및 최하부 계단(116) 사이의 계단(127-1 내지 127-N)을 포함한다. 각각의 접점(129)(예를 들어, 수직 접점)은 각각의 계단(127)의 각각의 액세스 라인(114)에 결합된다. 예를 들어, 액세스 라인(114)과 같은 액세스 라인을 포함하는 계단(127)과 같은 계단은 액세스 라인 계단으로서 지칭될 수 있다.
일부 예에서, 각각의 접점(129)은, 전계 효과 트랜지스터(FET)일 수 있고 계단 구조(103), 그러므로 어레이(106) 위에(예를 들어, 위로) 있는 각각의 스트링 드라이버(140)에 결합된다. 각각의 스트링 드라이버(140)는 본 명세서에서 개시된 다양한 스트링 드라이버일 수 있다. 스트링 드라이버는 액세스 라인에 공통으로 결합된 메모리 셀(110)에 액세스하기 위해 액세스 신호에 액세스 라인(114)을 선택적으로 결합하도록 구성될 수 있다. 예를 들어, 액세스 신호는 메모리 셀(110)을 프로그래밍하기 위한 프로그래밍 전압과 같은 프로그래밍 신호일 수 있다.
각각의 스트링 드라이버(140)는 계단 구조(103), 그러므로 어레이(106) 위에(예를 들어, 위로) 있는 각각의 단결정 반도체(130)(예를 들어, 단결정 실리콘(Si), 단결정 실리콘 게르마늄(SiGe), 단결정 게르마늄(Ge) 등의)를 포함할 수 있다. 예를 들어, 위는 계단 구조(103), 그러므로 어레이(106)일 수 있고, 스트링 드라이버(140)와 반도체(107) 사이에 있을 수 있다. 각각의 스트링 드라이버(140)는 각각의 단결정 반도체(130) 위에 형성되어 이와 결합되는 게이트(도 1에 도시되지 않음)를 포함할 수 있다. 각각의 접점(129)은 각각의 단결정 반도체(130)에 형성될 수 있는 소스/드레인과 같은 전도성 영역(도 1에 도시되지 않음)에 결합될 수 있다. 일부 예에서, 각각의 단결정 반도체(130)는 각각의 계단(127) 바로 위에 있을(예를 들어, 수직으로 위에 있고 수평으로 이와 정렬될) 수 있고, 메모리 셀 영역(101) 및 계단 구조(103) 위에 형성될 수 있는 유전체(도 1에 도시되지 않음) 위에 형성될 수 있다.
단결정 반도체(130)는 도 1의 기준 프레임에서 x-방향으로 분포되고 y-방향으로 연장된다는 점에 유의한다. 일부 예에서, 게이트는 x-방향으로 연장될 수 있고, x-방향으로 분포된 단결정 반도체(130)에 공통으로 결합될 수 있다.
본 명세서에서 더 논의된 바와 같이, 각각의 단결정 반도체(130)는 스트링 드라이버가 어레이 위에 있도록 적어도 하나의 스트링 드라이버의 일부를 형성할 수 있다. 예를 들어, 스트링 드라이버는 각각의 단결정 반도체(130) 위에 형성된 제어 게이트(도 1에 도시되지 않음)를 포함할 수 있다. 스트링 드라이버는 액세스 라인에 공통으로 결합된 메모리 셀(110)에 액세스하기 위해 액세스 신호에 액세스 라인(114)을 선택적으로 결합하도록 구성될 수 있다. 예를 들어, 액세스 신호는 메모리 셀(110)을 프로그래밍하기 위한 프로그래밍 전압과 같은 프로그래밍 신호일 수 있다.
다른 예에서, 각각의 단결정 반도체(130)는 각각의 계단(127)에 결합된 각각의 라인이 있을 수 있도록 각각의 접점(129)에 결합될 수 있는 라인(120)(도 1에 도시되지 않음)과 같은 각각의 라인으로 대체될 수 있다. 각각의 계단(127)에 결합된 각각의 라인은 메모리 셀 영역(101)(도 1에 도시되지 않음) 바로 위에 형성될 수 있는 각각의 스트링 드라이버에 결합될 수 있다. 예를 들어, 스트링 드라이버는 데이터 라인(122) 위에 형성되었을 수 있다.
어레이(106)는 때때로 서브 블록으로서 지칭될 수 있는 메모리 셀(110)의 블록(135)으로 분할될 수 있다. 예를 들어, 메모리 셀의 블록은 통상적으로 소거되는 메모리 셀의 그룹을 지칭할 수 있다. 유전체(도 1에 도시되지 않음)는 블록(135)들을 서로 전기적으로 절연시키기 위해 개구(137)에 형성될 수 있다. 블록(135)은 도 1의 기준 프레임에서 y-방향으로 분포된다는 점에 유의한다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리(100)일 수 있는 메모리(200)의 일부를 도시한다. 메모리(200)는 어레이(106)일 수 있는 적층형 메모리 어레이(206) 위에 있는 스트링 드라이버(240)를 포함할 수 있다. 어레이(206)는 반도체(207) 위에 있을 수 있는 논리 회로(242) 위에 있을 수 있다. 예를 들어, 스트링 드라이버(240)는 본 명세서에서 개시된 다양한 스트링 드라이버일 수 있다. 일부 예에서, 메모리(200)의 동작을 용이하게 할 수 있는 어레이(206) 아래(예를 들어, 반도체(207) 아래)에 추가적인 논리 회로가 있을 수 있다.
스트링 드라이버(240)는 스트링 드라이버(240)가 약 30 볼트에서 동작하였을 수 있기 때문에 고전압 스트링 드라이버로서 지칭될 수 있는데 반하여, 논리 회로(242)는 약 3 볼트에서 동작하였을 수 있기 때문에 논리 회로(242)는 저전압 논리 회로로서 지칭될 수 있다. 일부 예에서, 스트링 드라이버(240)는 단결정 반도체(130)와 같은 단결정 반도체를 포함할 수 있다. 논리 회로(242)는 스트링 드라이버(240)를 활성화하기 위해 스트링 드라이버(240)의 게이트에 결합될 수 있다. 일부 예에서, 논리 회로(242)는 상보적 금속-산화물-반도체(CMOS) 회로를 포함할 수 있다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리(100)일 수 있는 메모리(300)의 일부를 도시한다. 메모리(300)는 어레이(106)일 수 있는 적층형 메모리 어레이(306) 위에 있는 고전압 스트링 드라이버와 같은 스트링 드라이버(340)를 포함할 수 있다. 일부 예에서, 스트링 드라이버(340)는 단결정 반도체(130)와 같은 단결정 반도체를 포함할 수 있다. 저전압 CMOS 회로와 같은 논리 회로(342)는 스트링 드라이버(340)와 동일한 레벨에 있을 수 있고, 메모리 어레이(306) 위에 있을 수 있다. 논리 회로(342)는 스트링 드라이버(340)를 활성화하기 위해 스트링 드라이버(340)의 제어 게이트에 결합될 수 있다.
도 4a는 본 개시내용의 다수의 실시형태에 따른, 본 명세서에서 설명된 다양한 메모리일 수 있는 메모리(400)의 일부의 평면도이다. 도 4b 내지 도 4d는 본 개시내용의 다수의 실시형태에 따른 도 4a와 관련된 다양한 단면도이다. 도 4b는 도 4a에서의 선 4B-4B를 따라서 본 y-z 평면에서의 단면도이며; 도 4c는 도 4a에서의 선 4C-4C를 따라서 본 x-z 평면에서의 단면도이며; 도 4d는 도 4a에서의 선 4D-4D를 따라서 본 x-z 평면에서의 단면도이다.
도 4a에서, 메모리 셀 영역(401)에서의 블록(435-1 및 435-2)은 각각의 계단 구조(403-1 및 403-2)에 대응한다. 예를 들어, 블록(435-1 및 435-2)은 각각 계단 구조(403-1 및 403-2)에 결합될 수 있다. 계단 구조(403-1 및 403-2)는 도 4c 및 도 4d에 도시된 바와 같이 액세스 라인(414-(N-2) 내지 414-N)을 각각 포함하는 계단(427-(N-2) 내지 427-N)을 각각 포함한다. 각각의 액세스 라인(414-(N-2) 내지 414-N)은 각각의 유전체(402) 위에 있다. 각각의 액세스 라인(414-(N-2) 내지 414-N)은 각각의 블록(435)에 있는 메모리 셀의 각각의 레벨에 공통으로 결합된다.
스트링 드라이버(440-(N-2) 내지 440-N)는 계단 구조(403-1 및 403-2) 바로 위에 있을 수 있으며, 계단 구조(403-2)에 대해 도 4d에 도시된 바와 같이 각각의 계단 구조(403-1 및 403-2)의 계단(427-(N-2) 내지 427-N) 바로 위에 있을 수 있다. 각각의 스트링 드라이버(440-(N-2) 내지 440-N)는 단결정 반도체를 포함할 수 있다. 예를 들어, 스트링 드라이버(440-(N-2) 내지 440-N)는 각각 단결정 반도체(430-(N-2) 내지 430-N)의 일부를 포함할 수 있다.
각각의 스트링 드라이버(440)는 그 각각의 단결정 반도체(430)에서, 각각의 계단(427)의 각각의 액세스 라인(414)에 결합된, 각각의 소스/드레인(444)과 같은 각각의 전도성 영역을 포함할 수 있다. 예를 들어, 도 4c에 도시된 바와 같이, 스트링 드라이버(440-(N-2) 내지 440-N)의 단결정 반도체(430)-(N-2) 내지 430-N)은 액세스 라인(414-(N-2) 내지 414-N)에 결합된 소스/드레인(444-(N-2) 내지 444-N)을 각각 포함한다.
각각의 스트링 드라이버(440)는 그 각각의 단결정 반도체(430)에서, 각각의 스트링 드라이버(440)를 활성화하는 것에 응답하여 각각의 액세스 라인에 선택적으로 결합될 수 있는 액세스 신호를 수신하도록 결합될 수 있는 각각의 소스/드레인(445)을 포함할 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 소스/드레인(445)은 인접한 스트링 드라이버(440-N)와 같은 인접한 스트링 드라이버에 공통일 수 있다. 이와 같이, 인접한 스트링 드라이버는 소스/드레인(445)을 공유할 수 있다. 소스/드레인(445)은 계단 구조(403-1 및 403-2), 그러므로 블록(435-1 및 435-2) 사이에 있을 수 있다는 점에 유의한다. 일부 예에서, 스트링 드라이버(440)는 전계 효과 트랜지스터(FET)일 수 있다.
도 4a, 도 4b, 및 도 4d에 도시된 바와 같이, 각각의 스트링 드라이버(440)는 공통 게이트(447)의 일부를 포함할 수 있다. 예를 들어, 각각의 블록(435-1 및 435-2)의 스트링 드라이버(440-(N-2) 내지 440-N)은 각각의 게이트(447)에 공통으로 결합될 수 있다. 도 4b 및 도 4d에 도시된 바와 같이, 각각의 게이트(446)의 부분은 단결정 반도체(430-(N-2) 내지 430-N) 위에 있고(예를 들어, 이와 직접 물리적으로 접촉하여) 이에 공통인 각각의 게이트 유전체(448)(예를 들어, 게이트 산화물)에 인접할(예를 들어, 위에 있을) 수 있다. 예를 들어, 게이트(447)는 게이트 유전체(448)에(예를 들어, 직접적인 물리적 접촉에 의해) 결합될 수 있다.
각각의 스트링 드라이버(440)는 스트링 드라이버(440-N), 단결정 반도체(430-N) 및 소스/드레인(444-N 및 445)에 대해 도 4b에 도시된 바와 같이 소스/드레인(444 및 445) 사이의 그 각각의 단결정 반도체(430)에 있는 채널 영역(449)을 포함할 수 있다. 게이트 유전체(448)는 채널 영역(449) 위에 있을 수 있다(예를 들어, 그리고 이와 직접 물리적으로 접촉할 수 있다). 스트링 드라이버(440)를 활성화하는 것에 응답하여 전도성 채널이 채널 영역(449)에서 형성될 수 있다.
소스/드레인(444 및 445)은 N+ 전도도 레벨을 가지도록 전도성으로 도핑될 수 있다. 일부 예에서, 각각의 단결정 반도체(430)의 부분(450)이 채널 영역(449)과 도 4b에서의 소스/드레인(444-N)과 같은 소스/드레인(444) 사이에 있다. 전도성 영역(451)(예를 들어, N- 전도성 주입 물질)은 N+ 전도도 레벨보다 낮은 전도도 레벨을 갖는 N- 전도도 레벨을 가지도록 부분을 도핑하는 것에 의해 채널 영역(449)과 소스/드레인(445) 사이의 각각의 단결정 반도체(430)의 부분에서 형성될 수 있다.
단결정 반도체(430-(N-2) 내지 430-N)는 계단 구조(403-1 및 403-2) 바로 위에 있고, 계단 구조(403-2)에 대해 도 4d에 도시된 바와 같이, 각각 계단 구조(403-1 및 403-2)의 계단(427-(N-2) 내지 427-N) 바로 위에 있다. 산화물, 질화물 등일 수 있는 유전체(456)는 도 4b 내지 도 4d에 도시된 바와 같이 각각의 계단 구조(403-1 및 403-2)에 인접하여(예를 들어, 위에) 형성될 수 있다. 이어서, 산화물, 질화물 등일 수 있는 유전체(458)는 유전체(456) 위에 형성될 수 있다. 이와 같이, 유전체(458)는 도 4b 내지 도 4d에 도시된 바와 같이 계단 구조(403-1 및 403-2) 바로 위에 있을 수 있다. 일부 예에서, 유전체(458)는 메모리 셀 영역(401)(도 4a 내지 도 4d에는 도시되지 않음) 위에서 연장될 수 있다. 예를 들어, 유전체(458)는 도 1의 데이터 라인(122) 위에 있을 수 있다(도 1에 도시되지 않음).
단결정 반도체(430-(N-2) 내지 430-N)는 유전체(458) 위에 있고 이에 부착된다. 예를 들어, 단결정 반도체(430-(N-2) 내지 430-N)는 단결정 반도체(430-(N-2) 내지 430-N)가 유전체(458) 위에 있도록 유전체(458)의 상부 표면과 직접 물리적으로 접촉하여 접착될 수 있다. 게이트 유전체(448)는 게이트 유전체(448)가 단결정 반도체(430-(N-2) 내지 430-N)에 공통으로 결합되도록 도 4b 내지 도 4d에 도시된 바와 같이 단결정 반도체(430-(N-2) 내지 430-N) 위에 형성된다. 예를 들어, 게이트 유전체(448)는 각각의 단결정 반도체(430-(N-2) 내지 430-N)와 직접 물리적으로 접촉할 수 있다. 게이트 유전체(448)는 각각의 단결정 반도체(430-(N-2) 내지 430-N)의 상부 표면과 측면에 인접하도록 각각의 단결정 반도체(430-(N-2) 내지 430-N)의 일부 주위를 감쌀 수 있다.
게이트(447)는 도 4b 및 도 4d에 도시된 바와 같이 게이트 유전체(448)에 인접할 수 있다. 게이트(447)는 게이트 유전체(448)를 통해 각각의 단결정 반도체(430-(N-2) 내지 430-N)에 공통으로 결합된다. 일부 예에서, 게이트(447)는 공통으로 결합된 스트링 드라이버(440)를 활성화하도록 활성화 신호와 같은 제어 신호를 수신하기 위해 논리 회로(242 또는 342)와 같은 논리 회로에 결합될 수 있다.
각각의 접점(460)은 각각의 소스/드레인(445)의 상부 표면과 같이 각각의 소스/드레인(445)에 결합될 수 있다. 이와 같이, 접점(460)은 계단 구조(403-1 및 403-2)의 계단들, 그러므로 블록(435-1 및 435-2) 사이에 있을 수 있다. 일부 예에서, 접점(460)은 액세스 신호를 수신하도록 결합될 수 있다.
각각의 (예를 들어, 수직) 접점(464)은 도 4b 및 도 4c에서의 각각의 소스/드레인(444-(N-2) 내지 444-N)과 같은 각각의 소스/드레인(444)을 통해 형성될 수 있다. 예를 들어, 각각의 접점(464)은 유전체(458)의 일부를 통과할 수 있고, 유전체(456)의 상부 표면 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 형성된 각각의 전도성 오프셋(466)과 같은 각각의 도체에 결합될 수 있다(예를 들어, 직접 물리적인 접촉에 의해).
각각의 전도성 플러그(468)와 같은 각각의 도체는 각각의 전도성 오프셋(466)을 각각의 액세스 라인(414-(N-2) 내지 414-N)에 결합할 수 있다. 예를 들어, 각각의 (예를 들어, 수직) 전도성 플러그(468)는 각각의 액세스 라인(414) 및 각각의 전도성 오프셋(466)에 결합될 수 있고(예를 들어, 직접 물리적인 접촉에 의해), 유전체(456)를 통과할 수 있다.
각각의 전도성 오프셋(466)은 각각의 접점(464)으로부터 각각의 전도성 플러그(468)까지 유전체(456)의 상부 표면 위에서 z-방향에 대해 측 방향으로(예를 들어, x-방향으로) 연장될 수 있는 측 방향 오프셋일 수 있어서, 각각의 접점(464)은 각각의 전도성 플러그(468)로부터 측 방향으로 오프셋될 수 있다. 일부 예에서, 각각의 접점(464), 각각의 전도성 오프셋(466), 및 각각의 전도성 플러그(468)는 각각의 소스/드레인(444)을 각각의 액세스 라인(414), 그러므로 각각의 계단(427)에 결합하는 각각의 도체로서 일괄적으로 지칭될 수 있다.
도 5a 내지 도 5c는 본 개시내용의 다수의 실시형태에 따른 메모리를 형성하는 것과 관련된 특정 처리 단계에 대응하는 다양한 도면이다. 일부 예에서, 도 5a 내지 도 5c와 함께 설명된 처리는 단결정 실리콘과 같은 단결정 반도체가 형성되고 이어서 유전체의 표면으로 전사될 수 있는 전사 기술로서 지칭될 수 있다. 예를 들어, (예를 들어, 다양한 증착 기술 사용하여) 유전체와 접촉하여 단결정 반도체를 형성하는 것이 어려울 수 있다.
도 5a에서, 수소(H2)는 단결정 벌크 반도체(530)에서 수소 주입 물질(570)을 형성하기 위해 단결정 반도체(530)에 주입된다. 도 5b에서, 수소 주입 물질(570)을 포함하는 단결정 벌크 반도체(530)는 계단 구조(103, 403-1 또는 403-2)일 수 있는 계단 구조(503) 위에 형성된, 유전체(458)일 수 있는 유전체(558)에 결합된다(예를 들어, 부착된다). 예를 들어, 단결정 벌크 반도체(530)는 반전되고, 이어서 유전체(558)의 상부 표면과 직접적인 물리적 접촉으로 단결정 벌크 반도체(530)를 접착하는 것에 의해 유전체(558)에 부착될 수 있다.
단결정 벌크 반도체(530)가 유전체(558)에 접착된 후에, 도 5b에서의 구조는 수소를 제거하고 제거된 수소의 부위에 비교적 취약한(예를 들어, 취성) 영역을 생성하기 위해 어닐링된다(예를 들어, 약 400℃에서). 도 5c에서, 단결정 벌크 반도체(530)는 취성 영역에서 절단되어, 단결정 벌크 반도체(530)의 일부를 유전체(530)에 접착된 채로 남긴다. 단결정 반도체를 유전체와 접촉하여 형성하는 것이 어려울 수 있으며, 예를 들어, 이러한 이유 때문에, 단결정 반도체(530)가 형성되고, 이어서 도 5a 내지 도 5c에 설명된 공정에 따라서 유전체(558)에 접착된다는 점에 유의한다.
도 6a 내지 도 6i는 본 개시내용의 다수의 실시형태에 따른 메모리를 형성하는 것과 관련된 특정 처리 단계에 대응하는 다양한 도면이다. 도 6a는 특정 처리 단계에 대응하는 x-z 평면 또는 y-z 평면에서의 단면도일 수 있다. 일부 예에서, 처리 단계는 다수의 서브 단계를 가질 수 있는 다수의 단계를 포함할 수 있다.
도 6a에서, 본 명세서에서 개시된 다양한 메모리 어레이일 수 있는 적층형 메모리 어레이(606)가 형성된다. 유전체(458 또는 558)일 수 있는 유전체(658)는 메모리 어레이(606) 위에 형성될 수 있다. 단결정 반도체(530)일 수 있는 단결정 반도체(629)(예를 들어, 단결정 실리콘)는 유전체(658)의 상부 표면에 부착될 수 있어서(예를 들어, 도 5a 내지 도 5c와 함께 이전에 설명된 바와 같이), 단결정 반도체(629)는 (예를 들어, 직접 물리적으로 접촉하여) 유전체(658)의 상부 표면 위에 있다. 예를 들어, 단결정 반도체(629)는 형성되고, 이어서 상부 표면 유전체(658) 상에 단결정 반도체(629)를 형성하는 것과 관련된 어려움을 피하기 위해 도 5a 내지 도 5c와 함께 설명된 전사 기술을 사용하여 상부 표면 유전체(658)로 전사될 수 있다.
도 6b는 도 6a에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는 x-z 평면에서의 단면도이다. 예를 들어, 마스크(예를 들어, 포토레지스트)는 도 6a에서 반도체(629) 위에 형성될 수 있고, 제거를 위해 반도체(629)의 부분을 노출시키도록 패턴화될 수 있다. 상기 부분은 (예를 들어, 에칭에 의해) 후속적으로 제거될 수 있으며, 각각 단결정 반도체(430-(N-2) 내지 430-N)일 수 있는 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)를 형성하기 위해 유전체(658)의 상부 표면에서 정지할 수 있다.
도 6c는 도 6b에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는 x-z 평면에서의 단면도이다. 도 6d는 도 6c의 특정 처리 단계에 대응하는, 도 6c에서의 선 D-D 중 임의의 하나를 따라서 본 y-z 평면에서의 단면도이다. 이와 같이, 도면 부호 630은 일반적으로 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)의 각각 또는 임의의 것을 지칭하기 위해 y-z 평면에서의 도 6d 및 후속 도면에서 사용될 수 있다. 예를 들어, 도 6c 및 도 6d의 구조는 동시에 형성될 수 있다.
도 6c 및 도 6d에서, 게이트 유전체(448)일 수 있는 게이트 유전체(648)와 같은 유전체가 도 6c 및 도 6d의 구조 위에 동시에 형성된다. 예를 들어, 게이트 유전체(648)는 각각의 단결정 반도체 세그먼트(630-(N-2) 내지 630-N) 위에 형성될 수 있고, 각각의 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)의 상부 표면 및 측면에 인접하도록 각각의 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)의 일부 주위를 감쌀 수 있다.
이어서, 폴리실리콘과 같은 도체(672)는 도체(672)가 각각의 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)의 일부 주위를 감싸도록 도 6c 및 도 6d에서의 게이트 유전체(648) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 동시에 형성된다. 예를 들어, 도체(672)는 반도체 세그먼트(630-(N-2) 내지 630-N)의 상부 표면 및 측면에 인접한 게이트 유전체(648)의 상부 표면 및 측면에 인접할 수 있다.
이어서, 금속과 같은 도체(673)는 도체(673)가 각각의 단결정 세그먼트(630-(N-2) 내지 630-N)의 일부 주위를 감싸도록 도 6c 및 도 6d에서의 도체(672) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 동시에 형성된다. 예를 들어, 도체(673)는 게이트 유전체(648)의 상부 표면 및 측면에 인접한 도체(672)의 상부 표면 및 측면에 인접할 수 있다. 일부 예에서, 도체(672) 및 도체(673)는 게이트(447)일 수 있는 게이트(647)를 일괄적으로 형성할 수 있다.
유전체(658)와 상이할 수 있는 유전체(674)는 유전체(674)가 각각의 반도체 세그먼트(630-(N-2) 내지 630-N)의 일부 주위를 둘러싸도록 도 6c 및 도 6d에서의 도체(673) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 동시에 형성된다. 예를 들어, 유전체(674)는 게이트 도체(673)의 상부 표면 및 측면에 인접한 도체(673)의 상부 표면 및 측면에 인접할 수 있다. 일부 예에서, 유전체(674)는 유전체(658)가 산화물일 때 질화물일 수 있고 유전체(658)가 질화물일 때 산화물일 수 있다.
도 6e는 도 6c 및 도 6d에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는, 도 6c에서의 선 D-D 중 임의의 선을 따라서 본 y-z 평면에서의 단면도이다. 예를 들어, 마스크(예를 들어, 포토레지스트)는 도 6d에서 유전체(674) 위에 형성되고, 제거를 위해 유전체(674), 도체(673) 및 도체(672)의 일부를 노출시키도록 패턴화될 수 있다. 유전체(674), 도체(673) 및 도체(672)의 부분들은 (예를 들어, 에칭에 의해) 후속적으로 제거될 수 있고, 단결정 반도체 세그먼트(630) 위에 게이트 유전체(648)의 일부를 남기도록 게이트 유전체(648)에서 정지할 수 있다.
제거 공정은 게이트 유전체(648), 게이트 유전체(648) 위의 도체(672), 도체(672) 위의 도체(673), 및 도체(673) 위의 유전체(674)를 포함하는 스택(675)을 단결정 반도체 세그먼트(630) 위에 형성한다. 이어서, 유전체 스페이서(677)는 스택(677)의 (예를 들어, 수직) 측면 상에 형성된다. 예를 들어, 유전체 스페이서(677)는 유전체(674), 도체(673) 및 도체(672)의 (예를 들어, 수직) 측면들, 및 게이트 유전체(648)의 일부에 형성될 수 있다. 일부 예에서, 유전체 스페이서(677)는 유전체(674)와 동일한 유전체일 수 있다. 스페이서(677)는 후속 처리 단계에서 단결정 반도체 세그먼트(630)에서 자기 정렬된 전도성 주입 물질의 형성을 용이하게 할 수 있다.
도 6f는 도 6e에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는, 도 6c에서의 선 D-D 중 임의의 선을 따라서 본 y-z 평면에서의 단면도이다. 도 6f에서, 유전체(674) 및 유전체 스페이서(677)는 스택(675)을 보호하는 마스크로서 작용하는 반면에, 보호되지 않는 게이트 유전체(648)의 부분은 단결정 반도체 세그먼트(630)로부터 제거된다. 이어서, 전도성 영역(451)일 수 있는 전도성 영역(651)(예를 들어, N- 전도성 주입 물질)은 단결정 반도체 세그먼트(630)에 주입된다. 예를 들어, 전도성 영역(651)은 스페이서(677)의 결과로서 자기 정렬될 수 있다.
도 6g는 도 6f에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는, 도 6c에서의 선 D-D 중 임의의 선을 따라서 본 y-z 평면에서의 단면도이다. 도 6g에서, (예를 들어, 포토레지스트의) 마스크 소자(679)는 스택(675), 및 전도성 영역(651)의 부분 위에 형성된다. 이어서, 소스/드레인(444) 및 소스/드레인(445)일 수 있는 소스/드레인(644) 및 소스/드레인(645)(예를 들어, N+ 소스/드레인)은 마스크 소자(679)에 의해 덮이지 않은 전도성 영역(651)의 부분에 주입되고, 마스크 소자(679)에 의해 덮이지 않은 전도성 영역(651)의 부분 아래에 있는 단결정 반도체 세그먼트(630)의 부분 내로 연장된다. 채널 영역(449)일 수 있는 채널 영역(649)은 마스크 소자에 의해 덮인 전도성 영역(651)의 부분들 사이, 그러므로 소스/드레인(644)과 소스/드레인(645) 사이에 있을 수 있다.
스트링 드라이버(440)일 수 있는 도 6g에서의 인접한 스트링 드라이버(640)는, 각각의 소스/드레인(644) 및 공유된 소스/드레인(645)을 포함하는 단결정 반도체 세그먼트(630)의 각각의 부분, 및 각각의 채널 영역(649) 바로 위에 있는 스택(675)을 포함할 수 있다. 각각의 스트링 드라이버(640)는 각각의 채널(649)과 각각의 소스/드레인(644) 사이의 각각의 전도성 영역(651), 및 각각의 채널(649)과 소스/드레인(645) 사이의 각각의 전도성 영역(651)을 포함할 수 있다.
도 6h는 도 6g에 대응하는 처리 단계 이후의 특정 처리 단계에 대응하는 x-z 평면에서의 단면도이다. 도 6i는 도 6h의 특정 처리 단계에 대응하는, 도 6h의 선 I-I 중 임의의 선을 따라서 본 y-z 평면에서의 단면도이다. 이와 같이, 도면 부호 630는 일반적으로 단결정 반도체 세그먼트(630-(N-2) 내지 630-N)의 각각 또는 임의의 것을 지칭하기 위해 도 6i에서 사용될 수 있다. 예를 들어, 도 6h 및 도 6i의 구조는 동시에 형성될 수 있다.
스핀-온 유전체와 같은 유전체(681)는 도 6h에서의 유전체(674) 위에, 그리고 도 6i에서의 스트링 드라이버(640) 위에 동시에 형성될 수 있다. 유전체(681)의 일부는 예를 들어 화학적 기계적 평탄화(CMP)에 의해 후속적으로 제거될 수 있어서, 상부 표면 유전체(681)는 유전체(674)의 최상부 표면과 동일 평면이다.
이어서, 에틸 실리케이트(TEOS), 산화물 등과 같은 유전체(683)는 상부 표면 유전체(681) 및 유전체(674)의 최상부 표면 위에 형성될 수 있다. 마스크(도시되지 않음)는 유전체(683) 위에 형성되고, 제거를 위해 유전체(683) 및 유전체(681)의 부분을 노출시키도록 패턴화된다. 상기 부분은 도체(673) 및 소스/드레인(645)에서 또는 그 안에서 정지될 수 있는 개구를 형성하기 위해 (예를 들어, 에칭에 의해) 후속적으로 제거될 수 있다.
접점(460)일 수 있는 전도성 접점(660)은 접점(660)이 소스/드레인(645)과 직접 물리적으로 접촉되도록 소스/드레인(645)에서 또는 그 안에서 정지할 수 있는 개구에 형성될 수 있다. 전도성 접점(684)은 접점(684)이 도체(673)와 직접 물리적으로 접촉되도록 도체(673)에서 또는 그 안에서 정지될 수 있는 개구에 형성될 수 있다. 이어서, 전도성 라인(685 및 686)은 각각 접점(660 및 684)과 직접 물리적으로 접촉되도록 유전체(683) 위에 형성될 수 있다. 전도성 라인(685)은 소스/드레인(645)을 통해 스트링 드라이버(640)에 액세스 신호를 공급하도록 구성된 회로에 결합될 수 있다. 전도성 라인(686)은 이에 공통으로 결합되는 스트링 드라이버(640)를 활성화하기 위해 도체(673), 그러므로 게이트(647)에 제어 신호를 공급하도록 구성된 논리 회로(242 또는 342)와 같은 논리 회로에 결합될 수 있다.
일부 예에서, 소스/드레인(644)은 도 4b 및 도 4c와 함께 이전에 설명된 바와 같이 각각의 계단 구조의 계단의 액세스 라인에 결합될 수 있다. 도 6h는 도 4d에 대응할 수 있고, 도 6i는 도 4b에 대응할 수 있다는 점에 유의한다.
도 7a는 본 개시내용의 다수의 실시형태에 따른 메모리(100)와 같은 본 명세서에 개시된 다양한 메모리일 수 있는 메모리(700A)의 일부의 평면도이다. 도 7b는 본 개시내용의 다수의 실시형태에 따른 본 명세서에 개시된 다양한 메모리일 수 있는 메모리(700B)의 일부의 평면도이다. 도 7c는 도 7a 및 도 7b의 선 7C-7C 중 임의의 것을 따라서 본 x-z 평면에서의 단면도이다.
메모리(700A 및 700B)는 각각 블록(435-1 및 435-2)의 계단 구조(403-1 및 403-2)와 같은 계단 구조 바로 위에 있을 수 있는 각각의 스트링 드라이버(740A 및 740B)를 포함한다. 스트링 드라이버(740A) 중 하나 또는 스트링 드라이버(700B) 중 하나는 계단 구조(403-1)와 같은 각각의 계단 구조의 계단 바로 위에 있고 이와 결합될 수 있으며, 스트링 드라이버(740A) 중 다른 하나 또는 스트링 드라이버(740B) 중 다른 하나는 계단 구조(403-2)와 같은 다른 각각의 계단 구조의 계단 바로 위에 있고 이와 결합될 수 있다.
스트링 드라이버(740A)는 단결정 반도체(430), 단결정 반도체(530), 또는 단결정 반도체 세그먼트(630)일 수 있는 단결정 반도체(730A)의 각각의 부분에 형성된 각각의 그룹 단결정 반도체 핀(monocrystalline semiconductor fin)(788A)(예를 들어, 단결정 실리콘 핀)을 각각 포함할 수 있다. 각각의 게이트(747)는 핀(788A)의 각각의 그룹 위에 있을 수 있다. 예를 들어, 각각의 게이트(747)에 의해 덮이는 단결정 반도체 핀(788A)의 각각의 그룹의 각각의 부분은 각각의 채널 영역(749)일 수 있다.
각각의 스트링 드라이버(740A)는, 소스/소스 드레인(444)과 유사할 수 있고 각각의 계단 구조의 계단에 결합될 수 있는 각각의 소스/드레인(744A)(예를 들어, N+ 소스/드레인)을 포함할 수 있다. 예를 들어, 각각의 접점(790)은 각각의 소스/드레인(744A)을 각각의 계단 구조의 계단에 결합할 수 있다. 각각의 접점(790)은 각각의 소스/드레인(744A) 아래에 있을 수 있다는 점에 유의한다.
소스/드레인(445)과 유사할 수 있고 각각의 스트링 드라이버(740A)에 공통일(예를 들어, 이에 의해 공유될) 수 있는 소스/드레인(745A)(예를 들어, N+ 소스/드레인)은 핀(788A)의 각각의 그룹 사이에 있을 수 있다. 접점(792)은 소스/드레인(745A)에 액세스 신호를 공급하도록 구성된 회로에 그러므로 각각의 스트링 드라이버(740A)의 활성화시에 각각의 스트링 드라이버(740A)에 결합된 각각의 계단에 소스/드레인(745A)을 결합할 수 있다. 접점(792)은 소스/드레인(745A) 위에 있을 수 있다는 점에 유의한다.
일부 예에서, 각각의 전도성 영역(793A)(예를 들어, N- 영역)은 각각의 게이트(747)와 각각의 소스/드레인(744A) 사이에 있을 수 있다. 예를 들어, 각각의 영역(793A)에서 핀(788A)의 부분을 포함하는 각각의 전도성 영역(793A)은 전도성으로(예를 들어, N- 전도도로) 도핑될 수 있다. 일부 예에서, 각각의 전도성 영역(794A)(예를 들어, N- 영역)은 각각의 게이트(747)와 소스/드레인(745A) 사이에 있을 수 있다. 예를 들어, 각각의 영역(794A)에서 핀(788A)의 부분을 포함하는 각각의 전도성 영역(794A)은 전도성으로(예를 들어, N- 전도도로) 도핑될 수 있다.
도 7b에서, 단결정 반도체 핀(788B)의 그룹은 단결정 반도체(430), 단결정 반도체(530) 또는 단결정 반도체 세그먼트(630)일 수 있는 단결정 반도체(730B)에 형성된다. 스트링 드라이버(740B)는 단결정 반도체 핀(788B)의 그룹의 각각의 부분을 각각 포함할 수 있다. 예를 들어, 단결정 반도체 핀(788B)의 그룹은 스트링 드라이버(740B)에 공통일 수 있다. 각각의 스트링 드라이버(740B)의 각각의 게이트(747)는 단결정 반도체 핀(788B)의 그룹의 각각의 부분 위에 있을 수 있다. 예를 들어, 각각의 게이트(747)에 의해 덮이는 단결정 반도체 핀(788B)의 각각의 부분은 각각의 채널 영역(749)일 수 있다.
각각의 스트링 드라이버(740B)는, 소스/소스 드레인(444)과 유사할 수 있고 각각의 계단 구조의 계단에 결합될 수 있는 각각의 소스/드레인(744B)(예를 들어, N+ 소스/드레인)을 포함할 수 있다. 예를 들어, 각각의 소스/드레인(744B)은 핀(788B)의 그룹의 각각의 부분이 전도성으로 도핑되도록(예를 들어, N+ 전도도로) 핀(788B)의 그룹의 각각의 부분을 포함할 수 있다. 각각의 접점(790)은 각각의 소스/드레인(744B)을 각각의 계단 구조의 계단에 결합할 수 있다. 각각의 접점(790)은 각각의 소스/드레인(744B) 아래에 있을 수 있다는 점에 유의한다.
소스/드레인(445)과 유사할 수 있고 각각의 스트링 드라이버(740B)에 공통일(예를 들어, 이에 의해 공유될) 수 있는 소스/드레인(745B)(예를 들어, N+ 소스/드레인)은 각각의 제어 게이트(746) 사이에 있을 수 있다. 접점(792)은 소스/드레인(745B)에 액세스 신호를 공급하도록 구성된 회로에, 그러므로 각각의 스트링 드라이버(740B)의 활성화시에 각각의 스트링 드라이버(740B)에 결합된 각각의 계단에 소스/드레인(745B)을 결합할 수 있다. 예를 들어, 소스/드레인(745B)은 핀(788B)의 그룹의 각각의 부분이 전도성으로 도핑되도록(예를 들어, N+ 전도도로) 핀(788B)의 그룹의 각각의 부분을 포함할 수 있다. 접점(792)은 소스/드레인(745A) 위에 있을 수 있다는 점에 유의한다.
일부 예에서, 각각의 전도성 영역(793B)(예를 들어, N- 영역)은 각각의 게이트(747)와 각각의 소스/드레인(744B) 사이에 있을 수 있다. 예를 들어, 각각의 영역(793B)에서 핀(788A)의 부분을 포함하는 각각의 전도성 영역(793B)은 전도성으로(예를 들어, N- 전도도로) 도핑될 수 있다. 일부 예에서, 각각의 전도성 영역(794B)(예를 들어, N- 영역)은 각각의 게이트(747)와 소스/드레인(745B) 사이에 있을 수 있다. 예를 들어, 각각의 영역(794B)에서 핀(788A)의 부분을 포함하는 각각의 전도성 영역(794B)은 전도성으로(예를 들어, N- 전도도로) 도핑될 수 있다.
도 7c에서, 도 7a 및 도 7b에서의 단결정 반도체(730A 및 730B) 및 핀(788A 및 788B)은 각각 일반적으로 단결정 반도체(730) 및 핀(788)으로서 지칭된다. 도 7c에서, 유전체(458) 또는 유전체(658)일 수 있는 유전체(758)는 본 명세서에 개시된 다양한 메모리 어레이일 수 있는 메모리 어레이(706) 위에 있을 수 있다. 예를 들어, 유전체(758)는 계단 구조(103, 403-1 또는 403-2)와 같은 계단 구조 바로 위에 있을 수 있고, 본 명세서에서 개시된 다양한 메모리 셀 영역일 수 있는 어레이(706)의 메모리 셀 영역 위로 연장될 수 있다.
산화물일 수 있는 유전체(796)는 유전체(758) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 형성될 수 있다. 단결정 반도체(730)는 유전체(796) 위에 있을 수 있으며, 그러므로 계단 구조 또는 메모리 셀 영역 바로 위에 있을 수 있다. 일부 예에서, 단결정 반도체(730)는 도 5a 내지 도 5c와 함께 이전에 설명된 바와 같이 유전체(796)의 상부 표면에 부착될 수 있다. 핀(788)은 단결정 반도체(730)로 형성될 수 있어서, 핀(788)은 유전체(796)의 상부 표면으로부터 연장된다.
게이트 유전체(448 또는 648)일 수 있는 각각의 게이트 유전체(748)는 각각의 핀(788)의 부분 주위에 형성될 수 있다. 예를 들어, 각각의 게이트 유전체(748)는 각각의 핀(788)과 직접 물리적으로 접촉할 수 있고, 각각의 핀(788)의 상부 및 측면에 인접할 수 있다. 게이트(747)는 게이트 유전체(748) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 형성될 수 있다.
게이트(747)는 각각의 게이트 유전체(748)의 상부 및 측면에 인접할 수 있다. 이것은 평면 게이트와 평면 단결정 반도체 사이의 용량성 결합 영역에 비해 게이트(747)와 핀(788) 사이의 용량성 결합 영역을 증가시킬 수 있다. 이와 같이, 동일한 용량성 결합 영역에 대해, 핀형 구조(finned structure)는 평면 구조보다 x-방향에서 보다 적은 공간을 차지할 수 있으며, 이에 의해 어레이(706) 위에 더욱 높은 스트링 드라이버 밀도(더욱 많은 스트링 드라이버)를 허용한다.
도 8a는 본 개시내용의 다수의 실시형태에 따른, 본 명세서에서 개시된 다양한 메모리일 수 있는 메모리(800)의 일부의 평면도이다. 도 8b 및 도 8c는 본 개시내용의 다수의 실시형태에 따른 도 8a와 관련된 다양한 단면도이다. 도 8b는 도 8a에서의 선 8B-8B를 따라서 본 x-z 평면에서의 단면도이다. 도 8c는 도 8a에서의 선 8C-8C를 따라서 본 x-z 평면에서의 단면도이다.
메모리(800)는 각각 블록(435-1 및 435-2)의 계단 구조(403-1 및 403-2)와 같은, 계단 구조 바로 위에 있을 수 있는 스트링 드라이버(840-(N-2) 내지 840-N)의 각각의 세트를 포함한다. 예를 들어, 스트링 드라이버(840-(N-2) 내지 840-N)는 각각 스트링 드라이버(440-(N-2) 내지 440-N)를 대체할 수 있다.
각각의 세트의 스트링 드라이버(840-(N-2) 내지 840-N)는 각각의 계단 구조의 계단(827-(N-2) 내지 827-N)(도 8b 및 도 8c에 도시) 바로 위에 있고 이와 결합될 수 있다. 계단(827-(N-2) 내지 827-N)은, 액세스 라인(414-(N-2) 내지 414-N)일 수 있고 유전체(102 또는 402)일 수 있는 유전체(802) 위에 각각 있을 수 있는 액세스 라인(814-(N-2) 내지 814-N)을 각각 포함할 수 있다.
각각의 세트로부터의 하나의 스트링 드라이버(840)는 단결정 반도체 핀(830)의 각각의 부분을 포함할 수 있다. 예를 들어, 각각의 세트로부터의 스트링 드라이버(840-(N-2))는 핀(830-(N-2))의 각각의 부분을 포함할 수 있으며; 각각의 세트로부터의 스트링 드라이버(840-(N-1))는 핀(830-(N-1)의 각각의 부분을 포함할 수 있으며; 각각의 세트로부터의 스트링 드라이버(840-N)는 핀(830-N)의 각각의 부분을 포함할 수 있다. 일부 예에서, 핀(830-(N-2) 내지 830-N)은 각각 단결정 반도체(430-(N-2) 내지 430-N)를 대체할 수 있다.
각각의 세트로부터의 각각의 스트링 드라이버(840)는, 소스/드레인(444)과 유사할 수 있고 각각의 계단 구조의 각각의 계단에 결합될 수 있는 각각의 소스/드레인(844)(예를 들어, N+ 소스/드레인)을 포함할 수 있다. 예를 들어, 각각의 스트링 드라이버(840)의 각각의 소스/드레인(844)은 각각의 핀(830)의 각각의 부분에 형성될 수 있다. 각각의 접점(890)은 각각의 소스/드레인(844)을 각각의 계단에 결합할 수 있다. 예를 들어, 각각 핀(830-(N-2) 내지 830-N)에 있는 소스/드레인(844)은 도 8c에 도시된 바와 같이 접점(890)에 의해 액세스 라인(814-(N-2) 내지 814-N)에 각각 결합될 수 있다. 각각의 접점(890)은 각각의 소스/드레인(844)을 통과할 수 있다는 점에 유의한다.
소스/드레인(445)과 유사할 수 있는 소스/드레인(845)(예를 들어, N+ 소스/드레인)은 각각의 핀(840)에 대응하는 각각의 스트링 드라이버 사이의 각각의 핀(840)에 형성될 수 있다. 예를 들어, 핀(830-(N-2))에 있는 소스/드레인(845)은 스트링 드라이버(840-(N-2)) 사이에 있고 이들에 공통일 수 있으며; 핀(830-(N-1))에 있는 소스/드레인(845)은 스트링 드라이버(840)-(N-1) 사이에 있고 이들에 공통일 수 있으며; 핀(830-N)에 있는 소스/드레인(845)은 스트링 드라이버(840-N) 사이에 잇고 이들에 공통일 수 있다. 각각의 접점(892)은 각각의 소스/드레인(845)에 액세스 신호를 공급하도록 구성된 회로에, 그러므로 각각의 스트링 드라이버(840)의 활성화시에 각각의 소스/드레인(845)을 공유하는 각각의 스트링 드라이버(840)에 결합된 각각의 계단(827)에 각각의 소스/드레인(845)을 결합할 수 있다. 접점(892)은 그 각각의 소스/드레인(845) 위에 있을 수 있다는 점에 유의한다.
게이트(447)일 수 있는 각각의 게이트(847)는 스트링 드라이버(840)의 각각의 세트에 공통으로 결합될 수 있다. 각각의 게이트(847)에 의해 덮이는 핀(830-(N-2) 내지 830-N)의 각각의 부분은 각 세트의 각각의 스트링 드라이버의 각각의 채널 영역(849)일 수 있다. 일부 예에서, 각각의 게이트(847)는 각각의 게이트(847)에 결합된 스트링 드라이버(840)를 활성화하기 위한 제어 신호를 수신하도록 결합될 수 있다. 스트링 드라이버(840)는 finFET일 수 있다는 점에 유의한다.
전도성 영역(450)과 유사할 수 있는 각각의 전도성 영역(850)(예를 들어, N- 영역)은 게이트(847)와 소스/드레인(844) 사이에서 각각의 핀(830)에 각각 형성될 수 있다. 전도성 영역(451)과 유사할 수 있는 각각의 전도성 영역(851)(예를 들어, N- 영역)은 게이트(847)와 소스/드레인(845) 사이에서 각각의 핀(830)에 각각 형성될 수 있다.
도 8b 및 도 8c에서, 유전체(458) 또는 유전체(658)일 수 있는 유전체(858)는 계단 구조(103) 또는 계단 구조(403)의 일부일 수 있는 계단 구조(803) 바로 위에 있을 수 있다. 예를 들어, 유전체(858)는, 유전체(456)일 수 있고 계단 구조(803) 위에 있을 수 있는 유전체(856) 위에 있을 수 있다. 산화물일 수 있는 유전체(896)는 유전체(858) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 형성될 수 있다. 핀(830)은 도 5a 내지 도 5c와 함께 이전에 설명된 바와 같이 유전체(896)의 상부 표면에 부착될 수 있는 단결정 반도체로 형성될 수 있다. 핀(830)은 유전체(896)의 상부 표면으로부터 연장될 수 있다.
게이트 유전체(448, 648 또는 748)일 수 있는 각각의 게이트 유전체(848)는 각각의 핀(830)의 부분 주위에 형성될 수 있다. 예를 들어, 각각의 게이트 유전체(848)는 각각의 핀(830)과 직접 물리적으로 접촉할 수 있고, 각각의 핀(830)의 상부 및 측면에 인접한다.
게이트(847)는 게이트 유전체(848) 위에(예를 들어, 이와 직접 물리적으로 접촉하여) 형성될 수 있다. 게이트(847)는 각각의 게이트 유전체(848)의 상부 및 측면에 인접할 수 있다. 이것은 평면 제어 게이트와 평면 단결정 반도체 사이의 용량성 결합 영역에 비해 게이트(847)와 핀(830) 사이의 용량성 결합 영역을 증가시킬 수 있다. 이것은 도 8c에 도시된 바와 같이 각각의 스트링 드라이버가 각각의 개별 계단(827) 바로 위에 있고 직선 접점(890)에 의해 각각의 계단에 결합될 수 있도록 보다 높은 스트링 드라이버 밀도를 허용한다. 예를 들어, 각각의 접점(890)은 그 각각의 소스/드레인(844)을 통과할 수 있다.
도 9는 본 개시내용의 다수의 실시형태에 따른, 본 명세서에서 개시된 다양한 메모리의 일부일 수 있는 메모리(900)의 일부의 x-z 평면에서의 단면도이다.
메모리(900)는 예를 들어, 적층형 메모리 어레이(106)의 일부일 수 있는 적층형 메모리 어레이(906)를 포함할 수 있다. 어레이(906)는, 메모리 셀 영역(101)의 일부일 수 있는 메모리 셀 영역(901), 및 계단 구조(103)의 일부일 수 있는, 메모리 셀 영역(901)에 인접한 계단 구조(903)를 포함할 수 있다. 스트링 드라이버(940-1 내지 940-N)의 그룹은 계단 구조(903) 바로 위에 있을 수 있다. 예를 들어, 스트링 드라이버(940)는 본 명세서에 개시된 다양한 스트링 드라이버일 수 있다.
계단 구조(903)는 최상부 계단(916)과 최하부 계단(916) 사이에 있을 수 있는 계단(927-1 내지 927-N)을 포함할 수 있다. 어레이(906)는 계단(927-1 내지 927-N)이 액세스 라인(914-1 내지 914-N)을 각각 포함하도록 z-방향으로 액세스 라인(914-1 내지 914-N)의 (예를 들어, 수직) 스택을 포함할 수 있다. 각각의 계단(927)은 각각의 유전체(902) 위에 있는 각각의 액세스 라인(914)을 포함할 수 있다. 최상부 계단(916)은 유전체(902) 위에 있는 상부 선택 라인(912)을 포함할 수 있고, 최하부 계단(916)은 반도체(107)일 수 있는 반도체(907) 위에 있을 수 있는 유전체(902) 위에 있는 하부 선택 라인(914)을 포함할 수 있다.
스트링 드라이버(940-1 내지 940-N)는 각각 액세스 라인(914-1 내지 914-N) 바로 위에 있고 이와 결합될 수 있다. 일부 예에서, 스트링 드라이버(940-1 내지 940-N)는 단결정 반도체(430), 단결정 반도체(430), 단결정 반도체 세그먼트(630), 핀형 단결정 반도체(730A), 핀형 단결정 반도체(730B) 또는 단결정 반도체 핀(830)일 수 있는 단결정 반도체(930-1 내지 930-N)를 각각 포함할 수 있다.
스트링 드라이버(940-1 내지 940-N), 그러므로 단결정 반도체(930-1 내지 930-N)는 유전체(958) 위에 있을 수 있으며, 이 유전체는 유전체(458, 658, 758 또는 858)일 수 있고, 메모리 셀 영역(901) 및 계단 구조(903) 위에, 그러므로 어레이(906) 위에 있을 수 있다. 예를 들어, 유전체(958)는 유전체(956) 위에 있을 수 있고, 이 유전체는 유전체(456 또는 856)일 수 있고, 메모리-셀 영역(901) 및 계단 구조(903) 위에 있을 수 있다. 단결정 반도체(930-1 내지 930-N)는 접점(929-1 내지 929-N)에 의해 계단(927-1 내지 927-N)에 각각 연결된다.
액세스 라인(914-1 내지 914-N)은 각각 메모리 셀(910-1 내지 910-N)에 결합될 수 있다. 메모리 셀(910-1 내지 910-N)은, 반도체 구조(105)일 수 있는 반도체 구조(905)(예를 들어, 메모리 셀 영역(901)을 수직으로 통과할 수 있는)에 인접할 수 있는 직렬 결합된 메모리 셀의 스트링을 형성하기 위해 직렬로 결합될 수 있다.
스트링은 선택 트랜지스터(908)와 선택 트랜지스터(909) 사이에 있을 수 있다. 예를 들어, 선택 트랜지스터(908)는 상부 선택 라인(912)과 반도체 구조(905)의 교차점에 있을 수 있고, 선택 트랜지스터(909)는 하부 선택 라인(912)과 반도체 구조(905)의 교차점에 있을 수 있다.
각각의 메모리 셀(910-1 내지 910-N)은 예를 들어 반도체 구조(905)와 각각의 액세스 라인(910)의 교차점에 있는 전하 트랩 또는 플로팅 게이트와 같은 전하 저장 구조(9101)를 포함할 수 있다. 각각의 메모리 셀(910-1 내지 910-N)은 각각의 액세스 라인(914)과 각각의 전하 저장 구조(9101) 사이에 있을 수 있는 차단 유전체와 같은 유전체(9103)를 포함할 수 있다. 예를 들어, 메모리 셀(910-i)의 유전체(9103)는 메모리 셀(910-i)의 액세스 라인(914-i)과 전하 저장 구조(9101) 사이에 있을 수 있다.
각각의 메모리 셀(910-1 내지 910-N)은 각각의 전하 저장 구조(9101)와 반도체 구조(905) 사이에 있을 수 있는 터널 유전체와 같은 유전체(9105)를 포함할 수 있다. 예를 들어, 메모리 셀(910-i)의 유전체(9105)는 메모리 셀(910-i)의 전하 저장 구조(9101)와 반도체 구조(905) 사이에 있을 수 있다. 유전체(9103), 전하 저장 구조(9101), 및 유전체(9105)는 예를 들어 반도체 구조(905)를 완전히 감쌀 수 있고, 액세스 라인(914)과 반도체 구조(905)의 교차점에 있을 수 있다.
선택 트랜지스터(909)는 하부 선택 라인(912)에 포함될 수 있는 제어 게이트를 포함할 수 있다. 선택 트랜지스터(909)의 게이트 유전체와 같은 유전체(9108)는 하부 선택 라인(912)과 반도체 구조(905) 사이에 있을 수 있다. 하부 선택 라인(912)과 유전체(9108), 그러므로 선택 트랜지스터(909)는 예를 들어 반도체 구조(905)를 완전히 감쌀 수 있다.
선택 트랜지스터(908)는 상부 선택 라인(912)에 포함될 수 있는 제어 게이트를 포함할 수 있다. 선택 트랜지스터(908)의 게이트 유전체와 같은 유전체(9110)는 상부 선택 라인(912)과 반도체 구조(905) 사이에 있을 수 있다. 상부 선택 라인(912) 및 유전체(9110), 그러므로 선택 트랜지스터(908)는 예를 들어 반도체 구조(905) 주위를 완전히 감쌀 수 있다. 데이터 라인(922)은 예를 들어 접점(924)에 의해 반도체 구조(905)의 단부에, 그러므로 선택 트랜지스터(908)에 결합될 수 있다.
도 10은 본 개시내용의 다수의 실시형태에 따른 컴퓨팅 시스템(10120)의 형태를 하는 장치의 블록도이다. 컴퓨팅 시스템(10120)은 예를 들어 SSD, UFS 디바이스, eMMC 디바이스 등과 같은 저장 시스템일 수 있는 메모리 시스템(10122)을 포함한다. 그러나 실시형태는 특정 유형의 메모리 시스템으로 제한되지 않는다. 예를 들어, 메모리 시스템(10122)은 시스템(10120)을 위한 주 메모리로서 작용할 수 있다.
도 10에 도시된 바와 같이, 메모리 시스템(10122)은 메모리 시스템 제어기로서 지칭될 수 있는 제어기(10125)를 포함할 수 있으며, 여기에서, 제어기(10125)는 본 명세서에 개시된 다양한 메모리일 수 있는 메모리(10128)를 제어할 수 있다. 제어기(10125)는 호스트(10130) 및 메모리(10128)에 결합된다. 예를 들어, 메모리(10128)는 다수의 메모리 디바이스(예를 들어, 다이, 칩 등)를 포함할 수 있고, 컴퓨팅 시스템(10120)을 위한 메모리(예를 들어, 주 메모리) 및/또는 저장 볼륨으로서 작용할 수 있다.
메모리(10128)는, 데이터 버스를 포함할 수 있고, 다양한 표준을 지원할 수 있고 및/또는 더블 데이터 레이트(DDR) 등과 같은 다양한 인터페이스 유형을 준수할 수 있는 인터페이스(10133)(예를 들어, 메모리 인터페이스)를 통해 제어기(10125)에 결합될 수 있다. 제어기(10125)는 호스트(10130)로부터 판독 및 기록 명령과 같은 명령을 수신할 수 있다. 제어기(10125)는 예를 들어 호스트 인터페이스(10137)를 통해 호스트(10130)로부터 메모리(10122)에 기록될 호스트 데이터를 수신할 수 있다. 본 명세서에서 사용되는 바와 같이, 메모리 시스템(10122), 제어기(10125), 메모리(10128), 또는 제어기(10140)는 또한 "장치"로서 별개로 간주될 수 있다.
호스트(10130)는 다양한 다른 유형의 호스트 중에서 예를 들어 개인용 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 모바일 디바이스(예를 들어, 휴대폰), 네트워크 서버, 사물 인터넷(IoT) 인에이블 디바이스 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다. 예를 들어, 호스트(10130)는 버스를 포함할 수 있는 인터페이스(10137)를 통해(예를 들어, 제어기(10125)를 통해) 메모리(10128)에 액세스할 수 있는 하나 이상의 프로세서를 포함할 수 있다. 인터페이스(10137)는 특히 직렬 고급 기술 부착(SATA), 주변 컴포넌트 상호 연결 익스프레스(PCIe), 또는 범용 직렬 버스(USB)와 같은 표준화된 인터페이스일 수 있다.
메모리(10128)는 다수의 메모리 어레이(1006)(예를 들어, 일괄적으로 어레이(1006)로 지칭됨) 및 내장형 제어기로 지칭될 수 있는 제어기(10140)를 포함할 수 있다. 일부 예에서, 어레이(1006)는 어레이(106 또는 906)일 수 있는 적층형 메모리 어레이(예를 들어, 3D NAND 어레이)일 수 있다. 본 명세서에 개시된 다양한 스트링 드라이버와 같은 스트링 드라이버는 메모리 어레이(1006) 위에 있을 수 있다. 예를 들어, 메모리 어레이(1006)는 계단 구조를 포함할 수 있다. 계단 구조의 계단은 메모리 어레이(1006)에 있는 비휘발성 메모리 셀의 각각의 레벨에 각각 공통으로 결합될 수 있다. 메모리 어레이(1006) 위의 각각의 스트링 드라이버는 계단에 각각 결합된 각각의 단결정 반도체 구조를 포함할 수 있다.
제어기(10140)는 메모리(10128) 내부에 위치될 수 있고, 메모리 인터페이스(10133)를 통해 제어기(10125)로부터 명령(예를 들어, 기록 명령, 판독 명령 등)을 수신할 수 있다. 제어기(10140)는 상태 머신 및/또는 시퀀서를 포함할 수 있다. 제어기(10140)는 메모리(10128)의 동작을 제어하도록 구성될 수 있다.
전술한 상세한 설명에서, 본 명세서의 일부를 형성하고, 예시로서 특정 예가 도시된 첨부 도면을 참조한다. 도면에서, 유사한 부호는 여러 도면에 걸쳐 실질적으로 유사한 구성 요소를 설명한다. 다른 예가 이용될 수 있고, 구조적, 논리적 및/또는 전기적 변경은 본 개시내용의 범위를 벗어남이 없이 이루어질 수 있다.
본 명세서의 도면은 첫 번째 숫자 또는 숫자가 도면 번호에 대응하고 나머지 숫자가 도면의 요소 또는 구성 요소를 식별하는 번호 지정 규칙을 따른다. 상이한 도면 사이의 유사한 요소 또는 구성 요소는 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, (130)은 도 1에서 요소 "30"을 지칭할 수 있고, 유사한 요소는 도 4a에서 (430)으로서 지칭될 수 있다. 이해되는 바와 같이, 본 명세서의 다양한 실시형태에 도시된 요소는 본 개시내용의 다수의 추가 실시형태를 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 이해되는 바와 같이, 도면에 제공된 요소의 비율 및 상대적 스케일은 본 발명의 실시형태를 예시하기 위한 것이며 제한적인 의미로 받아들여서는 안 된다.
본 명세서에서 사용된 바와 같이, 어떤 것의 "수" 또는 "양"은 이것 중 하나 이상을 지칭할 수 있다. 예를 들어, 메모리 셀의 수 또는 양은 하나 이상의 메모리 셀을 지칭할 수 있다. 어떤 것의 "복수"는 둘 이상을 의미한다. 본 명세서에서 사용되는 바와 같이, 동시에 수행되는 다수의 작용은 특정 기간에 걸쳐서 적어도 부분적으로 중첩되는 작용을 의미한다. 본 명세서에서 사용되는 바와 같이, "결합된"이라는 용어는 전기적으로 결합, 직접 결합 및/또는 개입 요소없이 (예를 들어, 직접적인 물리적 접촉에 의해) 직접 연결, 간접적으로 결합 및/또는 개입 요소를 사용하여 연결, 또는 무선으로 결합되는 것을 포함할 수 있다. 결합된 용어는 (예를 들어, 원인 및 결과 관계에서와 같이) 서로 협력하거나 상호 작용하는 2개 이상의 요소를 더 포함할 수 있다.
특정 예가 본 명세서에 예시되고 설명되었지만, 당업자는 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시형태를 대체할 수 있다는 것을 이해할 것이다. 본 개시내용은 본 개시내용의 하나 이상의 실시형태의 적응 또는 변형을 포함하도록 의도된다. 상기 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 본 개시내용의 하나 이상의 예의 범위는 첨부된 청구범위가 부여하는 등가물의 전체 범위와 함께 이러한 청구범위를 참조하여 결정되어야 한다.

Claims (21)

  1. 메모리로서,
    복수의 레벨의 메모리 셀을 포함하고, 상기 메모리 셀의 각각의 레벨이 각각의 액세스 라인에 공통으로 결합되는 적층형 메모리 어레이; 및
    상기 적층형 메모리 어레이 위에 있는 복수의 드라이버
    를 포함하되; 각각의 드라이버는 각각의 액세스 라인에 결합된 전도성 영역을 포함하는 단결정 반도체를 포함하는, 메모리.
  2. 제1항에 있어서, 각각의 액세스 라인은 계단 구조의 각각의 계단을 형성하고, 상기 복수의 드라이버는 상기 계단 구조 바로 위에 있는, 메모리.
  3. 제1항에 있어서, 상기 적층형 메모리 어레이와 상기 단결정 반도체 사이에 유전체를 더 포함하는, 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전도성 영역은 상기 단결정 반도체의 제1 부분에 있는 제1 소스/드레인이고;
    상기 단결정 반도체는,
    상기 단결정 반도체의 제2 부분에 있는 제2 소스/드레인; 및
    상기 제1 부분과 상기 제2 부분 사이의 상기 단결정 반도체의 제3 부분에 있는 채널 영역을 더 포함하고; 그리고
    각각의 드라이버는 상기 채널 영역 위에 있는 게이트를 포함하는, 메모리.
  5. 제4항에 있어서, 상기 게이트는 상기 복수의 드라이버에 공통인, 메모리.
  6. 제4항에 있어서, 상기 단결정 반도체는 핀(fin)이며, 상기 게이트는 상기 채널 영역 주위를 감싸는, 메모리.
  7. 제4항에 있어서, 상기 제2 소스/드레인은 상기 각각의 액세스 라인에 공통으로 결합된 상기 메모리 셀에 액세스하기 위해 액세스 신호를 수신하도록 결합되는, 메모리.
  8. 제4항에 있어서, 상기 제2 소스/드레인은 상기 적층형 메모리 어레이 아래 또는 위에 있는 논리 회로에 결합되는, 메모리.
  9. 제4항에 있어서, 각각의 드라이버는 상기 게이트와 상기 채널 영역 사이의 게이트 유전체를 포함하는, 메모리.
  10. 제4항에 있어서,
    상기 게이트는 폴리실리콘 및 금속 중 적어도 하나를 포함하고;
    상기 단결정 반도체는 복수의 핀을 포함하는, 메모리.
  11. 메모리로서,
    복수의 레벨의 메모리 셀의 각각의 레벨의 메모리 셀에 공통으로 각각 결합된 각각의 액세스 라인 계단을 포함하는 계단 구조를 포함하는 적층형 메모리 어레이;
    상기 계단 구조 위의 레벨에 있는 복수의 단결정 반도체 핀으로서, 각각의 단결정 반도체 핀이 각각의 계단 바로 위에 있으며, 각각의 단결정 반도체 핀은,
    상기 각각의 계단에 결합된 제1 소스/드레인;
    상기 각각의 레벨의 메모리 셀에 액세스하기 위한 신호를 수신하도록 결합된 제2 소스/드레인; 및
    상기 제1 소스/드레인과 상기 제2 소스/드레인 사이의 채널 영역을 포함하는, 상기 복수의 단결정 반도체 핀; 및
    상기 채널 영역에 공통으로 결합된 게이트
    를 포함하는, 메모리.
  12. 제11항에 있어서, 각각의 채널 영역과 상기 게이트 사이에 있고 각각의 채널 영역에 상기 게이트를 결합하는 게이트 유전체를 더 포함하되;
    상기 게이트 및 상기 유전체는 상기 핀의 부분 주위를 감싸는, 메모리.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 및 제2 소스/드레인은 제1 전도도 레벨을 가지며; 그리고
    각각의 단결정 반도체 핀은 상기 제1 소스/드레인과 상기 채널 영역 사이 및 상기 제2 소스/드레인과 상기 채널 영역 사이에 있고 상기 제1 전도도 레벨보다 낮은 제2 전도도 레벨을 갖는 전도성 영역을 더 포함하는, 메모리.
  14. 메모리로서,
    각각의 블록이 복수의 레벨의 메모리 셀을 포함하는 복수의 블록을 포함하고, 상기 각각의 레벨의 메모리 셀이 복수의 액세스 라인의 각각의 액세스 라인에 공통으로 결합되고, 각각의 블록의 계단 구조가 공통의 레벨에 있는 계단을 각각 가지도록 각각의 액세스 라인이 각각의 블록의 계단 구조의 각각의 계단을 형성하는, 적층형 메모리 어레이;
    각각의 공통의 레벨에 있는 계단에 공통인 각각의 단결정 반도체 구조가 있도록 상기 계단 구조 위의 레벨에 있는 복수의 단결정 반도체로서,
    각각의 단결정 반도체는 상기 공통의 레벨에 있는 상기 각각의 계단에 결합된 제1 소스/드레인, 상기 공통의 레벨에 있는 계단 사이의 제2 소스/드레인, 및 각각의 블록의 각각의 계단 위에 채널 영역이 있도록 상기 제2 소스/드레인과 상기 제1 소스/드레인 사이의 상기 공통의 레벨에 있는 각각의 계단 위의 채널 영역을 포함하는, 상기 복수의 단결정 반도체; 및
    상기 각각의 블록의 각각의 계단 위의 상기 채널 영역에 공통으로 결합되는 각각의 게이트
    를 포함하는, 메모리.
  15. 제14항에 있어서, 상기 계단 구조와 상기 복수의 단결정 반도체 사이의 유전체를 더 포함하되; 상기 유전체는 산화물을 포함하는, 메모리.
  16. 메모리를 형성하는 방법으로서,
    복수의 레벨의 메모리 셀을 포함하는 적층형 메모리 어레이를 형성하는 단계로서, 상기 각각의 레벨의 메모리 셀은 복수의 액세스 라인의 각각의 액세스 라인에 공통으로 결합되고, 각각의 액세스 라인이 계단 구조의 각각의 계단을 형성하는, 상기 적층형 메모리 어레이를 형성하는 단계;
    상기 적층형 메모리 어레이 위에 제1 유전체를 형성하는 단계;
    상기 단결정 반도체가 제1 유전체 위에 있도록 상기 제1 유전체에 상기 단결정 반도체를 부착하는 단계;
    상기 단결정 반도체를 복수의 세그먼트로 분할하는 단계;
    상기 복수의 세그먼트 위에 제2 유전체를 형성하는 단계;
    상기 제2 유전체 위에 제1 도체를 형성하는 단계;
    각각의 세그먼트의 단결정 반도체에 소스/드레인을 형성하는 단계; 및
    각각의 제2 도체가 각각의 세그먼트에 있는 상기 소스/드레인을 상기 계단 구조의 각각의 계단에 결합하도록 상기 제1 유전체를 통해 복수의 제2 도체를 형성하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서, 상기 각각의 세그먼트는 각각의 계단 바로 위에 있는, 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 각각의 세그먼트에 있는 소스/드레인은 제1 소스/드레인이고;
    상기 방법은,
    상기 각각의 세그먼트가 상기 제1 소스/드레인과 제2 소스/드레인 사이에 있는 상기 제2 유전체 및 제1 도체를 포함하도록 각각의 세그먼트에 상기 제2 소스/드레인을 형성하는 단계를 더 포함하고;
    상기 각각의 세그먼트에 상기 제1 소스/드레인 및 상기 제2 소스/드레인을 형성하는 단계는,
    상기 각각의 세그먼트의 각각의 부분을 노출시키기 위해 상기 각각의 세그먼트로부터 상기 제2 유전체 및 상기 제1 도체의 부분을 제거하고, 상기 각각의 세그먼트의 각각의 부분에 상기 제1 소스/드레인 및 제2 소스/드레인을 형성하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 방법은 상기 제1 및 제2 소스/드레인을 형성하기 전에 상기 각각의 세그먼트의 각각의 부분에 제1 및 제2 전도성 영역을 각각 형성하는 단계를 더 포함하고;
    상기 각각의 세그먼트의 각각의 부분에 상기 제1 소스/드레인 및 상기 제2 소스/드레인을 각각 형성하는 단계는 상기 제1 및 제2 전도성 영역에 상기 제1 소스/드레인 및 상기 제2 소스/드레인을 각각 형성하는 단계를 포함하고; 그리고
    상기 제1 및 제2 전도성 영역은 제1 전도도 레벨을 가지며, 상기 제1 소스/드레인 및 상기 제2 소스/드레인은 상기 제1 전도도 레벨보다 큰 제2 전도도 레벨을 갖는, 방법.
  20. 제19항에 있어서, 상기 제1 및 제2 전도성 영역을 형성하기 전에,
    상기 제1 도체 위에 제3 유전체를 형성하는 단계; 및
    상기 제3 유전체의 측면 및 상기 제1 도체의 측면에 유전체 스페이서를 형성하는 단계를 더 포함하는, 방법.
  21. 제16항에 있어서, 상기 제1 유전체에 상기 단결정 반도체를 부착하기 전에 상기 단결정 반도체를 형성하는 단계를 더 포함하는, 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164638B2 (en) * 2018-07-03 2021-11-02 Samsung Electronics Co., Ltd. Non-volatile memory device
US11631465B2 (en) 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
US10903223B2 (en) * 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212450A (ja) * 2009-03-10 2010-09-24 Panasonic Corp 半導体装置及びその製造方法
JP2016171243A (ja) * 2015-03-13 2016-09-23 株式会社東芝 不揮発性半導体記憶装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3412410B2 (ja) * 1996-08-30 2003-06-03 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
US6812504B2 (en) 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
US7670927B2 (en) * 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US10096696B2 (en) * 2014-06-03 2018-10-09 Micron Technology, Inc. Field effect transistors having a fin
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9418743B1 (en) 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
US9542979B1 (en) * 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9859337B2 (en) * 2016-02-26 2018-01-02 Sandisk Technologies Llc Three-dimensional memory device with vertical semiconductor bit lines located in recesses and method of making thereof
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR20180066650A (ko) 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10903223B2 (en) * 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212450A (ja) * 2009-03-10 2010-09-24 Panasonic Corp 半導体装置及びその製造方法
JP2016171243A (ja) * 2015-03-13 2016-09-23 株式会社東芝 不揮発性半導体記憶装置

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