CN113302739B - 在具有堆叠存储器阵列的存储器中的驱动器放置 - Google Patents

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Abstract

一种存储器可具有堆叠存储器阵列，所述堆叠存储器阵列可具有存储器单元的多个层级。存储器单元的每一相应层级可共同耦合到相应存取线。多个驱动器可位于所述堆叠存储器阵列上方。每一相应驱动器可具有单晶半导体，其具有耦合到相应存取线的导电区域。

Description

在具有堆叠存储器阵列的存储器中的驱动器放置
技术领域
本发明本公开大体上涉及电子系统(例如存储器系统)，且更特定来说，本公开涉及具有堆叠存储器阵列的存储器中的驱动器放置。
背景技术
存储器系统可实施于例如计算机、蜂窝式电话、手持电子装置等等的电子系统中。一些存储器系统(例如固态硬盘(SSD)、嵌入式多媒体控制器(eMMC)装置、通用快闪存储(UFS)装置及其类似者)可包含用于存储来自主机的主机(例如用户)数据的非易失性存储存储器。非易失性存储存储器通过在未被供电时保存所存储的数据来提供持久数据，且可包含NAND闪存、NOR闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、三维交叉点存储器(例如3D XPoint)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)、磁阻随机存取存储器(MRAM))及可编程导电存储器及其它类型的存储器。
存储器可包含存储器阵列，其可包含存储器单元的群组，例如块、子块、串等等。在一些实例中，存储器阵列可为堆叠存储器阵列，其可称为三维存储器阵列，例如三维NAND存储器阵列。例如，堆叠存储器阵列中的共同位置处(例如共同垂直层级处)的存储器单元可形成存储器单元的层级，有时称为存储器单元的阶层。每一相应层级处的存储器单元可在相应层级处共同耦合到相应共同存取线，例如字线。在一些实例中，相应层级处的相应存取线可形成阶梯结构的梯级。来自不同层级的存储器单元可经串联耦合以形成耦合到源极的选择晶体管与耦合到数据线(例如位线)的选择晶体管之间的串联耦合存储器单元串(例如NAND串)。
发明内容
本公开的实施例提供一种存储器，其包括：堆叠存储器阵列，其包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到相应存取线；及多个驱动器，其位于所述堆叠存储器阵列上方；其中每一相应驱动器包括单晶半导体鳍片，所述单晶半导体鳍片包括耦合到相应存取线的导电区域；且其中：所述导电区域是所述单晶半导体鳍片的第一部分中的第一源极/漏极；所述单晶半导体鳍片进一步包括：第二源极/漏极，其位于所述单晶半导体鳍片的第二部分中；及沟道区域，其位于第一部分与第二部分之间的所述单晶半导体鳍片的第三部分中；且每一相应驱动器包括包绕所述沟道区域的栅极。
本公开的另一实施例提供一种存储器，其包括：堆叠存储器阵列，其包括阶梯结构，所述阶梯结构包括分别共同耦合到存储器单元的多个层级的存储器单元的相应层级的相应存取线梯级；多个单晶半导体鳍片，其位于所述阶梯结构上方的层级处，每一相应单晶半导体鳍片直接位于相应梯级上方，每一相应单晶半导体鳍片包括：第一源极/漏极，其耦合到所述相应梯级；第二源极/漏极，其经耦合以接收用于存取存储器单元的所述相应层级的信号；及沟道区域，其介于所述第一源极/漏极与所述第二源极/漏极之间；及栅极，其共同耦合到所述沟道区域。
本公开的又一实施例提供一种存储器，其包括：堆叠存储器阵列，其包括多个块，每一相应块包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到多个存取线的相应存取线，每一存取线形成所述相应块的阶梯结构的相应梯级，使得所述相应块的所述阶梯结构分别具有共同层级处的梯级；多个单晶半导体，其位于所述阶梯结构上方的层级处，使得相应单晶半导体结构由所述共同层级中的每一者处的所述梯级共有；其中每一相应单晶半导体包括：第一源极/漏极，其耦合到所述共同层级处的所述梯级中的每一者；第二源极/漏极，其介于所述共同层级处的所述梯级之间；及沟道区域，其位于所述第二源极/漏极与所述第一源极/漏极之间的所述共同层级处的所述梯级中的每一者上方，使得沟道区域位于每一相应块的每一相应梯级上方；及相应栅极，其共同耦合到每一相应块的每一相应梯级上方的所述沟道区域。
本公开的再一实施例提供一种存储器，其包括：堆叠存储器阵列，其包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到相应存取线；及多个驱动器，其位于所述堆叠存储器阵列上方；其中每一相应驱动器包括多个单晶半导体鳍片，其中每一相应单晶半导体鳍片包括耦合到相应存取线的导电区域；且其中：所述导电区域是每一相应单晶半导体鳍片的第一部分中的第一源极/漏极；每一相应单晶半导体鳍片进一步包括：第二源极/漏极，其位于每一相应单晶半导体鳍片的第二部分中；及沟道区域，其位于第一部分与第二部分之间的每一相应单晶半导体鳍片的第三部分中；且每一相应驱动器包括包绕所述沟道区域的栅极。
附图说明
图1说明根据本公开的数个实施例的设备。
图2说明根据本公开的数个实施例的存储器的一部分。
图3说明根据本公开的数个实施例的存储器的一部分。
图4A是根据本公开的数个实施例的存储器的一部分的俯视图。
图4B到4D是根据本公开的数个实施例的与图4A相关联的各种横截面图。
图5A到5C是根据本公开的数个实施例的对应于与形成存储器相关联的特定处理阶段的各种视图。
图6A到6I是根据本公开的数个实施例的对应于与形成存储器相关联的特定处理阶段的各种视图。
图7A是根据本公开的数个实施例的存储器的一部分的俯视图。
图7B是根据本公开的数个实施例的存储器的一部分的俯视图。
图7C是沿图7A及7B中的线7C-7C所观看的横截面。
图8A是根据本公开的数个实施例的存储器的一部分的俯视图。
图8B及8C是根据本公开的数个实施例的与图8A相关联的各种横截面图。
图9是根据本公开的数个实施例的存储器的一部分的横截面图。
图10是根据本公开的数个实施例的设备的框图。
具体实施方式
驱动器(例如串驱动器)可用于选择性供应存取信号(例如编程信号(例如编程电压))到堆叠阵列的特定层级处的存取线以存取(例如编程)耦合到存取线的存储器单元。相应串驱动器可耦合到存储器阵列中的每一相应存取线。例如，相应串驱动器可耦合到对应于相应存取线的每一相应梯级。应注意，此类驱动器有时可称为存取线(例如字线)驱动器。各种当前方法将相应串驱动器放置于阵列下方，使得堆叠阵列下方存在用于阵列的每一相应层级的相应串驱动器。
为满足更高容量存储器的需求，设计者不断努力提高存储器密度(例如集成电路裸片的给定底面积中的存储器单元数目)。提高堆叠阵列中存储器装置的密度的方式是增加存储器单元的层级数目且因此增加存取线的数目及串驱动器的数目。然而，在不增大集成电路裸片的底面积(例如占用面积)的情况下，堆叠存储器阵列下方可能没有足够空间用于容纳串驱动器的增加数目。此外，将串驱动器放置于存储器阵列下方会导致堆叠阵列中的布线随层级数目增加而更复杂。
本发明本公开通过将串驱动器移动到存储器阵列上方来解决在堆叠存储器阵列下方容纳串驱动器的增加数目的问题。每一驱动器可具有单晶半导体，其具有耦合到相应存取线的导电区域。单晶半导体可用于相较于通常采用多晶半导体(例如多晶硅)的先前方法来降低驱动器的电阻及驱动器中的电流泄漏。例如，与使用多晶半导体相关联的较高电阻及电流泄漏会使驱动器的性能降级且因此使采用驱动器的存储器的性能降级。
在一些实例中，形成单晶半导体且随后使用避免在存储器阵列上方的电介质的表面上形成单晶半导体的转印技术(例如通过使用各种沉积技术)来将单晶半导体转印到电介质的表面。例如，可能难以在电介质上形成单晶半导体。
图1说明根据本公开的数个实施例的设备的一部分，例如存储器100(例如NAND存储器)的一部分。存储器100可包含堆叠存储器阵列106，例如堆叠NAND存储器阵列。阵列106可包含存储器单元区域101及相邻于存储器单元区域101的阶梯结构103。
阵列106可包含图1的参考是中沿z方向(例如垂直方向)与导体104交替的电介质102的堆叠。半导体结构105(例如半导体柱)可沿z方向穿过存储器单元区域101中的堆叠且终止于半导体107的上表面处或半导体107中。选择晶体管108可在对应于最上导体104的层级处相邻于每一半导体结构105，且选择晶体管109可在对应于最下导体104的层级处相邻于每一半导体结构105。
存储器单元110可在对应于最上与最下导体104之间的导体104的层级处相邻于每一半导体结构105。每一相应层级处的存储器单元110共同耦合到相应层级处的导体104。例如，阵列106中层级处的存储器单元110可称为存储器单元的层级，例如存储器单元的阶层。相邻于不同层级处的半导体结构105的存储器单元110可经串联耦合以形成串联耦合存储器单元串(例如垂直串)，例如存储器单元的NAND串。
最上及最下导体104可分别为形成选择晶体管108及109的栅极或耦合到选择晶体管108及109的栅极的选择线112。最上与最下导体104之间的导体104可为存取线114，其可称为字线且形成存储器单元110的控制栅极或耦合到存储器单元110的控制栅极。应注意，每一相应层级处的存储器单元110共享耦合到相应层级处的存取线114。
阶梯结构103包含最上及最下梯级116，其可各自包含相邻电介质102上的相应选择线112的一部分。相应接点118耦合到每一相应梯级116的相应选择线112。相应接点118(例如垂直接点)通过相应线120来耦合到激活电路系统。数据线122通过数据线接点124来耦合到半导体结构105。
在一些实例中，阶梯结构103包含最上与最下梯级116之间的梯级127-1到127-N，最上及最下梯级116可各自包含相邻电介质102上的相应存取线114的一部分。相应接点129(例如垂直接点)耦合到每一相应梯级127的相应存取线114。例如，包含存取线(例如存取线114)的梯级(例如梯级127)可称为存取线梯级。
在一些实例中，相应接点129耦合到相应串驱动器140，串驱动器140可为场效应晶体管(FET)且位于阶梯结构103及因此阵列106上(例如上方)。相应串驱动器140可为本文中所揭示的各种串驱动器。串驱动器可经配置以将存取线114选择性耦合到存取信号以存取共同耦合到存取线的存储器单元110。例如，存取信号可为用于编程存储器单元110的编程信号，例如编程电压。
相应串驱动器140可包含阶梯结构103及因此阵列106上(例如上方)的相应单晶半导体130(例如单晶硅(Si)、单晶硅锗(SiGe)、单晶锗(Ge)或其类似者的单晶半导体)。例如，上方可为阶梯结构103及因此阵列106，可介于串驱动器140与半导体107之间。相应串驱动器140可包含形成于相应单晶半导体130上且耦合到相应单晶半导体130的栅极(图1中未展示)。相应导电接点129可耦合到可形成于相应单晶半导体130中的导电区域，例如源极/漏极(图1中未展示)。在一些实例中，相应单晶半导体130可直接位于相应梯级127上方(例如位于相应梯级127垂直上方或与相应梯级127水平对准)且可形成于电介质(图1中未展示)(其可形成于存储器单元区域101及阶梯结构103上)上。
应注意，单晶半导体130在图1的参考是中沿x方向分布且沿y方向延伸。在一些实例中，栅极可沿x方向延伸且共同耦合到沿x方向分布的单晶半导体130。
如本文中所进一步讨论，每一单晶半导体130可形成至少一串驱动器的一部分，使得串驱动器位于阵列上方。例如，串驱动器可包含形成于相应单晶半导体130上的控制栅极(图1中未展示)。串驱动器可经配置以将存取线114选择性耦合到存取信号以存取共同耦合到存取线的存储器单元110。例如，存取信号可为用于编程存储器单元110的编程信号，例如编程电压。
在其它实例中，每一相应单晶半导体130可由相应线(例如线120(图1中未展示))替换，相应线可耦合到相应接点129，使得相应线可耦合到相应梯级127。耦合到相应梯级127的相应线可耦合到可直接形成于存储器单元区域101上方的相应串驱动器(图1中未展示)。例如，串驱动器可形成于数据线122上。
阵列106可分成存储器单元110的块135，其有时可称为子块。例如，存储器单元的块可是指被共同擦除的存储器单元的群组。电介质(图1中未展示)可形成于开口137中以使块135彼此电隔离。应注意，块135在图1的参考是中沿y方向分布。
图2说明根据本公开的数个实施例的存储器200(其可为存储器100)的一部分。存储器200可包含堆叠存储器阵列206(其可为阵列106)上的串驱动器240。阵列206可位于逻辑电路系统242上，逻辑电路系统242可位于半导体207上。例如，串驱动器240可为本文中所揭示的各种串驱动器。在一些实例中，可在阵列206下方(例如在半导体207下方)存在可促进存储器200的操作的额外逻辑电路系统。
串驱动器240可称为高电压串驱动器，因为串驱动器240可以约30伏特操作，而逻辑电路系统242可称为低电压逻辑电路系统，因为逻辑电路系统242可以约3伏特操作。在一些实例中，串驱动器242可包含单晶半导体，例如单晶半导体130。逻辑电路系统242可耦合到串驱动器240的栅极以激活串驱动器240。在一些实例中，逻辑电路系统242可包含互补金属氧化物半导体(CMOS)电路系统。
图3说明根据本公开的数个实施例的存储器300(其可为存储器100)的一部分。存储器300可包含堆叠存储器阵列306(其可为阵列106)上的串驱动器340，例如高电压串驱动器。在一些实例中，串驱动器340可包含单晶半导体，例如单晶半导体130。
逻辑电路系统342(例如低电压CMOS电路系统)可位于相同于串驱动器340的层级处且可位于存储器阵列306上。逻辑电路系统342可耦合到串驱动器340的控制栅极以激活串驱动器340。存储器阵列306可位于半导体307上。
图4A是根据本公开的数个实施例的存储器400(其可为本文中所描述的各种存储器)的一部分的俯视图。图4B到4D是根据本公开的数个实施例的与图4A相关联的各种横截面图。图4B是沿图4A中线4B-4B观看的y-z平面中的横截面图；图4C是沿图4A中线4C-4C观看的x-z平面中的横截面图；且图4D是沿图4A中线4D-4D观看的x-z平面中的横截面图。
在图4A中，存储器单元区域401中的块435-1及435-2分别对应于相应阶梯结构403-1及403-2。例如，块435-1及435-2可分别耦合到阶梯结构403-1及403-2。阶梯结构403-1及403-2各自包含梯级427-(N-2)到427-N，其分别包含存取线414-(N-2)到414-N，如图4C及4D中所展示。相应存取线414-(N-2)到414-N中的每一者位于相应电介质402上。相应存取线414-(N-2)到414-N中的每一者共同耦合到相应块435中的存储器单元的相应层级。
串驱动器440-(N-2)到440-N可直接位于阶梯结构403-1及403-2上方且可分别直接位于阶梯结构403-1及403-2中的每一者的梯级427-(N-2)到427-N上方，如图4D中针对阶梯结构403-2所展示。串驱动器440-(N-2)到440-N中的每一者可包含单晶半导体。例如，串驱动器440-(N-2)到440-N可分别包含单晶半导体430-(N-2)到430-N的部分。
每一串驱动器440可在其相应单晶半导体430中包含耦合到相应梯级427的相应存取线414的相应导电区域，例如相应源极/漏极444。例如图4C中所展示，串驱动器440-(N-2)到440-N的相应单晶半导体430-(N-2)到430-N包含分别耦合到存取线414-(N-2)到414-N的源极/漏极444-(N-2)到444-N。
相应串驱动器440中的每一者可在其相应单晶半导体430中包含相应源极/漏极445，其可经耦合以接收可响应于激活相应串驱动器440而选择性耦合到相应存取线的存取信号。例如图4B中所展示，源极/漏极445可由相邻串驱动器(例如相邻串驱动器440-N)共有。因而，相邻串驱动器可共享源极/漏极445。应注意，源极/漏极445可介于阶梯结构403-1与403-2之间且因此介于块435-1与435-2之间。在一些实例中，串驱动器440可为场效应晶体管(FET)。
如图4A、4B及4D中所展示，相应串驱动器440中的每一者可包含共同栅极447的一部分。例如，相应块435-1及435-2中的每一者的串驱动器440-(N-2)到440-N可共同耦合到相应栅极447。如图4B及4D中所展示，相应栅极447的部分可相邻于相应栅极电介质448(例如栅极氧化物)(例如位于相应栅极电介质448上)，栅极电介质448可位于单晶半导体430-(N-2)到430-N上(例如与单晶半导体430-(N-2)到430-N直接物理接触)且由单晶半导体430-(N-2)到430-N共有。例如，栅极447可耦合到栅极电介质448(例如通过与栅极电介质448直接物理接触)。
相应串驱动器440中的每一者可在其相应单晶半导体430中包含源极/漏极444与445之间的沟道区域449，如图4B中针对串驱动器440-N、单晶半导体430-N及源极/漏极444-N及445所展示。栅极电介质448可位于沟道区域449上(例如且与沟道区域449直接物理接触)。导电沟道可响应于激活串驱动器440而形成于沟道区域449中。
源极/漏极444及445可经导电掺杂以具有N+导电电平。在一些实例中，每一相应单晶半导体430的一部分450介于沟道区域449与源极/漏极444(例如图4B中的源极/漏极444-N)之间。导电区域451(例如N-导电植入物)可通过掺杂沟道区域449与源极/漏极445之间的每一相应单晶半导体430的部分以具有N-导电电平(其具有比N+导电电平低的导电电平)来形成于所述部分中。
单晶半导体430-(N-2)到430-N直接位于阶梯结构403-1及403-2上方且分别直接位于阶梯结构403-1及403-2的梯级427-(N-2)到427-N上方，如图4D中针对阶梯结构403-2所展示。电介质456(其可为氧化物、氮化物或其类似者)可形成为相邻于阶梯结构403-1及403-2中的每一者(例如位于阶梯结构403-1及403-2中的每一者上)，如图4B到4D中所展示。接着，电介质458(其可为氧化物、氮化物或其类似者)可形成于电介质456上。因而，电介质458可直接位于阶梯结构403-1及403-2上方，如图4B到4D中所展示。在一些实例中，电介质458可延伸于存储器单元区域401(图4A到4D中未展示)上。例如，电介质458可位于图1中的数据线122上(图1中未展示)。
单晶半导体430-(N-2)到430-N位于电介质458上且附接到电介质458。例如，单晶半导体430-(N-2)到430-N可接合为与电介质458的上表面直接物理接触，使得单晶半导体430-(N-2)到430-N位于电介质458上方。栅极电介质448形成于单晶半导体430-(N-2)到430-N上(如图4B及4D中所展示)，使得栅极电介质448共同耦合到单晶半导体430-(N-2)到430-N。例如，栅极电介质448可与单晶半导体430-(N-2)到430-N中的每一者直接物理接触。应注意，栅极电介质448可包绕单晶半导体430-(N-2)到430-N中的每一者的一部分以相邻于单晶半导体430-(N-2)到430-N中的每一者的上表面及侧。
栅极447可相邻于栅极电介质448，如图4B及4D中所展示。栅极447通过栅极电介质448来共同耦合到单晶半导体430-(N-2)到430-N中的每一者。在一些实例中，栅极447可耦合到逻辑电路系统(例如逻辑电路系统242或342)以接收例如激活信号的控制信号以激活共同耦合到其串驱动器440。
相应接点460可耦合到每一相应源极/漏极445，例如耦合到每一相应源极/漏极445的上表面。因而，接点460可介于阶梯结构403-1及403-2的梯级之间且因此介于块435-1与435-2之间。在一些实例中，接点460可经耦合以接收存取信号。
相应(例如垂直)接点464可通过每一相应源极/漏极444(例如图4B及4C中的相应源极/漏极444-(N-2)到444-N中的每一者)来形成。例如，每一相应接点464可穿过电介质458的一部分且可耦合到形成于电介质456的上表面上(例如与电介质456的上表面直接物理接触)的相应导体(例如相应导电偏移466)(例如通过与相应导体直接物理接触)。
相应导体(例如相应导电插塞468)可将每一相应导电偏移466耦合到相应存取线414-(N-2)到414-N中的每一者。例如，相应(例如垂直)导电插塞468可耦合到相应存取线414及相应导电偏移466(例如通过与相应存取线414及相应导电偏移466直接物理接触)且可穿过电介质456。
应注意，相应导电偏移466可为横向偏移，其可在电介质456的上表面上从相应接点464相对于z方向(例如沿x方向)横向延伸到相应导电插塞468，使得相应接点464可从相应导电插塞468横向偏移。在一些实例中，相应接点464、相应导电偏移466及相应导电插塞468可统称为可将相应源极/漏极444耦合到相应存取线414且因此耦合到相应梯级427的相应导体。
图5A到5C是根据本公开的数个实施例的对应于与形成存储器相关联的特定处理阶段的各种视图。在一些实例中，结合图5A到5C所描述的处理可称为转印技术，在所述转印技术期间，可形成单晶半导体(例如单晶硅)且随后将其转印到电介质的表面。例如，形成与电介质接触的单晶半导体(例如使用各种沉积技术)可能较困难。
在图5A中，将氢气(H2)植入单晶半导体530中以在单晶块体半导体530中形成氢植入物570。在图5B中，将包含氢植入物570的单晶块体半导体530耦合(例如附接)到形成于阶梯结构503(其可为阶梯结构103、403-1或403-2)上的电介质558(其可为电介质458)。例如，可颠倒单晶块体半导体530且随后通过将单晶块体半导体530接合为与电介质558的上表面直接物理接触来将单晶块体半导体530附接到电介质558。
在将单晶块体半导体530接合到电介质558之后，使图5B中的结构退火(例如在约400℃)以移除氢且在移除氢的位点处产生相对易碎(例如脆性)区域。在图5C中，在易碎区域处分裂单晶块体半导体530以使单晶块体半导体530的一部分接合到电介质558。应注意，形成与电介质接触的单晶半导体可能较困难，为此，(例如)根据图5A到5C中所描述的过程来形成单晶半导体530且随后将其接合到电介质558。
图6A到6I是根据本公开的数个实施例的对应于与形成存储器相关联的特定处理阶段的各种视图。图6A可为对应于特定处理阶段的x-z平面或y-z平面中的横截面。在一些实例中，处理阶段可包含可具有数个子步骤的数个步骤。
在图6A中，形成堆叠存储器阵列606，其可为本文中所揭示的各种存储器阵列。可在存储器阵列606上方形成电介质658，其可为电介质458或558。可将单晶半导体629(例如单晶硅)(其可为单晶半导体530)附接到电介质658的上表面(例如先前结合图5A到5C所描述)，使得单晶半导体629位于电介质658的上表面上方(例如且与电介质658的上表面直接物理接触)。例如，可形成单晶半导体629且随后使用结合图5A到5C所描述的转印技术来将其转印到电介质658的上表面以避免与在电介质658的上表面上形成单晶半导体629相关联的困难。
图6B是对应于对应于图6A的处理阶段之后的特定处理阶段的x-z平面中的横截面。例如，可在图6A中的半导体629上形成掩模(例如光致抗蚀剂)且图案化掩模以暴露用于移除的半导体629的部分。随后，可移除(例如通过蚀刻)部分，其停止于电介质658的上表面处以形成可分别为单晶半导体430-(N-2)到430-N的单晶半导体分段630-(N-2)到630-N。
图6C是对应于对应于图6B的处理阶段之后的特定处理阶段的x-z平面中的横截面。图6D是对应于图6C的特定处理阶段的沿图6C中的线D-D中的任何者观看的y-z平面中的横截面。因而，元件符号630可在图6D及后续视图的y-z平面中用于大体上是指单晶半导体分段630-(N-2)到630-N中的每一者或任何者。例如，可同时形成图6C及6D中的结构。
在图6C及6D中，在图6C及6D的结构上同时形成电介质，例如栅极电介质648(其可为栅极电介质448)。例如，栅极电介质648可形成于单晶半导体分段630-(N-2)到630-N中的每一者上且可包绕单晶半导体分段630-(N-2)到630-N中的每一者的一部分以相邻于单晶半导体分段630-(N-2)到630-N中的每一者的上表面及侧。
接着，同时在图6C及6D的栅极电介质648上形成导体672(例如多晶硅)(例如与栅极电介质648直接物理接触)，使得导体672包绕单晶半导体分段630-(N-2)到630-N中的每一者的一部分。例如，导体672可相邻于栅极电介质648的上表面及侧，栅极电介质648相邻于半导体分段630-(N-2)到630-N的上表面及侧。
接着，同时在图6C及6D的导体672上形成导体673(例如金属)(例如与导体672直接物理接触)，使得导体673包绕单晶分段630-(N-2)到630-N中的每一者的一部分。例如，导体673可相邻于导体672的上表面及侧，导体672相邻于栅极电介质648的上表面及侧。在一些实例中，导体672及导体673可共同形成栅极647，其可为栅极447。
接着，同时在图6C及6D的导体673上形成可不同于电介质658的电介质674(例如与导体673直接物理接触)，使得电介质674包绕半导体分段630-(N-2)到630-N中的每一者的一部分。例如，电介质674可相邻于导体673的上表面及侧，导体673相邻于栅极导体672的上表面及侧。在一些实例中，电介质674可在电介质658是氧化物时为氮化物及在电介质658是氮化物时为氧化物。
图6E是沿图6C中的线D-D中的任何者观看的y-z平面中的横截面，其对应于对应于图6C及6D的处理阶段之后的特定处理阶段。例如，可在图6D中的电介质674上形成掩模(例如光致抗蚀剂)且图案化掩模以暴露用于移除的电介质674、导体673及导体672的部分。随后，可移除(例如通过蚀刻)电介质674、导体673及导体672的部分，其停止于栅极电介质648中以使一些栅极电介质648留在单晶半导体分段630上。
移除过程形成单晶半导体分段630上的堆叠675，其包含栅极电介质648、栅极电介质648上的导体672、导体672上的导体673及导体673上的电介质674。随后，在堆叠675的(例如垂直)侧上形成电介质间隔物677。例如，可在电介质674、导体673及导体672与门极电介质648的一部分的(例如垂直)侧上形成电介质间隔物677。在一些实例中，电介质间隔物677可为相同于电介质674的电介质。间隔物677可促进在后续处理阶段中形成单晶半导体分段630中的从对准导电植入物。
图6F是沿图6C中线D-D中的任何者观看的y-z平面中的横截面，其对应于对应于图6E的处理阶段之后的特定处理阶段。在图6F中，电介质674及电介质间隔物677充当保护堆叠675的掩模，同时从单晶半导体分段630移除未受保护的栅极电介质648的部分。随后，将导电区域651(例如N-导电植入物)(其可为导电区域451)植入单晶半导体分段630中。例如，导电区域651可由于间隔物677而从对准。
图6G是沿图6C中线D-D中的任何者观看的y-z平面中的横截面，其对应于对应于图6F的处理阶段之后的特定处理阶段。在图6G中，在堆叠675及导电区域651的部分上形成掩模元件679(例如光致抗蚀剂)。随后，将源极/漏极644及源极/漏极645(例如N+源极/漏极)(其可为源极/漏极444及源极/漏极445)植入未由掩模元件679覆盖的导电区域651的部分中以延伸到未由掩模元件679覆盖的导电区域651的部分下面的单晶半导体分段630的部分中。沟道区域649(其可为沟道区域449)可介于由掩模元件覆盖的导电区域651的部分之间且因此介于源极/漏极644与源极/漏极645之间。
图6G中的相邻串驱动器640(其可为串驱动器440)可各自包含单晶半导体分段630的相应部分(其包含相应源极/漏极644及共享源极/漏极645)及直接位于相应沟道区域649上的堆叠675。每一相应串驱动器640可包含相应通道649与相应源极/漏极644之间的相应导电区域651及相应沟道649与源极/漏极645之间的相应导电区域651。
图6H是对应于对应于图6G的处理阶段之后的特定处理阶段的x-z平面中的横截面。图6I是对应于图6H的特定处理阶段的沿图6H中线I-I中的任何者观看的y-z平面中的横截面。因而，元件符号630可在图6I中用于大体上是指单晶半导体分段630-(N-2)到630-N中的每一者或任何者。例如，可同时形成图6H及6I中的结构。
可同时在图6H中的电介质674及6I中的串驱动器640上形成电介质681，例如旋涂电介质。随后，可(例如)通过化学机械平坦化(CMP)来移除电介质681的一部分，使得电介质681的上表面与电介质674的最上表面共面。
接着，可在电介质681的上表面及电介质674的最上表面上形成电介质683，例如原硅酸四乙酯(TEOS)、氧化物或其类似者。可在电介质683上形成掩模(图中未展示)且图案化掩模以暴露用于移除的电介质683及电介质681的部分。随后，可移除(例如通过蚀刻)部分以形成可停止于导体673及源极/漏极645处或导体673及源极/漏极645中的开口。
可在可停止于源极/漏极645处或源极/漏极645中的开口中形成导电接点660(其可为接点460)，使得接点660与源极/漏极645直接物理接触。可在可停止于导体673处或导体673中的开口中形成导电接点684，使得接点684与导体673直接物理接触。接着，可在电介质683上形成分别与接点660及684直接物理接触的导电线685及686。导电线685可耦合到电路系统，电路系统经配置以经由源极/漏极645来供应存取信号到串驱动器640。导电线686可耦合到逻辑电路系统(例如逻辑电路系统242或342)，逻辑电路系统经配置以供应控制信号到导体673及因此到栅极647以激活共同耦合到其串驱动器640。
在一些实例中，源极/漏极644可耦合到相应阶梯结构的梯级的存取线，如先前结合图4B及4C所描述。应注意，图6H可对应于图4D，且图6I可对应于图4B。
图7A是根据本公开的数个实施例的存储器700A(其可为本文中所揭示的各种存储器(存储器100))的一部分的俯视图。图7B是根据本公开的数个实施例的存储器700B(其可为本文中所揭示的各种存储器)的一部分的俯视图。图7C是沿图7A及7B中线7C-7C中的任何者观看的x-z平面中的横截面。
存储器700A及700B分别包含可直接位于阶梯结构(例如块435-1及435-2的相应阶梯结构403-1及403-2)上方的相应串驱动器740A及740B。串驱动器740A中的一者或串驱动器740B中的一者可直接位于相应阶梯结构(例如阶梯结构403-1)的梯级上方且耦合到所述梯级，且串驱动器740A的另一者或串驱动器740B的另一者可直接位于另一相应阶梯结构(例如阶梯结构403-2)的梯级上方且耦合到所述梯级。
串驱动器740A可分别包含形成于单晶半导体730A(其可为单晶半导体430、单晶半导体530或单晶半导体分段630)的相应部分中的单晶半导体鳍片788A(例如单晶硅鳍片)的相应群组。相应栅极747可位于鳍片788A的每一相应群组上。例如，由相应栅极747覆盖的单晶半导体鳍片788A的相应群组的相应部分可为相应沟道区域749。
每一相应串驱动器740A可包含相应源极/漏极744A(例如N+源极/漏极)，其可类似于源极/漏极444且可耦合到相应阶梯结构的梯级。例如，相应接点790可将每一相应源极/漏极744A耦合到相应阶梯结构的梯级。应注意，相应接点790可位于其相应源极/漏极744A下方。
源极/漏极745A(例如N+源极/漏极)(其可类似于源极/漏极445且可由相应串驱动器740A共有(例如共享))可介于鳍片788A的相应群组之间。接点792可将源极/漏极745A耦合到电路系统，电路系统经配置以在激活相应串驱动器740A之后供应存取信号到源极/漏极745A及因此到耦合到相应串驱动器740A的相应梯级。应注意，接点792可位于源极/漏极745A上方。
在一些实例中，相应导电区域793A(例如N-区域)可介于相应栅极747与相应源极/漏极744A之间。例如，包含相应区域793A中鳍片788A的部分的相应导电区域793A可经导电掺杂(例如到N-导电性)。在一些实例中，相应导电区域794A(例如N-区域)可介于相应栅极747与源极/漏极745A之间。例如，包含相应区域794A中鳍片788A的部分的相应导电区域794A可经导电掺杂(例如到N-导电性)。
在图7B中，单晶半导体鳍片788B的群组形成于单晶半导体730B(其可为单晶半导体430、单晶半导体530或单晶半导体分段630)中。串驱动器740B可分别包含单晶半导体鳍片788B的群组的相应部分。例如，单晶半导体鳍片788B的群组可由串驱动器740B共有。相应串驱动器740B的相应栅极747可位于单晶半导体鳍片788B的群组的相应部分上。例如，由相应栅极747覆盖的单晶半导体鳍片788B的相应部分可为相应沟道区域749。
每一相应串驱动器740B可包含相应源极/漏极744B(例如N+源极/漏极)，其可类似于源极/漏极444且可耦合到相应阶梯结构的梯级。例如，每一相应源极/漏极744B可包含鳍片788B的群组的相应部分，使得鳍片788B的群组的相应部分经导电掺杂(例如到N+导电性)。相应接点790可将相应源极/漏极744B耦合到相应阶梯结构的梯级。应注意，相应接点790可位于其相应源极/漏极744B下方。
源极/漏极745B(例如N+源极/漏极)(其可类似于源极/漏极445且可由相应串驱动器740B共有(例如共享))可介于相应控制栅极747之间。接点792可将源极/漏极745B耦合到电路系统，电路系统经配置以在激活相应串驱动器740B之后供应存取信号到源极/漏极745B及因此到耦合到相应串驱动器740B的相应梯级。例如，源极/漏极745B可包含鳍片788B的群组的相应部分，使得鳍片788B的群组的相应部分经导电掺杂(例如到N+导电性)。应注意，接点792可位于源极/漏极745B上方。
在一些实例中，相应导电区域793B(例如N-区域)可介于相应栅极747与相应源极/漏极744B之间。例如，包含相应区域793B中鳍片788B的部分的相应导电区域793B可经导电掺杂(例如到N-导电性)。在一些实例中，相应导电区域794B(例如N-区域)可介于相应栅极747与源极/漏极745B之间。例如，包含相应区域794B中鳍片788B的部分的相应导电区域794B可经导电掺杂(例如到N-导电性)。
在图7C中，图7A及7B中的单晶半导体730A及730B及鳍片788A及788B分别大体上称为单晶半导体730及鳍片788。在图7C中，电介质758(其可为电介质458或电介质658)可位于存储器阵列706(其可为本文中所描述的各种存储器阵列)上方。例如，电介质758可直接位于阶梯结构(例如阶梯结构103、403-1或403-2)上方且可延伸于阵列706的存储器单元区域(其可为本文中所揭示的各种存储器单元区域)上方。
电介质796(其可为氧化物)可形成于电介质758上(例如与电介质758直接物理接触)。单晶半导体730可位于电介质796上方，且因此可直接位于阶梯结构或存储器单元区域上方。在一些实例中，单晶半导体730可附接到电介质796的上表面，如先前结合图5A到5C所描述。鳍片788可由单晶半导体730形成，使得鳍片788从电介质796的上表面延伸。
相应栅极电介质748(其可为栅极电介质448或648)可围绕相应鳍片788的部分形成。例如，相应栅极电介质748可与相应鳍片788直接物理接触且可相邻于相应鳍片788的顶部及侧。栅极747可形成于栅极电介质748上(例如且与栅极电介质748直接物理接触)。
栅极747可相邻于相应栅极电介质748的顶部及侧。此可相较于平面栅极与平面单晶半导体之间的电容耦合面积而增大栅极747与鳍片788之间的电容耦合面积。因而，针对相同电容耦合面积，鳍式结构可占用比平面结构小的沿x方向的空间以借此允许阵列706上方的更高串驱动器密度(更多串驱动器)。
图8A是根据本公开的数个实施例的存储器800(其可为本文中所揭示的各种存储器)的一部分的俯视图。图8B及8C是根据本公开的数个实施例的与图8A相关联的各种横截面图。图8B是沿图8A中线8B-8B中的任何者观看的x-z平面中的横截面。图8C是沿图8A中线8C-8C中的任何者观看的x-z平面中的横截面。
存储器800包含可分别直接位于阶梯结构(例如块435-1及435-2的相应阶梯结构403-1及403-2)上方的串驱动器840-(N-2)到840-N的相应组。例如，串驱动器840-(N-2)到840-N可分别替换串驱动器440-(N-2)到440-N。
相应组的串驱动器840-(N-2)到840-N可分别直接位于相应阶梯结构的梯级827-(N-2)到827-N(如图8B及8C中所展示)上方且分别耦合到梯级827-(N-2)到827-N。应注意，梯级827-(N-2)到827-N可分别包含存取线814-(N-2)到814-N，其可为存取线414-(N-2)到414-N且可分别位于电介质802(其可为电介质102或402)上方。
来自每一组的串驱动器840可包含单晶半导体鳍片830的相应部分。例如，来自每一组的串驱动器840-(N-2)可包含鳍片830-(N-2)的相应部分；来自每一组的串驱动器840-(N-1)可包含鳍片830-(N-1)的相应部分；且来自每一组的串驱动器840-N可包含鳍片830-N的相应部分。在一些实例中，鳍片830-(N-2)到830-N可分别替换单晶半导体430-(N-2)到430-N。
来自每一组的串驱动器840中的每一者可包含相应源极/漏极844(例如N+源极/漏极)，其可类似于源极/漏极444且可耦合到相应阶梯结构的相应梯级。例如，相应串驱动器840的相应源极/漏极844可形成于相应鳍片830的相应部分中。相应接点890可将每一相应源极/漏极844耦合到相应梯级。例如，分别位于鳍片830-(N-2)到830-N中的源极/漏极844可通过接点890来分别耦合到存取线814-(N-2)到814-N，如图8C所示。应注意，相应接点890可穿过其相应源极/漏极844。
源极/漏极845(例如N+源极/漏极)(其可类似于源极/漏极445)可形成于对应于相应鳍片830的相应串驱动器之间的每一鳍片830中。例如，鳍片830-(N-2)中的源极/漏极845可介于串驱动器840-(N-2)之间且由串驱动器840-(N-2)共有；鳍片830-(N-1)中的源极/漏极845可介于串驱动器840-(N-1)之间且由串驱动器840-(N-1)共有；且鳍片830-N中的源极/漏极845可介于串驱动器840-N之间且由串驱动器840-N共有。相应接点892可将每一相应源极/漏极845耦合到电路系统，电路系统经配置以在激活相应串驱动器840之后供应存取信号到相应源极/漏极845及因此到耦合到共享相应源极/漏极845的相应串驱动器840的相应梯级827。应注意，接点892可位于其相应源极/漏极845上方。
相应栅极847(其可为栅极447)可共同耦合到每一组串驱动器840。由相应栅极847覆盖的鳍片830-(N-2)到830-N的相应部分可为相应组的相应串驱动器的相应沟道区域849。在一些实例中，相应栅极847可经耦合以接收用于激活耦合到相应栅极847的串驱动器840的控制信号。应注意，串驱动器840可为finFET。
相应导电区域850(例如N-区域)(其可类似于导电区域450)可形成于分别介于栅极847与源极/漏极844之间的每一相应鳍片830中。相应导电区域851(例如N-区域)(其可类似于导电区域451)可形成于分别介于栅极847与源极/漏极845之间的每一相应鳍片830中。
在图8B及8C中，电介质858(其可为电介质458或电介质658)可直接位于阶梯结构803(其可为阶梯结构103或阶梯结构403的一部分)上方。例如，电介质858可位于电介质856(其可为电介质456且可位于阶梯结构803上)上方。电介质896(其可为氧化物)可形成于电介质858上(例如与电介质858直接物理接触)。鳍片830可由可附接到电介质896的上表面的单晶半导体形成，如先前结合图5A到5C所描述。鳍片830可从电介质896的上表面延伸。
相应栅极电介质848(其可为栅极电介质448、648或748)可围绕相应鳍片830的部分形成。例如，相应栅极电介质848可与相应鳍片830直接物理接触且可相邻于相应鳍片830的顶部及侧。
栅极847可形成于栅极电介质848上(例如且与栅极电介质848直接物理接触)。栅极847可相邻于相应栅极电介质848的顶部及侧。此可相较于平面控制栅极与平面单晶半导体之间的电容耦合面积而增大栅极847与鳍片830之间的电容耦合面积。此允许较高串驱动器密度，使得相应串驱动器可直接位于每一相应梯级827上方且通过笔直接点890来耦合到每一相应梯级，如图8C中所展示。例如，相应接点890可穿过其相应源极/漏极844。
图9是根据本公开的数个实施例的存储器900(其可为本文中所揭示的各种存储器的一部分)的一部分的x-z平面中的横截面图。
存储器900可包含堆叠存储器阵列906，其可为(例如)堆叠存储器阵列106的一部分。阵列906可包含存储器单元区域901(其可为存储器单元区域101的一部分)及相邻于存储器单元区域901的阶梯结构903(其可为阶梯结构103的一部分)。串驱动器940-1到940-N的群组可直接位于阶梯结构903上方。例如，串驱动器940可为本文中所揭示的各种串驱动器。
阶梯结构903可包含可介于最上梯级916与最下梯级916之间的梯级927-1到927-N。阵列906可包含沿z方向的存取线914-1到914-N的(例如垂直)堆叠，使得梯级927-1到927-N分别包含存取线914-1到914-N。每一梯级927可包含相应电介质902上的相应存取线914。最上梯级916可包含电介质902上的上选择线912，且最下梯级916可包含电介质902上的下选择线912，电介质902可位于半导体907(其可为半导体107)上。
串驱动器940-1到940-N可分别直接位于存取线914-1到914-N上且耦合到存取线914-1到914-N。在一些实例中，串驱动器940-1到940-N可分别包含单晶半导体930-1到930-N，其可为单晶半导体430、单晶半导体530、单晶半导体分段630、鳍式单晶半导体730A、鳍式单晶半导体730B或单晶半导体鳍片830。
串驱动器940-1到940-N及因此单晶半导体930-1到930-N可位于电介质958上，电介质958可为电介质458、658、758或858且可位于存储器单元区域901及阶梯结构903上且因此位于阵列906上。例如，电介质958可位于电介质956上，电介质956可为电介质456或856且可位于存储器单元区域901及阶梯结构903上。单晶半导体930-1到930-N分别通过接点929-1到929-N来耦合到梯级927-1到927-N。
存取线914-1到914-N可分别耦合到存储器单元910-1到910-N。存储器单元910-1到910-N可经串联耦合以形成可相邻于半导体结构905(例如，其可垂直穿过存储器单元区域901)(其可为半导体结构105)的串串联耦合存储器单元。
串可介于选择晶体管908与选择晶体管909之间。例如，选择晶体管908可位于上选择线912与半导体结构905的相交处，且选择晶体管909可位于下选择线912与半导体结构905的相交处。
存储器单元910-1到910-N中的每一者可(例如)在半导体结构905与相应存取线914的相交处包含电荷存储结构9101，例如电荷陷阱或浮动栅极。存储器单元910-1到910-N中的每一者可包含可介于相应存取线914与相应电荷存储结构9101之间的电介质9103，例如阻隔电介质。例如，存储器单元910-i的电介质9103可介于存取线914-i与存储器单元910-i的电荷存储结构9101之间。
存储器单元910-1到910-N中的每一者可包含可介于相应电荷存储结构9101与半导体结构905之间的电介质9105，例如穿隧电介质。例如，存储器单元910-i的电介质9105可介于存储器单元910-i的电荷存储结构9101与半导体结构905之间。例如，电介质9103、电荷存储结构9101及电介质9105可完全包绕半导体结构905且可位于存取线914与半导体结构905的相交处。
选择晶体管909可包含可包含于下选择线912中的控制栅极。选择晶体管909的电介质9108(例如栅极电介质)可介于下选择线912与半导体结构905之间。例如，下选择线912及电介质9108及因此选择晶体管909可完全包绕半导体结构905。
选择晶体管908可包含可包含于上选择线912中的控制栅极。选择晶体管908的电介质9110(例如栅极电介质)可介于上选择线912与半导体结构905之间。例如，上选择线912及电介质9110及因此选择晶体管908可完全包绕半导体结构905。数据线922可通过(例如)接点924来耦合到半导体结构905的端且因此耦合到选择晶体管908。
图10是根据本公开的数个实施例的呈运算系统10120的形式的设备的框图。运算系统10120包含存储器系统10122，其可为(例如)存储系统，例如SSD、UFS装置、eMMC装置等等。然而，实施例不受限于特定类型的存储器系统。例如，存储器系统10122可充当系统10120的主存储器。
如图10中所展示，存储器系统10122可包含控制器10125，其可称为存储器系统控制器，因为控制器10125可控制存储器10128，存储器10128可为本文中所揭示的各种存储器。控制器10125耦合到主机10130及存储器10128。例如，存储器10128可包含数个存储器装置(例如裸片、芯片等等)且可充当存储器(例如主存储器)及/或运算系统10120的存储容量。
存储器10128可经由接口10133(例如存储器接口)来耦合到控制器10125，接口10133可包含数据总线且可支持各种标准及/或符合各种接口类型(例如双倍数据速率(DDR)等等)。控制器10125可从主机10130接收命令，例如读取及写入命令。例如，控制器10125可从主机10130经由主机接口10137接收写入到存储器10122的主机数据。如本文中所使用，存储器系统10122、控制器10125、存储器10128或控制器10140还可被单独视作“设备”。
主机10130可为(例如)主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动装置(例如蜂窝式电话)、网络服务器、物联网(IoT)启用装置或记忆卡读取器及各种其它类型的主机。例如，主机10130可包含能够通过可包含总线的接口10137来存取存储器10128(例如经由控制器10125)的一或多个处理器。接口10137可为标准化接口，例如串行进阶技术附件(SATA)、外围组件互连快速(PCIe)或通用串行总线(USB)及各种其它接口。
存储器10128可包含数个存储器阵列1006(例如统称为阵列1006)及控制器10140(其可称为嵌入式控制器)。在一些实例中，阵列1006可为堆叠存储器阵列(例如3DNAND阵列)，其可为阵列106或906。串驱动器(例如本文中所揭示的各种串驱动器)可位于存储器阵列1006上方。例如，存储器阵列1006可包含阶梯结构。阶梯结构的梯级可分别共同耦合到存储器阵列1006中非易失性存储器单元的相应层级。存储器阵列1006上方的相应串驱动器可包含分别耦合到梯级的相应单晶半导体结构。
控制器10140可定位于存储器10128内部且可从控制器10125经由存储器接口10133接收命令(例如写入命令、读取命令等等)。控制器10140可包含状态机及/或排序器。控制器10140可经配置以控制存储器10128的操作。
在以上详细描述中，参考构成本公开的一部分的附图，且附图中通过说明来展示特定实例。在图式中，相同元件符号描述所有若干视图中的大体上类似组件。可利用其它实例，且可在不背离本公开的范围的情况下作出结构、逻辑及/或电改变。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图号且剩余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。例如，130可是指图1中的元件“30”，且图4A中的类似元件可称为430。应了解，可新增、交换及/或消除本文各种实施例中所展示的元件以提供本公开的数个额外实施例。另外，应了解，图中所提供的元件的比例及相对尺度希望说明本公开的实施例且不应被视为意在限制。
如本文中所使用，“数个”或“一定量”某物可是指一或多个此类事物。例如，数个或一定量存储器单元可是指一或多个存储器单元。“多个”某物意指两个或更多个。如本文中所使用，同时执行的多个动作是指在特定时段内至少部分重迭的动作。如本文中所使用，术语“耦合”可包含电耦合、直接耦合及/或无介入元件的直接连接(例如通过直接物理接触)、通过介入元件的间隔耦合及/或连接或无线耦合。术语“耦合”可进一步包含彼此配合或相互作用(例如呈因果关系)的两个或更多个元件。
尽管本文中已说明及描述特定实例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本公开希望涵盖本公开的一或多个实施例的调适或变化。应了解，已以说明方式而非限制方式进行以上描述。应参考所附权利要求书及此权利要求书所授权的等效物的全范围来确定本公开的一或多个实例的范围。

Claims (17)

1.一种存储器，其包括：
堆叠存储器阵列，其包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到相应存取线；及
多个驱动器，其位于所述堆叠存储器阵列上方；
其中每一相应驱动器包括单晶半导体鳍片，所述单晶半导体鳍片包括耦合到相应存取线的导电区域；且
其中：
所述导电区域是所述单晶半导体鳍片的第一部分中的第一源极/漏极；
所述单晶半导体鳍片进一步包括：第二源极/漏极，其位于所述单晶半导体鳍片的第二部分中；及
沟道区域，其位于第一部分与第二部分之间的所述单晶半导体鳍片的第三部分中；及
每一相应驱动器包括包绕所述沟道区域的栅极。
2.根据权利要求1所述的存储器，其中每一相应存取线形成阶梯结构的相应梯级且所述多个驱动器直接位于所述阶梯结构上方。
3.根据权利要求1所述的存储器，其进一步包括所述堆叠存储器阵列与所述单晶半导体鳍片之间的电介质。
4.根据权利要求1所述的存储器，其中所述栅极由所述多个驱动器共有。
5.根据权利要求1所述的存储器，其中所述第二源极/漏极经耦合以接收存取信号以存取共同耦合到所述相应存取线的所述存储器单元。
6.根据权利要求1所述的存储器，其中所述第二源极/漏极耦合到所述堆叠存储器阵列下方的逻辑电路系统。
7.根据权利要求1所述的存储器，其中所述第二源极/漏极耦合到所述堆叠存储器阵列上方的逻辑电路系统。
8.根据权利要求1所述的存储器，其中每一相应驱动器包括所述栅极与所述沟道区域之间的栅极电介质。
9.根据权利要求1所述的存储器，其中所述栅极包括多晶硅及金属中的至少一者。
10.一种存储器，其包括：
堆叠存储器阵列，其包括阶梯结构，所述阶梯结构包括分别共同耦合到存储器单元的多个层级的存储器单元的相应层级的相应存取线梯级；
多个单晶半导体鳍片，其位于所述阶梯结构上方的层级处，每一相应单晶半导体鳍片直接位于相应梯级上方，每一相应单晶半导体鳍片包括：
第一源极/漏极，其耦合到所述相应梯级；
第二源极/漏极，其经耦合以接收用于存取存储器单元的所述相应层级的信号；及
沟道区域，其介于所述第一源极/漏极与所述第二源极/漏极之间；及
栅极，其共同耦合到所述多个单晶半导体鳍片的所述沟道区域。
11.根据权利要求10所述的存储器，其进一步包括每一沟道区域与所述栅极之间的栅极电介质，所述栅极电介质将所述栅极耦合到每一沟道区域。
12.根据权利要求11所述的存储器，其中所述栅极及所述栅极电介质包绕所述鳍片的部分。
13.根据权利要求10所述的存储器，其中所述第一源极/漏极及所述第二源极/漏极具有第一导电电平；且每一相应单晶半导体鳍片进一步包括所述第一源极/漏极与所述沟道区域之间及所述第二源极/漏极与所述沟道区域之间的导电区域，所述导电区域具有低于所述第一导电电平的第二导电电平。
14.一种存储器，其包括：
堆叠存储器阵列，其包括多个块，每一相应块包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到多个存取线的相应存取线，每一存取线形成所述相应块的阶梯结构的相应梯级，使得所述相应块的所述阶梯结构分别具有共同层级处的梯级；
多个单晶半导体，其位于所述阶梯结构上方的层级处，使得相应单晶半导体结构由所述共同层级中的每一者处的所述梯级共有；
其中每一相应单晶半导体包括：
第一源极/漏极，其耦合到所述共同层级处的所述梯级中的每一者；
第二源极/漏极，其介于所述共同层级处的所述梯级之间；及
沟道区域，其位于所述第二源极/漏极与所述第一源极/漏极之间的所述共同层级处的所述梯级中的每一者上方，使得沟道区域位于每一相应块的每一相应梯级上方；及
相应栅极，其共同耦合到每一相应块的每一相应梯级上方的所述沟道区域。
15.根据权利要求14所述的存储器，其进一步包括所述阶梯结构与所述多个单晶半导体之间的电介质。
16.根据权利要求15所述的存储器，其中所述电介质包括氧化物。
17.一种存储器，其包括：
堆叠存储器阵列，其包括存储器单元的多个层级，存储器单元的每一相应层级共同耦合到相应存取线；及
多个驱动器，其位于所述堆叠存储器阵列上方；
其中每一相应驱动器包括多个单晶半导体鳍片，其中每一相应单晶半导体鳍片包括耦合到相应存取线的导电区域；且其中：
所述导电区域是每一相应单晶半导体鳍片的第一部分中的第一源极/漏极；
每一相应单晶半导体鳍片进一步包括：
第二源极/漏极，其位于每一相应单晶半导体鳍片的第二部分中；及
沟道区域，其位于第一部分与第二部分之间的每一相应单晶半导体鳍片的第三部分中；及
每一相应驱动器包括包绕所述沟道区域的栅极。
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