KR100796090B1 - 비휘발성 반도체 메모리 및 그 제조 방법 - Google Patents

비휘발성 반도체 메모리 및 그 제조 방법 Download PDF

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Abstract

비휘발성 반도체 메모리는 소자 분리 영역에 의해 서로 분리되어 열 방향을 따라 연장하는 복수의 활성 영역(AA); 복수의 활성 영역에 수직인 행 방향을 따라 연장하는 복수의 워드 라인/제어 게이트 라인; 및 메모리 셀 트랜지스터를 포함하는데, 각각의 메모리 셀 트랜지스터는 SOI 반도체 층, 소스/드레인 영역, SOI 반도체 층 상에 제공된 터널링 절연막, 반도체 층 상의 터널링 절연막 상에 배치된 소스/드레인 영역 사이에 샌드위칭된 부유 게이트 금속/폴리실리콘 전극 층, 부유 게이트 금속/폴리실리콘 전극 층 상에 배치된 게이트간 절연막, 및 게이트간 절연막을 개재하여 상기 부유 게이트 금속/폴리실리콘 전극 층 상에 배치된 제어 게이트 금속 전극 층을 포함한다.
소스/드레인 영역, STI, 부유 게이트 전극 층, 제어 게이트 전극 층, 게이트간 절연막, 금속 실리사이드 막, 버퍼층

Description

비휘발성 반도체 메모리 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND FABRICATION METHOD FOR THE SAME}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀을 도시한 단면도.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리로서 NAND 플래시 메모리를 도시한 개략적인 회로도.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 평면도 패턴을 개략적으로 도시한 도면.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 8은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 9는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 10은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 3의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면.
도 11은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 내의 측벽 제어 게이트 구조를 갖는 메모리 셀의 단면을 개략적으로 도시한 도면.
도 12는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 평면도 패턴을 개략적으로 도시한 도면.
도 13은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리로서 측벽 게이트 구조를 갖는 메모리 셀을 갖고있는 NAND 플래시 메모리를 도시한 개략적인 회로도.
도 14는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 15는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면.
도 16은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 18은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 19는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 20은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면.
도 21은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 22는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 23은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀의 단면을 도시한 단면도.
도 24는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 25는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 26은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 27은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 28은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면.
도 29는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면.
도 30은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 31은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 한 단계를 설명하는 도 12의 III-III 선을 따라 절취하여, 개략적으로 도시한 도면.
도 32는 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 메모리의 응용예로서 플래시 메모리 장치 및 시스템을 도시한 개략적인 블록도.
도 33은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 메모리 카드의 내부 구조를 개략적으로 도시한 블록도.
도 34는 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 메모리 카드의 내부 구조를 개략적으로 도시한 블록도.
도 35는 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 메모리 카드의 내부 구조를 개략적으로 도시한 블록도.
도 36은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 IC 카드를 개략적으로 도시한 도면.
도 37은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 IC 카드의 내부 구조를 개략적으로 도시한 블록도.
도 38은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리가 적용되는 IC 카드의 내부 구조를 개략적으로 도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
4 : 부유 게이트 폴리실리콘 전극 층
10 : 반도체 기판
12 : SOI 절연층
14 : SOI 반도체 층
16 : n+ 소스/드레인 영역
18 : 터널링 절연막
25 : 게이트간 절연막
26 : 버퍼층
28 : 층간 절연막
30 : 소자 분리 영역
70 : 제어 게이트 금속 전극 층
본 출원은 2005년 12월 1일자로 출원된 일본 특허 출원 P2005-348371호에 기초하고, 그 우선권을 주장하는 것으로; 그 전체 내용은 여기에서 참조로 사용된다.
본 발명은 실리콘-온-절연체(SOI) 기판을 사용하는 비휘발성 반도체 메모리에 관한 것이다. 특히, 본 발명은 더욱 고속의 성능, 및 미세 패턴의 제조 공정 소형화를 특징으로 하는 비휘발성 반도체 메모리 및 그 제조 방법에 관한 것이다.
NAND 플래시 EEPROM은 전기적으로 소거가능/프로그램가능하고 고도로 집적된 비휘발성 반도체 메모리로서 공지되어 있다. NAND 플래시 EEPROM 내의 메모리 셀 트랜지스터들의 각각은 반도체 기판 상의 절연막을 통해 전하를 축적하기 위한 부유 게이트 전극층, 및 게이트간 절연막을 개재하여 상기 부유 게이트 전극층 상에 배치된 제어 게이트 전극층을 적층함으로써 구성된 '적층형 게이트 구조'를 갖는다.
NAND 셀 유닛은 소스 또는 드레인 영역이 인접한 메모리 셀 트랜지스터들에 의해 공유되는 복수의 메모리 셀 트랜지스터를 열 방향을 따라 직렬로 접속하고, 직렬로 접속된 메모리 셀 트랜지스터의 어느 한 단부에서 선택 게이트 트랜지스터를 더 배치함으로써 구성된다.
메모리 셀 어레이는 행렬로 배열된 복수의 NAND 메모리 셀 유닛을 갖는다. 더구나, 행 방향과 평행하게 배열된 복수의 NAND 셀 유닛은 NAND 셀 블록이라 칭해 진다. 동일한 행 방향으로 배열된 복수의 선택 게이트 트래지스터의 게이트 전극은 동일한 선택 게이트 라인에 접속되고, 동일한 행 방향으로 배열된 복수의 메모리 셀 트랜지스터의 제어 게이트 전극은 동일한 제어 게이트 라인에 접속된다.
메모리 셀 트랜지스터의 미세 패턴의 공정 소형화가 개발됨에 따라, 인접한 메모리 셀 트랜지스터들 사이의 용량성-결합 효과의 영향, 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터의 도전 채널 내의 쇼트-채널 효과, STI 영역 내의 기생 용량의 영향, 및 반도체 기판과 메모리 셀 트랜지스터의 각 채널 영역 사이의 기생 용량의 영향은 훨씬 더 증가하고 있다. 그러므로, 용량성-결합, 기생 용량 및 쇼트-채널 효과의 영향은 매우 감소되어야 한다. 더구나, 메모리 셀 트랜지스터가 소형화됨에 따라, 게이트 처리를 위한 게이트 접촉 홀의 애스펙트 비가 증가하여, 제조 공정의 어려움을 증가시킨다.
적층형 게이트 구조는 부유 게이트 및 제어 게이트로 구성된 2층 게이트 구조의 형성 후 공동 처리를 통해 형성된다.
얕은 트렌치 분리(STI)를 통해 서로 분리되어 SOI 기판 상의 SOI 층 내에 격자 구조로 형성된 소자 영역을 형성하는 활성 영역, 및 이 활성 영역 내에 설치된 메모리 셀을 갖는 NAND EEPROM은 이미 개시되어 있다(예를 들어, 일본 특허 출원 공개 제11-163303호 참조).
한편, 산화 실리콘 막을 통해 SOI층 표면 상에 절연막을 퇴적하고, 절연막의 게이트 전극 형성 영역 내에 개구부를 형성하며, 그 안에 이온을 주입하고, 어닐링 처리를 통해 소스 및 드레인을 형성한 다음에, 금속 게이트를 매립하는 절연 게이 트 트랜지스터의 제조 방법도 또한 이미 개시되어 있다(예를 들어, 일본 특허 출원 공개 제2001-185731호 참조).
본 발명의 한 실시양상은 절연층 상에 배치된 반도체 층; 반도체 층 내에 배치되고, 소자 분리 영역에 의해 서로 분리되어, 열 방향을 따라 연장하는 복수의 활성 영역; 복수의 활성 영역에 수직인 행 방향을 따라 연장하는 복수의 워드 라인; 및 반도체 층 상에 행렬로 배열된 복수의 메모리 셀 트랜지스터를 포함하는 비휘발성 반도체 메모리에 관한 것이다. 각각의 메모리 셀 트랜지스터는 복수의 활성 영역 상에 제공된 소스/드레인 영역; 반도체 층 상에 제공된 터널링 절연막을 개재하여 상기 소스/드레인 영역 사이에 샌드위칭된 부유 게이트 폴리실리콘 전극 층; 부유 게이트 폴리실리콘 전극 층 상에 배치된 게이트간 절연막; 및 게이트간 절연막을 개재하여 상기 부유 게이트 폴리실리콘 전극 층 상에 배치된 제어 게이트 금속 전극 층을 포함한다.
본 발명의 다른 실시양상은 절연층 상에 배치된 반도체 층; 반도체 층 내에 배치되고, 소자 분리 영역에 의해 서로 분리되어, 열 방향을 따라 연장하는 복수의 활성 영역; 복수의 활성 영역에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인; 및 반도체 층 상에 행렬로 배열된 복수의 메모리 셀 트랜지스터를 포함하는 비휘발성 반도체 메모리에 관한 것이다. 각각의 메모리 셀 트랜지스터는 복수의 활성 영역 상에 제공된 소스/드레인 영역; 소스/드레인 영역 사이에 샌드위칭되고, 반도체 층 상에 제공된 터널링 절연막을 개재하여 배치된 부유 게이트 전극 층; 부유 게이트 전극 층의 측벽 상에 배치되고, 소스/드레인 영역 상의 터널링 절연막 상에 배치된 게이트간 절연막; 및 터널링 절연막 및 게이트간 절연막을 개재하여 소스/드레인 영역에 대면하고, 게이트간 절연막을 개재하여 부유 게이트 전극 층의 측벽에 접촉하게 배치된 제어 게이트 금속 전극 층을 포함한다.
본 발명의 다른 실시양상은 비휘발성 반도체 메모리의 제조 방법에 관한 것으로, 이 방법은 절연층 상에 형성되는 반도체 층 상에 터널링 절연막을 형성하는 단계; 터널링 절연막 상에 부유 게이트 폴리실리콘 전극 층을 형성하는 단계; 부유 게이트 폴리실리콘 전극 층, 터널링 절연막, 반도체 층 및 절연층을 에칭하여 제거하는 단계; 소자 분리 영역을 형성하는 단계; 부유 게이트 폴리실리콘 전극 층 및 소자 분리 영역 상에 게이트간 절연막을 퇴적하고, 연속적으로 게이트간 절연막 상에 질화막을 퇴적하는 단계; 질화막, 게이트간 절연막 및 부유 게이트 폴리실리콘 전극 층을 에칭하고 제거하여, 터널링 절연막을 노출시키는 단계; 반도체 층 내에 소스/드레인 영역을 형성하는 단계; 전체 장치 표면의 전역에 층간 절연막을 퇴적하는 단계; 전체 장치 표면을 평탄화하고, 질화막 및 층간 절연막을 노출시키는 단계; 질화막을 제거하는 단계; 전체 장치 표면의 전역에 제어 게이트 금속 전극 층을 퇴적하는 단계; 층간 절연막이 노출될 때까지 전체 장치 표면을 평탄화하는 단계; 및 금속 다마신(damascene) 공정을 통해 제어 게이트 금속 전극 층을 채우고 형성하는 단계를 포함한다.
본 발명의 다양한 실시예는 첨부 도면을 참조하여 설명된다. 동일하거나 유 사한 참조번호는 도면 전체에서 동일하거나 유사한 부분 및 구성요소에 붙여지고, 동일하거나 유사한 부분 및 구성요소의 설명은 생략되거나 단순화될 것이라는 것을 알 수 있을 것이다.
도면을 참조하여, 본 발명의 실시예가 아래에 설명된다. 아래 나타낸 실시예들은 본 발명에 따른 기술적 사상을 구현하기 위해 사용되는 장치 및 방법을 예시한 것으로, 본 발명에 따른 기술적 사상을 아래에 나타낸 것들로 제한하지 않는다. 본 발명에 따른 이러한 기술적 사상은 청구범위 내에 속하는 여러가지 변경을 수용할 수 있다.
다음에, 본 발명의 제1 내지 제3 실시예에 대해 도면을 참조하면서 설명한다. 이들 도면은 단지 개략도일 뿐이므로, 각 부분의 두께와 그것의 2차원 크기 사이의 관계, 및 각 부분들의 두께의 비는 본 발명에 따른 실물과 일치하지 않을 수도 있다. 게다가, 도면들 사이에서 크기의 관계 및 비가 서로 다른 부분이 있는 것은 당연하다.
본 발명에 따른 기술적 사상은 청구된 발명의 범위 내에서 여러가지 변형으로 변경될 수 있다
본 발명에 따른 비휘발성 반도체 메모리 및 그 제조 방법은 애스펙트 비의 감소, 인접한 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 저전력 소비 및 고속 동작성을 가능하게 한다.
[제1 실시예]
(기본 구조)
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터의 기본 구조는 도 1에 도시된 바와 같이, 반도체 기판(10) 내에 형성된 SOI 절연층(12), SOI 절연층(12) 상에 형성된 SOI 반도체 층(14), SOI 반도체 층(14) 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16), SOI 반도체 층(14) 상에 배치된 터널링 절연막(18), 터널링 절연막(18)을 통해 n+ 소스/드레인 영역(16) 사이에 샌드위칭된 채널 영역 상에 배치된 부유 게이트 폴리실리콘 전극 층(4), 및 게이트간 절연막(25)을 통해 부유 게이트 폴리실리콘 전극 층(4) 상에 배치된 제어 게이트 금속 전극 층(70)을 포함하는 적층형 구조이다. 도 1은 열 방향으로 I-I 선을 따라 절취하여 도 3에 도시된 평면도 패턴 구조 내의 활성 영역의 단면에 있어서의 메모리 셀 트랜지스터 구조에 대응한다.
(NAND 회로 구조)
도 2에 개략적으로 도시된 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 어레이(33)의 회로 구조는 NAND 메모리 셀 어레이의 회로 구조를 포함한다.
복수의 NAND 셀 유닛(32)의 각각은 도 2에 상세하게 도시된 바와 같이, 메모리 셀 트랜지스터(M0 내지 M15) 및 선택 게이트 트랜지스터(SG1 및 SG2)에 의해 구성된다. 선택 게이트 트랜지스터(SG1)의 드레인은 각각의 비트 라인 접촉부(CB)를 통해 비트 라인(..., BLj-1, BLj, BLj+1, ...)에 접속되는 반면, 선택 게이트 트랜지 스터(SG2)의 소스는 각각의 소스 라인 접촉부(CS)를 통해 공통 소스 라인(SL)에 접속된다.
복수의 메모리 셀 트랜지스터(M0 내지 M15)는 각각의 메모리 셀 트랜지스터의 n+ 소스/드레인 영역을 통해 복수의 비트 라인(BLj-1, BLj, BLj+1)의 열 방향을 따라 연장하여 직렬로 접속되고, 선택 게이트 트랜지스터(SG1 및 SG2)는 메모리 셀 트랜지스터(M0 내지 M15)의 어느 한 단부 위에 배치되며, 비트 라인 접촉부(CB) 및 소스 라인 접촉부(CS)는 이들 선택 게이트 트랜지스터(SG1 및 SG2)를 통해 접속된다. 결과적으로, 이것은 복수의 비트 라인(..., BLj-1, BLj, BLj+1, ...)에 수직인 복수의 워드 라인(WL0, WL1, WL2, WL3, ..., WL14 및 WL15)의 행 방향을 따라 연장하여 병렬로 배열된 NAND 셀 유닛(32)의 각각을 구성한다.
메모리 셀 트랜지스터(M0 내지 M15)는 n+ 소스/드레인 영역(16)과 동일한 도전성을 갖는 채널 영역을 포함하여, 공핍 모드 MIS 트랜지스터를 구성할 수 있다는 것을 알기 바란다. 이와 유사하게, 메모리 셀 트랜지스터(M0 내지 M15)는 n+ 소스/드레인 영역(16)과 반대의 도전성을 갖는 채널 영역을 포함하여, 증가 모드 MIS 트랜지스터를 구성할 수 있다. 'MIS 트랜지스터'는 게이트 전극과 채널 영역 사이에 배치된 절연막(게이트 절연막)을 통한 게이트 전압의 인가에 의해 채널 전류의 전도를 제어하도록 구성된 전계-효과 트랜지스터(FET) 또는 정전 유도 트랜지스터(SIT)로서 정의된다. 그것은 산화 실리콘 막(SiO2)이 게이트 절연막으로서 사용 될 때 금속-산화물 반도체 전계-효과 트랜지스터(MOSFET)라 불린다.
(평면도 패턴 구조)
도 3은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 어레이의 평면도 패턴을 개략적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 열 방향을 따라 연장하고 소자 분리 영역(STI)에 의해 서로 분리된 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8) 및 이 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8)에 직각인 행 방향을 따라 연장하는 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)을 포함하고, SOI 절연층 상에 행렬로 배치된 복수의 메모리 셀 트랜지스터를 갖고 있고; 또한 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8)과 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)의 교점 상에 배치된 부유 게이트(FG)를 각각 포함하는 메모리 셀 트랜지스터(MC)를 더 포함한다.
(장치 구조)
도 4 내지 7 및 9는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 단계를 설명하는 도 3의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면이다.
도 8 및 10은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 공정의 단계를 설명하는 도 3의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면이다. 도 3에서, I-I 선은 활성 영역(AA3) 상에서 열 방향을 따라 연장하는 섹션 라인을 나타내고, II-II 선은 워드 라인(WL2) 상에서 행 방향을 따 라 연장하는 섹션 라인을 나타낸다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 적층형 게이트 메모리 셀 트랜지스터는 열 방향을 따라 연장하고 소자 분리 영역(STI)에 의해 서로 분리되는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)과, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)에 수직인 행 방향을 따라 연장하는 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)과의 교점 상에 배치되고; 각각의 메모리 셀 트랜지스터는 도 7 및 8 또는 9 및 10에 도시된 바와 같이, 반도체 기판(10); 반도체 기판(10) 내에 배치된 SOI 절연층(12); SOI 절연층(12) 상에 배치된 SOI 반도체 층(14); SOI 반도체 층 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16); SOI 반도체 층(14) 상에 배치된 터널링 절연막(18); 터널링 절연막(18) 상에 배치된 부유 게이트 폴리실리콘 전극층(4); 부유 게이트 폴리실리콘 전극층(4) 상에 배치된 게이트간 절연막(25); 및 게이트간 절연막(25) 상에 배치된 제어 게이트 금속 전극층(70)에 의해 구성된다.
도 7은 도 3의 활성 영역(AA3) 상에서 I-I 선을 따라 절취한 단면을 개략적으로 도시함으로써, 도 1에 도시된 적층형 게이트 구조를 갖는 메모리 셀 트랜지스터가 열 방향을 따라 연장하여 배열되어 NAND 열을 구성하는 것을 도시하고 있다. 각 메모리 셀 트랜지스터의 부유 게이트 폴리실리콘 전극 층(4), 게이트간 절연막(25) 및 제어 게이트 금속 전극 층(70)으로 각각 구성된 적층형 게이트 구조는 층간 절연막(28)에 의해 서로 분리된다. 도 7에서, 도 7의 지면에 수직으로 뻗어 있는 제어 게이트 금속 전극 층(70)은 도 2 및 3에 도시된 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)에 대응한다.
도 8은 도 3의 워드 라인(WL2) 상에서 II-II 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 7에 도시된 II-II 선을 따라 절취한 단면에 대응한다. 도 8로부터 명백히 알 수 있는 바와 같이, 각 메모리 셀 트랜지스터의 SOI 반도체 층(14), 터널링 절연막(18) 및 부유 게이트 폴리실리콘 전극 층(4)으로 각각 구성된 적층형 구조는 소자 분리 영역(STI)(30)에 의해 서로 분리된다. 도 8에 도시된 구조에서, 각각의 STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI(30)의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 각 STI(30)의 하부가 SOI 절연층의 표면에 닿을 수 있도록 조정될 수 있다. 대안적으로, STI(30)는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 인접한 메모리 셀 트랜지스터는 행 방향을 따라 서로 확실하게 분리될 수 있다.
더구나, 도 8로부터 명백히 알 수 있는 바와 같이, 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)은 부유 게이트 폴리실리콘 전극층(4) 및 STI(30)로 구성된 전체의 평탄화된 장치 표면의 전역에 걸쳐 게이트간 절연막(ONO 막)(25) 및 제어 게이트 금속 전극 층(70)을 형성한 후에 형성된다.
(제1 실시예의 변형예)
본 발명의 제1 실시예의 변형예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터는 열 방향을 따라 연장하고 STI에 의해 서로 분리되는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)과, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)에 수직인 행 방향을 따라 연장하는 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)과의 교점 상에 배치되고; 각각의 메모리 셀 트랜지스터는 도 9 및 10에 도시된 바와 같이, 반도체 기판(10); 반도체 기판(10) 내에 배치된 SOI 절연층(12); SOI 절연층(12) 상에 배치된 SOI 반도체 층(14); SOI 반도체 층 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역; SOI 반도체 층(14) 상에 배치된 터널링 절연막(18); 터널링 절연막(18) 상에 배치된 부유 게이트 폴리실리콘 전극층(4); 부유 게이트 폴리실리콘 전극층(4) 상에 배치된 게이트간 절연막(25); 게이트간 절연막(25) 상에 배치된 버퍼층(26); 및 버퍼층(26) 상에 배치된 제어 게이트 금속 전극층(70)에 의해 구성된다. 본 발명의 제1 실시예의 변형예의 특성은 버퍼층(26)이 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이에 놓이는 것으로; 버퍼층(26)은 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이의 접착 특성의 향상, 및 제어 게이트 금속 전극 층(70), 게이트간 절연막(25) 및 부유 게이트 폴리실리콘 전극 층(4)으로 구성된 MIS 구조의 신뢰성의 향상을 제공한다.
도 9는 도 3의 활성 영역(AA3) 상에서 I-I 선을 따라 절취한 단면을 개략적으로 도시함으로써, 도 1에 도시된 적층형 게이트 구조를 갖는 메모리 셀 트랜지스터가 열 방향을 따라 연장하여 배열되어 NAND 열을 구성하는 것을 도시하고 있다. 각 메모리 셀 트랜지스터의 부유 게이트 폴리실리콘 전극 층(4), 게이트간 절연막(25), 버퍼층(26) 및 제어 게이트 금속 전극 층(70)으로 각각 구성된 적층형 게이트 구조는 층간 절연막(28)에 의해 서로 분리된다. 도 9에서, 지면에 수직으로 뻗어 있는 제어 게이트 금속 전극 층(70)은 도 2 및 3에 도시된 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)에 대응한다.
도 10은 도 3의 워드 라인(WL2) 상에서 II-II 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 9에 도시된 II-II 선을 따라 절취한 단면에 대응한다. 도 10으로부터 명백히 알 수 있는 바와 같이, 각 메모리 셀 트랜지스터의 SOI 반도체 층(14), 터널링 절연막(18) 및 부유 게이트 폴리실리콘 전극 층(4)으로 각각 구성된 적층형 구조는 STI(30)에 의해 서로 분리된다. 도 10에 도시된 구조에서, STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI(30)의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 STI(30)의 하부가 SOI 절연층의 표면에 닿을 수 있도록 조정될 수 있다. 대안적으로, STI(30)는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 인접한 메모리 셀 트랜지스터는 행 방향을 따라 서로 확실하게 분리될 수 있다.
더구나, 도 10으로부터 명백히 알 수 있는 바와 같이, 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)은 부유 게이트 폴리실리콘 전극층(4) 및 STI(30)로 구성된 전체의 평탄화된 장치 표면의 전역에 걸쳐 게이트간 절연막(ONO 막)(25), 버퍼층(26) 및 제어 게이트 금속 전극 층(70)을 형성한 후에 형성된다.
(선택 게이트 트랜지스터)
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터(M0 내지 M15)에 인접하여 형성된 선택 게이트 트랜지스터(SG1, SG2)는 반도체 기판(10); 반도체 기판(10) 내에 배치된 SOI 절연층(12); SOI 절연층(12) 상에 형성된 SOI 반도체 층(14); SOI 반도체 층 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16); SOI 반도체 층(14) 상에 배치된 터널링 절연막(18); 터널링 절연막(18) 상에 배치된 부유 게이트 폴리실리콘 전극층(4); 부유 게이트 폴리실리콘 전극층(4) 상에 배치된 개구부를 갖는 게이트간 절연막(25); 및 개구부를 갖는 게이트간 절연막(25) 상에 배치된 제어 게이트 금속 전극층(70)에 의해 구성된다. 그와 같이 형성된 선택 게이트 트랜지스터는 각각, 도 2에 도시된 바와 같이, 선택 게이트 라인(SGD 및 SGS)에 접속된 게이트 전극을 갖는 트랜지스터(SG1, SG2)에 대응한다.
선택 게이트 트랜지스터(SG1, SG2)의 게이트 전극이 되고, 복수의 워드 라인(WL0, WL1, WL2, ..., WL15)에 나란히 배열된 선택 게이트 라인(SGD 및 SGS)은 제어 게이트 금속 전극 층(70)과 동일한 방식으로 형성될 수 있다.
(제조 방법)
(a) 먼저, 반도체 기판(10), 반도체 기판(10) 내에 형성된 SOI 절연층(12), 및 SOI 절연층(12) 상에 형성된 SOI 반도체 층(14)으로 구성된 SOI 기판이 준비되 고, 터널링 절연막(18)이 SOI 반도체 층(14) 상에 형성되며, 그 다음에 부유 게이트 폴리실리콘 전극층(4)이 터널링 절연막(18) 상에 형성된다.
여기에서, SiO2, 사파이어(Al2O3) 등은 SOI 구조를 달성할 수 있게 하는 SOI 절연층(12)용 재료로서 이용가능하다. 단결정 실리콘, 실리콘 게르마늄(SiGe) 등은 SOI 절연층(12) 상에 제공된 SOI 반도체 층(14)용 재료로서 이용가능하다. 더구나, SIMOX(Separation by implanted oxygen) 방법, 본딩(bonding) 방법 등은 SOI 절연층(12) 상에 SOI 반도체 층(14)을 제공하는 방법으로서 이용가능하다. SIMOX 방법으로, 반도체 기판(10) 내로 산소 이온을 주입한 다음에 어닐링 처리를 적용하는 것은 반도체 기판(10) 내의 SOI 절연층(12), 및 SOI 절연층(12) 상의 SOI 반도체 층(14)을 형성한다. 한편, 본딩 방법으로, SOI 절연층(12)은 어닐링 처리를 통해 함께 접합된 2개의 웨이퍼 중의 한 웨이퍼 내에 형성되고, 그 다음에 웨이퍼들 중의 한 웨이퍼는 박막으로 평탄화되고 폴리싱되어, SOI 절연층(12) 상의 SOI 반도체 층(14)을 형성한다.
산화 실리콘 막(SiO2)이 터널링 절연막(18)을 위한 전형적인 재료이지만, 질화 실리콘(Si3N4), 산화 탄탈(Ta2O5), 산화 티탄(TiO2), 알루미나(Al2O3), 산화 지르코늄(ZrO2) 등도 또한 이용가능하다.
(b) 다음에, 부유 게이트 폴리실리콘 전극 층(4)이 패터닝되고, 부유 게이트 폴리실리콘 전극 층(4), 터널링 절연막(18), SOI 반도체 층(14) 및 SOI 절연층(12)이 반응성 이온 에칭(RIE) 등을 통해 에칭되어 제거되며, 테트라에톡시실란(TEOS) 절연막 등이 채워진 다음에 화학적 기계적 폴리싱(CMP)을 통해 평탄화됨으로써, STI(30)를 형성한다.
(c) 그 다음에, 게이트간 절연막(25)이 부유 게이트 폴리실리콘 전극층(4) 및 STI(30) 상에 퇴적된 다음에, 질화막(11)이 게이트간 절연막(25) 상에 퇴적된다.
게이트간 절연막(25)을 위한 재료로서, Si3N4, Ta2O5, TiO2, Al2O3, ZrO2, ONO(oxide-nitride-oxide), PSG(phosphorous silicate glass), BPSG(boron phosphorous silicate glass), SiON(silicon oxinitride), BaTiO3(barium titanium oxide), SiOxFy(acid silicon fluoride), 폴리이미드와 같은 유기 수지 등이 이용가능하다.
(d) 그 다음에, 도 4에 도시된 바와 같이, 질화막(11)이 패터닝되고, 질화막(11), 게이트간 절연막(25) 및 부유 게이트 폴리실리콘 전극 층(4)이 RIE 기술 등을 통해 에칭되고 제거되어, 터널링 절연막(18)을 노출시킨다.
(e) 그 다음에, 도 5에 도시된 바와 같이, 선정된 가속 에너지 및 선정된 양의 주입량으로, 인(31P+) 이온, 비소(75As+) 이온 등이 이온 주입 기술을 이용하여 이온 주입되고, 어닐링 처리 후, n+ 소스/드레인 영역(16)이 SOI 반도체 층(14) 내에 형성된다.
(f) 그 다음, 층간 절연막(28)이 전체 반도체 장치 표면의 전역에 퇴적된다.
(g) 그 다음에, 도 6에 도시된 바와 같이, 전체 반도체 장치 표면이 CMP 기술을 통해 평탄화되어, 질화막(11) 및 층간 절연막(28)을 노출시킨다.
결과적으로, 터널링 절연막(18) 상의 부유 게이트 폴리실리콘 전극 층(4), 부유 게이트 폴리실리콘 전극 층(4) 상의 게이트간 절연막(25), 및 게이트간 절연막(25) 상의 질화막(11)으로 각각 구성된 적층형 구조는 도 6에 도시된 바와 같이, 층간 절연막(28)에 의해 분리된다.
(h) 질화막(11)이 제거된 후, 제어 게이트 금속 전극 층(70)은 전체 반도체 장치 표면의 전역에 퇴적된다.
(i) 다음에, 도 7 및 8에 도시된 바와 같이, 전체 반도체 장치 표면은 층간 절연막(28)이 노출될 때까지 CMP 기술을 통해 평탄화되고, 그 결과, 제어 게이트 금속 전극 층(70)은 채워지고, 금속 다마신 공정을 통해 양측의 층간 절연막(28)에 의해 사이에 끼워져서 형성된다.
결과적으로, 행 방향을 따라 연장하는 제어 게이트 금속 전극 층(70)은 채워지고, 행 방향을 따라 스트라이프 형태로 형성되어, 복수의 워드 라인(WL0 내지 WL15)을 형성하게 된다.
즉, 도 8에 도시된 바와 같이, 게이트간 절연막(ONO 막)(25)은 공정 단계(c)에서 부유 게이트 폴리실리콘 전극 층(4) 및 STI(30)를 포함하는 전체의 평탄화된 장치 표면 상에 미리 형성되고, 제어 게이트 금속 전극 층(70)은 공정 단계(h)에서 게이트간 절연막(ONO 막)(25) 상에 형성되며, 그 다음에 제어 게이트 금속 전극 층(70)은 공정 단계(i)에서 금속 다마신 공정을 통해 분리되고 형성되어, 복수의 워드 라인(WL0 내지 WL15)을 형성한다.
제어 게이트 금속 전극 층(70)은 워드 라인에 대응하므로, 금속 실리사이드 막을 사용하여 구성될 수 있다. 예를 들어, 코발트(Co), 니켈(Ni), 티탄(Ti), 탄탈(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W) 또는 팔라듐(Pd)과 같은 실리사이드 재료가 금속 실리사이드 막을 위한 재료로서 적용될 수 있다.
본 발명의 제1 실시예의 변형예에 따른 비휘발성 반도체 메모리의 제조 방법은 기본적으로 제1 실시예의 제조 방법과 동일하다. 도 9 및 10에 도시된 바와 같이, 버퍼층(26)은 게이트간 절연막(25)과 제어 게이트 금속 전극 층(70) 사이에 제공되는데, 제어 게이트 금속 전극 층(70)은 공정 단계(c)에서 게이트간 절연막(25)의 형성 후에 형성될 수 있다. 후속 공정 단계는 제1 실시예와 동일하다.
대안적으로, 공정 단계(h)에서, 질화막(11)이 제거된 후, 버퍼층(26)은 노출된 게이트간 절연막(25) 상에 형성될 수 있다. 후속 공정 단계는 제1 실시예와 동일하다.
부유 게이트가 폴리실리콘으로 형성되고, 제어 게이트가 금속 전극 층으로 형성되는, 본 발명의 제1 실시예에 따른 적층형 게이트 구조를 갖는 비휘발성 반도체 메모리의 제조 방법이 설명되었다. 복수의 비트 라인 및 주변 회로 상호접속 배선은 전형적인 상호접속 배선/접촉부 형성 공정을 통해 형성되기 때문에, 후속 공정 단계의 설명은 생략된다.
비휘발성 반도체 메모리 및 그 제조 방법의 제1 실시예에 따르면, 제어 게이트 전극층 형성 시의 금속 다마신 공정의 사용은 적층형 구조의 애스펙트 비의 감 소, 인접한 메모리 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 및 비휘발성 반도체 메모리의 저전력 소비 및 더 높은 속도 동작성을 제공한다.
[제2 실시예]
(기본 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터의 기본 구조는 도 11에 도시된 바와 같이, 반도체 기판(10) 내에 형성된 SOI 절연층(12), SOI 절연층(12) 상에 형성된 SOI 반도체 층(14), SOI 반도체 층(14) 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16), SOI 반도체 층(14) 상에 배치된 터널링 절연막(18), 터널링 절연막(18)을 통해 n+ 소스/드레인 영역(16) 사이에 샌드위칭된, SOI 반도체 층(14) 상에 배치된 부유 게이트 폴리실리콘 전극 층(4), 및 터널링 절연막(18)을 통해 n+ 소스/드레인 영역(16)에 대면하고, 게이트간 절연막(25)을 통해 부유 게이트 폴리실리콘 전극 층(4)의 측벽에 대면하여 형성된 제어 게이트 금속 전극 층(70)을 포함하는 측벽 제어 게이트 구조이다. 도 11은 도 12에 도시된 평면도 패턴 구조에서 열 방향으로 I-I 선을 따라 절취한 활성 영역(AA4)의 단면에서의 메모리 셀 트랜지스터 구조에 대응한다.
측벽 제어 게이트 구조에 따르면, 부유 게이트 폴리실리콘 전극 층(4) 주위의 기생 용량은 감소될 수 있고, 제어 게이트 금속 전극 층(70)과 부유 게이트 폴 리실리콘 전극층(4) 사이의 용량 값의 증가량은 기입 전압 Vpgm 값의 감소량을 제공한다. 결과적으로, 고속으로 동작할 수 있는 매우 집적된 비휘발성 반도체 메모리가 실현될 수 있다.
한편, 제어 게이트 라인의 수는 측벽 제어 게이트 구조의 하나의 메모리 셀 트랜지스터에 대해 2개이어야 되지만, 적층형 게이트 구조의 하나의 메모리 셀 트랜지스터에 대해서는 하나의 제어 게이트 라인만이 필요하므로; 적층형 게이트 구조를 갖는 메모리 셀 어레이가 더욱 단순한 회로 구조를 갖는다. 그러나, 실제로, 도 2와 13의 비교를 통해 분명히 알 수 있는 바와 같이, 측벽 제어 게이트 구조에서의 제어 게이트 라인의 수는 적층형 게이트 구조에서의 제어 게이트 라인의 수보다 단지 하나의 제어 게이트 라인이 많을 뿐이다. 이것은 제어 게이트 라인이 2개의 인접한 메모리 셀과 공유되기 때문, 즉 2개의 인접한 메모리 셀이 단일 제어 게이트 라인에 의해 제어되기 때문이다.
(평면도 패턴 구조)
도 12는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 내의 측벽 제어 게이트 메모리 셀 구조를 갖는 메모리 셀 어레이의 평면도 패턴을 개략적으로 도시한 도면이다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리는 도 11 및 12에 도시된 바와 같이, STI에 의해 서로 분리되어 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 및 이 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...)에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...)을 포함하고, SOI 절연층 상에 행렬로 배열된 복수의 메모리 셀 트랜지스터를 갖는다.
게다가, 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리는 도 12에 도시된 바와 같이, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...)과 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...)의 교점 상에서 인접한 제어 게이트 라인들 사이에 샌드위칭되어 배치된 부유 게이트(FG)를 각각 포함하는 메모리 셀 트랜지스터(MC)를 포함한다.
(NAND 회로 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 행렬 회로 구조는, 예를 들어, 도 13에 도시된 바와 같이, 6개의 NAND 메모리 셀 유닛(29a 내지 29f), 복수의 제어 게이트 라인(CG1 내지 CG17), 복수의 선택 게이트 라인(SG01 내지 SG03), 복수의 비트 라인(..., BLk-1, BLk, BLk+1, ...), 소스 라인(SL), 복수의 비트 라인 구동기 회로(21), 복수의 제어 게이트 라인 구동기 회로(20), 복수의 선택 게이트 라인 구동기 회로(23) 및 소스 라인 구동기 회로(24)에 의해 구성된다. 도 13의 예에서, NAND 메모리 셀 유닛(29a 내지 29f)은 16개의 직렬로 접속된 메모리 셀 트랜지스터, 제어 게이트 라인(CG17)에 인접하게 배치된 하나의 비트 라인측 선택 게이트 트랜지스터(SG1 또는 SG2), 및 제어 게이트 라인(CG1)에 인접하게 배치된 하나의 소스 라인측 선택 게이트 트랜지스터(SG3)를 각각 포함한다. NAND 메모리 셀 유닛(29a 내지 29f) 내의 16개의 직렬로 접속된 메모리 셀 트랜지스터는 선택 게이트 트랜지스터(SG1 또는 SG2)를 통해 각각의 비트 라인(..., BLk-1, BLk, BLk+1, ...)에 접속되고, 선택 게이트 트랜지스터(SG3)를 통해 소스 라인(SL)에 접속된다. 더구나, 도 13에서, 페이지 모드에서 한 페이지에 대응하는 메모리 셀의 한 행은 예를 들어, 2개의 인접한 제어 게이트 라인(CG12와 CG13) 사이에 샌드위칭된 모든 메모리 셀 트랜지스터(27)에 의해 정해질 수 있다.
제1 실시예에서와 같이, 각각의 메모리 셀 트랜지스터는 n+ 소스/드레인 영역(16)과 동일한 도전성을 갖는 채널 영역을 포함함으로써 공핍 모드 MIS 트랜지스터가 될 수 있다는 것을 알기 바란다. 대안적으로, 각각의 메모리 셀 트랜지스터는 n+ 소스/드레인 영역(16)과 반대의 도전성을 갖는 채널 영역을 포함함으로써 증가 모드 MIS 트랜지스터가 될 수 있다.
(장치 구조)
도 14, 18 및 19는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 방법의 공정 단계를 설명하는 도 12의 I-I 선을 따라 절취하여, 개략적으로 도시한 도면이다.
도 15 및 20은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 방법의 공정 단계를 설명하는 도 12의 II-II 선을 따라 절취하여, 개략적으로 도시한 도면이다.
도 16, 17, 21 및 22는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 단면을, 그 제조 방법의 공정 단계를 설명하는 도 12의 III-III 선을 따라 절 취하여, 개략적으로 도시한 도면이다. 도 12에서, I-I 선은 활성 영역(AA4) 상에서 열 방향을 따라 연장하는 섹션 라인을 나타내고, II-II 선은 제어 게이트 라인(CG1과 CG2) 사이에서의 부유 게이트(FG) 상에서 행 방향을 따라 연장하는 섹션 라인을 나타내며, III-III 선은 제어 게이트 라인(CG4) 상에서 행 방향을 따라 연장하는 섹션 라인을 나타낸다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 내의 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터는 열 방향을 따라 연장하고 STI에 의해 서로 분리되는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)과, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...,)과의 각각의 교점에 인접하게 배치된다.
각각의 메모리 셀 트랜지스터는 도 19 내지 21 또는 22에 도시된 바와 같이, 반도체 기판(10), 반도체 기판(10) 내에 배치된 SOI 절연층(12), SOI 절연층(12) 상에 배치된 SOI 반도체 층(14), SOI 반도체 층 내에 서로 대면하고 배치된 n+ 소스/드레인 영역(16), SOI 반도체 층(14) 상에 배치된 터널링 절연막(18), 터널링 절연막(18) 상에 배치된 부유 게이트 폴리실리콘 전극층(4), 부유 게이트 폴리실리콘 전극층(4)의 측벽 상에 배치되고 소스/드레인 영역 상의 터널링 절연막(18) 상에 배치된 게이트간 절연막(25), 및 게이트간 절연막(25)을 통해 부유 게이트 폴리실리콘 전극 층(4)의 측벽에 대면하여 배치되고, 터널링 절연막(18) 및 게이트간 절 연막(25)을 통해 n+ 소스/드레인 영역(16)에 대면하여 배치된 제어 게이트 금속 전극층(70)에 의해 구성된다.
도 19는 도 12의 활성 영역(AA4) 상에서 I-I 선을 따라 절취한 단면을 개략적으로 도시함으로써, 도 11에 도시된 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터가 열 방향을 따라 배열되어 NAND 열을 구성하는 것을 도시하고 있다. 제2 실시예에 따른 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터는 각 메모리 셀 트랜지스터의 부유 게이트 폴리실리콘 전극 층(4)이 게이트간 절연막(25)을 통해 제어 게이트 금속 전극 층(70) 사이에 샌드위칭되고, 각각의 제어 게이트 금속 전극 층(70)이 인접한 메모리 셀 트랜지스터에 의해 공유된다는 점에서 본 발명의 제1 실시예와 다르다. 그러므로, 열 방향을 따라 배열된 메모리 셀 트랜지스터의 층간 절연막(28)에 의한 분리는 불필요하다.
도 19에서, 도 19의 지면에 수직으로 뻗어 있는 제어 게이트 금속 전극 층(70)은 도 12에 도시된 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...)에 대응하고, 도 13에 도시된 복수의 제어 게이트 라인(CG1, CG2, ..., CG17)에 대응한다.
도 20은 도 12의 제어 게이트 라인(CG1과 CG2) 사이에 샌드위칭된 부유 게이트(FG) 상에서 II-II 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 19에 도시된 II-II 선을 따라 절취한 단면에 대응한다. 도 20으로부터 명백히 알 수 있는 바와 같이, SOI 반도체 층(14), 터널링 절연막(18) 및 부유 게이트 폴 리실리콘 전극 층(4)으로 각각 구성된 각 메모리 셀 트랜지스터의 적층형 구조는 STI(30)에 의해 서로 분리된다. 도 20에 도시된 구조에서, 각각의 STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI(30)의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 STI(30)의 하부가 SOI 절연층의 표면에 닿을 수 있도록 조정될 수 있다. 대안적으로, STI(30)의 하부는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 인접한 메모리 셀 트랜지스터는 행 방향을 따라 서로 확실하게 분리될 수 있다.
도 21은 도 12의 제어 게이트 라인(CG4) 상에서 III-III 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 19에 도시된 III-III 선을 따라 절취한 단면에 대응한다. 도 21로부터 명백히 알 수 있는 바와 같이, 각각의 메모리 셀 트랜지스터의 n+ 소스/드레인 영역(16), 및 n+ 소스/드레인 영역(16) 상의 터널링 절연막(18)은 III-III 선을 따라 STI(30)에 의해 서로 분리된다.
더구나, 제어 게이트 금속 전극 층(70)은 도 21에 도시된 바와 같이, 행 방향을 따라 연장하여, 터널링 절연막(18) 및 게이트간 절연막(25)을 통해 n+ 소스/드레인 영역(16) 상에 배열된다.
도 21에 도시된 구조에서, STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI(30)의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 STI(30)의 하부가 SOI 절연층(12)의 표면에 닿도록 조정될 수 있다. 대안적으로, STI(30)의 하부는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 각각의 메모리 셀 트랜지스터의 n+ 소스/드레인 영역(16)은 행 방향을 따라 서로 확실하게 분리될 수 있다.
더구나, 도 22로부터 명백히 알 수 있는 바와 같이, 터널링 절연막(18) 및 STI(30)를 포함하는 전체의 평탄화된 장치 표면 상에 게이트간 절연막(ONO 막)(25)을 퇴적한 후, 제어 게이트 금속 전극 층(70)이 게이트간 절연막(ONO 막)(25) 상에 형성되는 다른 구조가 이용될 수 있다.
게이트간 절연막(25) 상의 버퍼층(26), 및 버퍼층(26) 상의 제어 게이트 금속 전극 층(70)의 배열은 본 발명의 제1 실시예의 변형예에 따른 비휘발성 반도체 메모리에서와 같이, 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리로 동일하게 실현될 수 있다. 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이의 버퍼층(26)의 제공은 도 11에 도시된 바와 같이, 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이의 접착 특성의 향상, 및 메모리 셀 트랜지스터의 측벽 제어 게이트 구조에서의 제어 게이트 금속 전극 층(70), 게이트간 절연막(25) 및 부유 게이트 폴리실리콘 전극 층(4) 또는 n+ 소스/드레인 영역(16)으로 구성된 MIS 구조의 신뢰성의 향상을 제공한다.
(선택 게이트 트랜지스터)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 내에서, 열 방향을 따 라 배치된 직렬-접속 측벽 제어 게이트 메모리 셀 트랜지스터의 단부에 인접하여 형성된 선택 게이트 트랜지스터(SG1, SG2 및 SG3)는 반도체 기판(10); 반도체 기판(10) 내에 배치된 SOI 절연층(12); SOI 절연층(12) 상에 형성된 SOI 반도체 층(14); SOI 반도체 층 내에 배치된 n+ 소스/드레인 영역(16); SOI 반도체 층(14) 상에 배치된 터널링 절연막(18); 터널링 절연막(18) 상에 배치된 부유 게이트 폴리실리콘 전극층(4); 부유 게이트 폴리실리콘 전극층(4)의 측벽 상의 개구부를 갖고, 부유 게이트 폴리실리콘 전극층(4)의 측벽 상에 배치되며, 또한 n+ 소스/드레인 영역(16) 상의 터널링 절연막(18) 상에 배치된 게이트간 절연막(25); 및 n+ 소스/드레인 영역(16)에 대면하여 배치되고, 부유 게이트 폴리실리콘 전극층(4)의 측벽 상의 개구부를 갖는 게이트간 절연막(25)을 통해 부유 게이트 폴리실리콘 전극 층(4)에 접속된 제어 게이트 금속 전극층(70)에 의해 구성된다.
그와 같이 형성된 선택 게이트 트랜지스터는 각각, 도 13에 도시된 바와 같이, 선택 게이트 라인(SG01, SG02 및 SG03)에 접속된 게이트 전극을 갖는 트랜지스터(SG1, SG2 및 SG3)에 대응한다.
도 13에 도시된 바와 같이, 선택 게이트 트랜지스터(SG1, SG2 및 SG3)의 게이트 전극이 되고, 복수의 제어 게이트 라인(CG1, CG2, ..., CG17)에 나란히 배열된 선택 게이트 라인(SG01, SG02 및 SG03)은 제어 게이트 금속 전극 층(70)과 동일한 방식으로 형성될 수 있다.
선택 게이트 트랜지스터의 게이트 구조는 상술된 측벽 제어 게이트 구조에 제한되지 않는다는 것을 알기 바란다. 선택 게이트 트랜지스터의 게이트 접촉부를 확고하게 하기 위해, 접촉 전극은 부유 게이트 폴리실리콘 전극 층(4)을 위해 형성될 수 있다. 선택 게이트 트랜지스터의 게이트 접촉부를 확고하게 하는 가장 쉬운 방법은 부유 게이트 폴리실리콘 전극층(4)을 제어 게이트 금속 전극 층(70)과 단락시킴으로써 선택 게이트 트랜지스터의 게이트 전극을 형성하는 것이다.
상술된 바와 같이, 부유 게이트 폴리실리콘 전극 층(4)의 측벽에서 접속된 구조는 용이하고 단순하게 제조될 수 있다. 이러한 구조를 제외하고, 예를 들어 부유 게이트 폴리실리콘 전극 층(4)의 상부면 내에서 제어 게이트 금속 전극 층(70)과 단락하는 구조가 제공될 수 있다. 더구나, 제어 게이트 금속 전극 층(70)을 사용하는 대신에, 비아 홀 접촉부가 부유 게이트 폴리실리콘 전극 층(4)의 상부면 내에 형성되어, 제어 게이트 금속 전극 층(70)과는 다른 배선용 금속 전극에 접속할 수 있다.
(제조 방법)
(a) 먼저, 도 15에 도시된 바와 같이, 반도체 기판(10), 반도체 기판(10) 내에 형성된 SOI 절연층(12), 및 SOI 절연층(12) 상에 형성된 SOI 반도체 층(14)으로 구성된 SOI 기판이 준비되고; 터널링 절연막(18)이 SOI 반도체 층(14) 상에 형성되며; 그 다음에 부유 게이트 폴리실리콘 전극층(4)이 터널링 절연막(18) 상에 형성된다.
여기에서, SiO2, 사파이어(Al2O3) 등은 SOI 구조를 달성할 수 있게 하는 SOI 절연층(12)용 재료로서 이용가능하다. 단결정 실리콘, 실리콘 게르마늄(SiGe) 등은 SOI 절연층(12) 상에 제공된 SOI 반도체 층(14)용 재료로서 이용가능하다.
산화 실리콘 막(SiO2)이 터널링 절연막(18)을 위한 전형적인 재료이지만, 질화 실리콘(Si3N4), 산화 탄탈(Ta2O5), 산화 티탄(TiO2), 알루미나(Al2O3), 산화 지르코늄(ZrO2) 등도 또한 이용가능하다.
(b) 다음에, 도 15에 도시된 바와 같이, 부유 게이트 폴리실리콘 전극 층(4)이 패터닝되고, 부유 게이트 폴리실리콘 전극 층(4), 터널링 절연막(18), SOI 반도체 층(14) 및 SOI 절연층(12)이 RIE 기술 등을 통해 에칭되어 제거되며, TEOS 절연막 등이 채워진 다음에 CMP 기술을 통해 평탄화됨으로써, STI(30)를 형성한다.
(c) 그 다음에, 도 14에 도시된 바와 같이, 부유 게이트 폴리실리콘 전극 층(4)이 RIE 기술을 통해 패터닝되고, 에칭되며, 제거되어, 터널링 절연막(18)을 노출시킨다.
(d) 그 다음에, 도 16 또는 도 17에 도시된 바와 같이, 제어 게이트 라인이 배치될 STI(30)가 에칭되어, STI(30)의 낮은 표면 높이를 형성한다. STI(30)의 표면 높이는 도 16에 도시된 바와 같이, 터널링 절연막(18)의 표면 높이보다 높게 형성될 수 있다. STI(30)의 표면 높이는 대안적으로, 도 17에 도시된 바와 같이, 터널링 절연막(18)과 거의 동일한 표면 높이가 되게 설정될 수 있다.
(e) 그 다음에, 도 18에 도시된 바와 같이, 선정된 가속 에너지 및 선정된 양의 주입량으로, 인(31P+) 이온, 비소(75As+) 이온 등이 이온 주입 기술을 이용하여 이온 주입되고, 어닐링 처리 후, n+ 소스/드레인 영역(16)이 SOI 반도체 층(14) 내에 형성된다.
(f) 그 다음, 게이트간 절연막(25)이 전체 반도체 장치 표면의 전역에 퇴적된다.
게이트간 절연막(25)을 위한 재료로서, Si3N4, Ta2O5, TiO2, Al2O3, ZrO2, ONO(oxide-nitride-oxide), PSG(phosphorous silicate glass), BPSG(boron phosphorous silicate glass), SiON(silicon oxinitride), BaTiO3(barium titanium oxide), SiOxFy(acid silicon fluoride), 폴리이미드와 같은 유기 수지 등이 이용가능하다.
(g) 그 다음에, 제어 게이트 금속 전극 층(70)이 전체 반도체 장치 표면의 전역에 퇴적된다.
(h) 다음에, 도 19 내지 22에 도시된 바와 같이, 전체 반도체 장치 표면은 게이트간 절연막(25)이 노출될 때까지 CMP 기술을 통해 평탄화되고, 그 결과, 제어 게이트 금속 전극 층(70)은 채워지고, 금속 다마신 공정을 통해 양측의 게이트간 절연막(25)에 의해 사이에 끼워져서 형성된다.
결과적으로, 행 방향을 따라 연장하는 제어 게이트 금속 전극 층(70)은 채워지고, 행 방향을 따라 스트라이프 형태로 형성되어, 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG17)을 형성하게 된다.
제어 게이트 금속 전극 층(70)은 제어 게이트 라인에 대응하므로, 금속 실리 사이드 막을 사용하여 구성될 수 있다. 예를 들어, 코발트(Co), 니켈(Ni), 티탄(Ti), 탄탈(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W), 팔라듐(Pd) 등과 같은 실리사이드 재료가 금속 실리사이드 막을 위한 재료로서 적용될 수 있다.
폴리실리콘으로 부유 게이트를 형성한 다음에 금속 전극 층으로 제어 게이트를 형성함으로써 제조되는 측벽 제어 게이트 구조를 갖는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 제조 방법이 설명되었다. 후속 공정 단계의 설명은 복수의 비트 라인 및 주변 회로 상호접속 배선이 전형적인 상호접속 배선/접촉부 형성 공정을 통해 형성되기 때문에 생략된다.
비휘발성 반도체 메모리 및 그 제조 방법의 제2 실시예에 따르면, 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터 내의 제어 게이트 전극층 형성 시의 금속 다마신 공정의 사용은 측벽 제어 게이트 구조의 애스펙트 비의 감소, 인접한 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 및 비휘발성 반도체 메모리의 저전력 소비 및 더 높은 속도 동작성을 제공한다.
[제3 실시예]
(기본 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터의 기본 구조는 도 23에 도시된 바와 같이, 반도체 기판(10) 내에 형성된 SOI 절연층(12); SOI 절연층(12) 상에 형성된 SOI 반도체 층(14); SOI 반도체 층(14) 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16); n+ 소스/드레인 영역(16) 사이에 샌드위칭된 SOI 반도체 층(14) 상에 배치된 터널링 절연막(38); 터널링 절연막(38) 상에 배치된 부유 게이트 금속 전극 층(40); 부유 게이트 금속 전극 층(40)의 측벽 상에 배치되고, n+ 소스/드레인 영역(16) 상에 배치된 게이트간 절연막(25); 및 게이트간 절연막(25)을 통해 n+ 소스/드레인 영역(16)에 대면하고, 게이트간 절연막(25)을 통해 부유 게이트 금속 전극 층(40)의 측벽에 대면하여 형성된 제어 게이트 금속 전극 층(70)을 포함하는 측벽 제어 게이트 구조이다. 도 23은 도 12에 도시된 바와 같이, 평면도 패턴 구조에서 열 방향으로 I-I 선을 따라 절취한 활성 영역(AA4)의 단면에서의 메모리 셀 트랜지스터 구조에 대응한다.
측벽 제어 게이트 구조에 따르면, 제2 실시예에서와 같이, 부유 게이트 금속 전극 층(40) 주위의 기생 용량은 감소될 수 있고, 제어 게이트 금속 전극 층(70)과 부유 게이트 금속 전극층(40) 사이의 용량 값의 증가량은 기입 전압 Vpgm 값의 감소량을 제공한다. 결과적으로, 고속으로 동작할 수 있는 매우 집적된 비휘발성 반도체 메모리가 실현될 수 있다.
더구나, 본 발명의 제3 실시예의 비휘발성 반도체 메모리에 따르면, 메모리 셀 트랜지스터의 미세 패턴의 소형화, 및 낮은 애스펙트 비를 실현하는 얇은 게이트 구조는 도 28에 도시된 바와 같이, 부유 게이트 금속 전극 층(40) 및 제어 게이트 금속 전극 층(70)의 둘다에 대해 금속 다마신 공정을 사용하여 더욱 용이해질 수 있다.
(NAND 회로 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 행렬 회로 구조는 예를 들어, 제2 실시예에서와 같이 제시된다. 즉, 도 13에 도시된 바와 같이, 비휘발성 반도체 메모리의 행렬 회로 구조는 6개의 NAND 메모리 셀 유닛(29a 내지 29f), 복수의 제어 게이트 라인(CG1 내지 CG17), 복수의 선택 게이트 라인(SG01 내지 SG03), 복수의 비트 라인(..., BLk-1, BLk, BLk+1, ...), 소스 라인(SL), 복수의 비트 라인 구동기 회로(21), 복수의 제어 게이트 라인 구동기 회로(20), 복수의 선택 게이트 라인 구동기 회로(23) 및 소스 라인 구동기 회로(24)에 의해 구성된다. 도 13의 예에서, NAND 메모리 셀 유닛(29a 내지 29f)은 16개의 직렬로 접속된 메모리 셀 트랜지스터, 제어 게이트 라인(CG17)에 인접하게 배치된 하나의 비트 라인측 선택 게이트 트랜지스터(SG1 또는 SG2), 및 제어 게이트 라인(CG1)에 인접하게 배치된 하나의 소스 라인측 선택 게이트 트랜지스터(SG3)를 각각 포함한다.
NAND 메모리 셀 유닛(29a 내지 29f) 내의 16개의 직렬로 접속된 메모리 셀 트랜지스터는 선택 게이트 트랜지스터(SG1 또는 SG2)를 통해 각각의 비트 라인(..., BLk-1, BLk, BLk+1, ...)에 접속되고, 선택 게이트 트랜지스터(SG3)를 통해 소스 라인(SL)에 접속된다. 더구나, 도 13에서, 페이지 모드에서 한 페이지에 대응하는 메모리 셀의 한 행은 예를 들어, 2개의 인접한 제어 게이트 라인(CG12와 CG13) 사이에 샌드위칭된 모든 메모리 셀 트랜지스터(27)에 의해 정해질 수 있다.
제1 및 제2 실시예에서와 같이, 메모리 셀 트랜지스터는 n+ 소스/드레인 영역(16)과 동일한 도전성을 갖는 채널 영역을 포함함으로써 공핍 모드 MIS 트랜지스터가 될 수 있다는 것을 알기 바란다. 대안적으로, 각각의 메모리 셀 트랜지스터는 n+ 소스/드레인 영역(16)과 반대의 도전성을 갖는 채널 영역을 포함함으로써 증가 모드 MIS 트랜지스터가 될 수 있다.
(평면도 패턴 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 평면도 패턴 구조는 제2 실시예에서와 같이, 도 12에 제시된다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리는 도 23 및 12에 도시된 바와 같이, SOI 절연층(12) 상에 행렬로 배열된 복수의 메모리 셀 트랜지스터를 갖는다. 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리는 STI에 의해 서로 분리되어 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 및 이 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...)에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG17)을 포함한다.
게다가, 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리는 도 23 및 12에 도시된 바와 같이, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...)과 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG17)의 교점 상에서 인접한 제어 게이트 라인들 사이에 샌드위칭되어 배치된 부유 게이트(FG)를 각각 포함하는 메모 리 셀 트랜지스터(MC)를 포함한다.
(장치 구조)
도 24 내지 28은 제조 방법의 공정 단계를 개략적으로 도시한 도 12의 I-I 선을 따라 절취한, 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면이다.
도 29는 제조 방법의 공정 단계를 개략적으로 도시한 도 12의 II-II 선을 따라 절취한, 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면이다.
도 30 및 31은 제조 방법의 공정 단계를 개략적으로 도시한 도 12의 III-III 선을 따라 절취한, 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 단면이다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 내의 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터는 열 방향을 따라 연장하고 STI에 의해 서로 분리되는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)과, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...,)과의 각각의 교점에 인접하게 배치된다.
측벽 제어 게이트 구조를 갖는 각각의 메모리 셀 트랜지스터는 도 28 내지 30 또는 도 31에 도시된 바와 같이, 반도체 기판(10); 반도체 기판(10) 내에 배치된 SOI 절연층(12); SOI 절연층(12) 상에 배치된 SOI 반도체 층(14); SOI 반도체 층 내에서 서로 대면하고 배치된 n+ 소스/드레인 영역(16); n+ 소스/드레인 영역(16) 사이에 샌드위칭된 SOI 반도체 층(14) 상에 배치된 터널링 절연막(38); 터널링 절연막(38) 상에 배치된 부유 게이트 금속 전극층(40); 부유 게이트 금속 전극층(40)의 측벽 및 소스/드레인 영역(16) 상에 배치된 게이트간 절연막(25); 및 게이트간 절연막(25)을 통해 n+ 소스/드레인 영역(16)에 대면하고, 게이트간 절연막(25)을 통해 부유 게이트 금속 전극 층(40)의 측벽에 대면하여 배치된 제어 게이트 금속 전극층(70)을 포함한다.
도 28은 도 12의 활성 영역(AA4) 상에서 I-I 선을 따라 절취한 단면을 개략적으로 도시함으로써, 도 23에 도시된 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터가 열 방향을 따라 연장하여 배열되어 NAND 열을 구성하는 것을 도시하고 있다. 제3 실시예에 따른 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터는 각 메모리 셀 트랜지스터의 부유 게이트 금속 전극 층(40)의 각각이 게이트간 절연막(25)을 통해 제어 게이트 금속 전극 층(70) 사이에 샌드위칭되고, 제어 게이트 금속 전극 층(70)에 인접한 메모리 셀 트랜지스터에 의해 공통으로 사용된다는 점에서 본 발명의 제1 실시예와 다르다. 그러므로, 열 방향을 따라 배열된 메모리 셀 트랜지스터의 층간 절연막(28)에 의한 분리는 불필요하다.
도 28에서, 지면에 수직으로 뻗어 있는 제어 게이트 금속 전극 층(70)은 도 12에 도시된 제어 게이트 라인(CG0, CG1, CG2, ..., CG9, ...), 또는 도 13에 도시된 제어 게이트 라인(CG1, CG2, ..., CG17)에 대응한다.
도 29는 도 12의 제어 게이트 라인(CG1과 CG2) 사이에 샌드위칭된 부유 게이트(FG) 상에서 II-II 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 28에 도시된 II-II 선을 따라 절취한 단면에 대응한다. 도 29로부터 명백히 알 수 있는 바와 같이, 각 메모리 셀 트랜지스터의 SOI 반도체 층(14), 터널링 절연막(38) 및 부유 게이트 금속 전극 층(40)으로 구성된 적층형 구조는 STI(30)에 의해 서로 분리된다. 도 29에 도시된 구조에서, STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 STI(30)의 하부가 SOI 절연층의 표면에 닿을 수 있도록 조정될 수 있다. 대안적으로, STI(30)의 하부는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 인접한 메모리 셀 트랜지스터는 행 방향을 따라 서로 확실하게 분리될 수 있다.
도 30은 도 12의 제어 게이트 라인(CG4) 상에서 III-III 선을 따라 절취한 단면을 개략적으로 도시한 것으로, 따라서 도 28에 도시된 III-III 선을 따라 절취한 단면에 대응한다. 도 30으로부터 명백히 알 수 있는 바와 같이, 각각의 메모리 셀 트랜지스터의 n+ 소스/드레인 영역(16)은 III-III 선을 따라 STI(30)에 의해 서로 분리된다.
더구나, 제어 게이트 금속 전극 층(70)은 도 30에 도시된 바와 같이, 게이트간 절연막(25)을 통해 n+ 소스/드레인 영역(16) 상에 행 방향을 따라 연장하여 배열 된다.
도 30에 도시된 구조에서, STI(30)의 하부는 SOI 절연층(12) 내로 관통하여 형성된다. STI의 깊이는 STI 형성시에 에칭 깊이를 조정함으로써 STI(30)의 하부가 SOI 절연층(12)의 표면에 닿도록 조정될 수 있다. 대안적으로, STI(30)의 하부는 SOI 절연층(12)을 통해 반도체 기판(10)에 도달할 수 있을 만큼 충분히 깊게 형성될 수 있다. 즉, 열 방향을 따라 연장하는 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...) 상에 형성된 인접한 메모리 셀 트랜지스터의 n+ 소스/드레인 영역(16)은 행 방향을 따라 서로 확실하게 분리될 수 있다.
더구나, 도 31로부터 명백히 알 수 있는 바와 같이, 터널링 절연막(38) 및 STI(30)를 포함하는 전체의 평탄화된 장치 표면 상에 게이트간 절연막(ONO 막)(25)을 퇴적한 후, 제어 게이트 금속 전극 층(70)이 게이트간 절연막(ONO 막)(25) 상에 형성되는 다른 구조가 이용될 수 있다.
게이트간 절연막(25) 상의 버퍼층(26), 및 버퍼층(26) 상의 제어 게이트 금속 전극 층(70)의 배열은 본 발명의 제1 실시예의 변형예에 따른 비휘발성 반도체 메모리에서와 같이, 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리로 동일하게 실현될 수 있다. 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이의 버퍼층(26)의 제공은 도 23에 도시된 바와 같이, 제어 게이트 금속 전극 층(70)과 게이트간 절연막(25) 사이의 접착 특성의 향상, 및 메모리 셀 트랜지스터의 측벽 제어 게이트 구조에서의 제어 게이트 금속 전극 층(70), 게이트간 절연막(25) 및 부유 게이트 금속 전극 층(4) 또는 n+ 소스/드레인 영역(16)으로 구성된 MIS 구조의 신뢰성의 향상을 제공한다.
(선택 게이트 트랜지스터)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 내에서, 열 방향을 따라 배치된 직렬-접속 측벽 제어 게이트 메모리 셀 트랜지스터의 단부에 인접하여 형성된 선택 게이트 트랜지스터(SG1, SG2 및 SG3)는 제2 실시예에서와 동일한 방식으로 형성될 수 있다. 예를 들어, 선택 게이트 트랜지스터(SG1, SG2 및 SG3)는 반도체 기판(10); 반도체 기판(10) 내에 형성된 SOI 절연층(12); SOI 절연층(12) 상에 형성된 SOI 반도체 층(14); SOI 반도체 층 내에 서로 대면하여 배치된 n+ 소스/드레인 영역(16); n+ 소스/드레인 영역(16) 사이에 샌드위칭된 SOI 반도체 층(14) 상에 각각 배치된 터널링 절연막(38); 터널링 절연막(38) 상에 배치된 부유 게이트 금속 전극층(40); 부유 게이트 금속 전극층(4)의 측벽 상에 배치된 개구부를 갖고, n+ 소스/드레인 영역(16) 상에 배치된 게이트간 절연막(25); 및 게이트간 절연막(25)을 통해 n+ 소스/드레인 영역(16)에 대면하여 배치되고, 부유 게이트 금속 전극층(40)의 측벽 상의 개구부를 갖는 게이트간 절연막(25)을 통해 부유 게이트 금속 전극 층(40)에 접속된 제어 게이트 금속 전극층(70)에 의해 구성된다.
그와 같이 형성된 선택 게이트 트랜지스터는 각각, 도 13에 도시된 바와 같이, 선택 게이트 라인(SG01, SG02 및 SG03)에 접속된 게이트 전극을 갖는 트랜지스 터(SG1, SG2 및 SG3)에 대응한다.
도 13에 도시된 바와 같이, 선택 게이트 트랜지스터의 게이트 전극이 되고, 복수의 제어 게이트 라인(CG1, CG2, ..., CG17)에 나란히 배열된 선택 게이트 라인(SG01, SG02 및 SG03)은 제어 게이트 금속 전극 층(70)과 동일한 방식으로 형성될 수 있다.
선택 게이트 트랜지스터의 게이트 구조는 상술된 측벽 제어 게이트 구조에 제한되지 않는다는 것을 알기 바란다. 선택 게이트 트랜지스터의 게이트 접촉부를 확고하게 하기 위해, 접촉 전극은 부유 게이트 금속 전극 층(40)을 위해 형성될 수 있다. 선택 게이트 트랜지스터의 게이트 접촉부를 확고하게 하는 가장 쉬운 방법은 부유 게이트 금속 전극층(40)을 제어 게이트 금속 전극 층(70)과 단락시킴으로써 선택 게이트 트랜지스터의 게이트 전극을 형성하는 것이다.
상술된 바와 같이, 부유 게이트 금속 전극 층(4)의 측벽에서 접속된 구조는 용이하고 단순하게 제조될 수 있다. 이러한 구조를 제외하고, 예를 들어 부유 게이트 금속 전극 층(40)의 상부면 내에서 제어 게이트 금속 전극 층(70)과 단락하는 구조가 제공될 수 있다. 더구나, 제어 게이트 금속 전극 층(70)을 사용하는 대신에, 비아 홀 접촉부가 부유 게이트 금속 전극 층(4)의 상부면 내에 형성되어, 제어 게이트 금속 전극 층(70)과는 다른 배선용 금속 전극에 접속할 수 있다.
(제조 방법)
(a) 먼저, 반도체 기판(10), 반도체 기판(10) 내에 형성된 SOI 절연층(12), 및 SOI 절연층(12) 상에 형성된 SOI 반도체 층(14)으로 구성된 SOI 기판이 준비되 고, 질화막(22)이 SOI 반도체 층(14) 상에 형성된다.
여기에서, SiO2, 사파이어(Al2O3) 등은 SOI 구조를 달성하는 SOI 절연층(12)을 위한 재료로서 이용가능하다. 단결정 실리콘, 실리콘 게르마늄(SiGe) 등은 SOI 절연층(12) 상에 제공된 SOI 반도체 층(14)을 위한 재료로서 이용가능하다.
(b) 다음에, 질화막(22)이 패터닝되고, 질화막(22), SOI 반도체 층(14) 및 SOI 절연층(12)이 RIE 기술 등을 통해 에칭되어 제거되며, TEOS 절연막 등이 채워진 다음에 CMP 기술을 통해 평탄화됨으로써, STI(30)를 형성한다. 결과적으로, STI(30)는 도 12에 도시된 바와 같이, 복수의 활성 영역(AA1, AA2, AA3, AA4, ..., AA8, ...,)과 다른 영역 내에 형성된다.
(c) 그 다음에, 질화막(22)이 RIE 기술을 통해 패터닝되고, 에칭되며, 제거되어, SOI 반도체 층(14)을 노출시킨다.
(d) 그 다음에, 제어 게이트 라인이 배치될 STI(30)가 에칭되어, STI(30)의 낮은 표면 높이를 제공한다. STI(30)의 표면 높이는 SOI 반도체 층(14)의 표면 높이보다 높게 형성될 수 있다. STI(30)의 표면 높이는 대안적으로 SOI 반도체 층(14)과 거의 동일한 표면 높이가 되게 형성될 수 있다.
(e) 그 다음에, 도 24에 도시된 바와 같이, 선정된 가속 에너지 및 선정된 양의 주입량으로, 인(31P+) 이온, 비소(75As+) 이온 등이 이온 주입 기술을 이용하여 이온 주입되고, 어닐링 처리 후, n+ 소스/드레인 영역(16)이 SOI 반도체 층(14) 내에 형성된다.
(f) 그 다음, 게이트간 절연막(25)이 전체 반도체 장치 표면의 전역에 퇴적된다.
게이트간 절연막(25)을 위한 재료로서, Si3N4, Ta2O5, TiO2, Al2O3, ZrO2, ONO(oxide-nitride-oxide), PSG(phosphorous silicate glass), BPSG(boron phosphorous silicate glass), SiON(silicon oxinitride), BaTiO3(barium titanium oxide), SiOxFy(acid silicon fluoride), 폴리이미드와 같은 유기 수지 등이 이용가능하다.
(g) 그 다음에, 제어 게이트 금속 전극 층(70)이 도 25에 도시된 바와 같이, 전체 반도체 장치 표면의 전역에 퇴적된다.
(h) 다음에, 도 26에 도시된 바와 같이, 전체 반도체 장치 표면은 게이트간 절연막(25) 및 질화막(22)의 표면이 노출될 때까지 CMP 기술을 통해 평탄화되고, 그 결과, 제어 게이트 금속 전극 층(70)은 채워지고, 금속 다마신 공정을 통해 양측의 인접한 게이트간 절연막(25)에 의해 사이에 끼워져서 형성된다.
결과적으로, 행 방향을 따라 연장하는 제어 게이트 금속 전극 층(70)은 채워지고, 행 방향을 따라 스트라이프 형태로 형성되어, 복수의 제어 게이트 라인(CG0, CG1, CG2, ..., CG17)을 형성하게 된다.
제어 게이트 금속 전극 층(70)은 제어 게이트 라인에 대응하므로, 금속 실리사이드 막을 사용하여 구성될 수 있다. 예를 들어, 코발트(Co), 니켈(Ni), 티탄(Ti), 탄탈(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W), 팔라듐(Pd) 등과 같은 실 리사이드 재료가 금속 실리사이드 막을 위한 재료로서 적용될 수 있다.
(i) 그 다음, 질화막(22)이 RIE 기술을 통해 패터닝되고, 에칭되며, 제거되어, SOI 반도체 층(14)의 표면을 노출시킨다.
(j) 그 다음, 도 27에 도시된 바와 같이, 터널링 절연막(38)이 SOI 반도체 층(14)의 노출된 표면 상에 형성된다.
저온 CVD에서 형성된 열-산화막 또는 절연막과 같은 산화 실리콘 막(SiO2)이 터널링 절연막(38)을 위한 전형적인 재료이지만, 질화 실리콘(Si3N4), 산화 탄탈(Ta2O5), 산화 티탄(TiO2), 알루미나(Al2O3), 산화 지르코늄(ZrO2) 등이 또한 이용가능하다.
(k) 그 다음, 부유 게이트 금속 전극 층(40)이 전체 반도체 장치 표면의 전역에 퇴적된다.
(l) 다음에, 도 28에 도시된 바와 같이, 전체 반도체 장치 표면은 게이트간 절연막(25) 및 질화막(22)의 표면이 노출될 때까지 CMP 기술을 통해 평탄화되고, 그 결과, 부유 게이트 금속 전극 층(40)은 채워지고, 금속 다마신 공정을 통해 양측의 인접한 게이트간 절연막(25)에 의해 사이에 끼워져서 형성된다.
부유 게이트 금속 전극 층(40)은 비휘발성 반도체 메모리를 구성하는 메모리 셀 트랜지스터의 전하 축적층에 대응하지만, 부유 게이트 금속 전극 층(40)은 금속 실리사이드 막을 사용하여 구성될 수 있다. 코발트(Co), 니켈(Ni), 티탄(Ti), 탄탈(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W), 팔라듐(Pd) 등과 같은 실리사이드 재 료가 금속 실리사이드 막을 위한 재료로서 적용될 수 있다.
금속 전극 층을 사용하여 부유 게이트 및 제어 게이트를 형성하여 제조되는 측벽 제어 게이트 구조를 갖는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 제조 방법이 설명되었다. 후속 공정 단계의 설명은 복수의 비트 라인 및 주변 회로 상호접속 배선이 전형적인 상호접속 배선/접촉부 형성 공정을 통해 형성되기 때문에 생략된다.
본 발명의 비휘발성 반도체 메모리 및 그 제조 방법의 제3 실시예에 따르면, 측벽 제어 게이트 구조를 갖는 메모리 셀 트랜지스터 내의 제어 게이트 및 부유 게이트의 금속 전극층 형성 시의 금속 다마신 공정의 사용은 애스펙트 비의 감소, 인접한 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 및 비휘발성 반도체 메모리의 저전력 소비 및 더 높은 속도 동작성을 제공한다.
[응용예]
본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리는 다양한 방식으로 응용될 수 있다. 이들 응용예의 몇가지가 도 32 내지 38에 도시된다.
본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리 및 그 제조 방법의 응용예에서, 메모리 셀 트랜지스터 내의 제어 게이트와 부유 게이트의 어느 하나 또는 둘다의 금속 전극층 형성 시의 금속 다마신 공정의 사용은 애스펙트 비의 감소, 인접한 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 및 비휘발성 반도체 메모리뿐만 아니라 주변 회로를 포함한 응용예에 따른 장치의 저전력 소비 및 더 높은 속도 동작성을 제공한다.
(응용예 1)
도 32는 플래시 메모리 장치 및 시스템의 기본 구성요소의 개략적인 블록도이다. 도 32에 도시된 바와 같이, 플래시 메모리 시스템(142)은 호스트 플랫폼(144) 및 유니버셜 시리얼 버스(USB) 플래시 유닛(146)으로 구성된다.
호스트 플랫폼(144)은 USB 케이블(148)을 통해 USB 플래시 유닛(146)에 접속된다. 호스트 플랫폼(144)은 USB 호스트 접속기(150)를 통해 USB 케이블(148)에 접속되고, USB 플래시 유닛(146)은 USB 플래시 유닛 접속기(152)를 통해 USB 케이블(148)에 접속된다. 호스트 플랫폼(144)은 USB 버스를 통한 패킷 전송을 제어하는 USB 호스트 제어기(154)를 갖는다.
USB 플래시 유닛(146)은 USB 플래시 유닛(146)의 USB 버스로의 인터페이스를 제어할 뿐만 아니라 USB 플래시 유닛(146)의 기타 구성요소를 제어하는 USB 플래시 유닛 제어기(156); USB 플래시 유닛 접속기(152); 및 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리로 구성된 최소한 하나의 플래시 메모리 모듈(158)을 포함한다.
USB 플래시 유닛(146)이 호스트 플랫폼(144)에 접속되면, 표준 USB 열거 처리가 시작된다. 이 처리에서, 호스트 플랫폼(144)은 USB 플래시 유닛(146)을 인식하고; 그것과의 전송 모드를 선택하며; 전송 데이터를 저장하는 종단 점이라고 하는 FIFO 버퍼를 통해 USB 플래시 유닛(146)으로부터/으로의 데이터의 수신/송신을 실행한다. 호스트 플랫폼(144)은 다른 종단 점을 통해 USB 플래시 유닛(146)의 제거/부착과 같은 물리적 및 전기적 상태의 변화를 인식하고, 임의의 현존하는 수신될 패킷을 수신한다.
호스트 플랫폼(144)은 USB 호스트 제어기(154)에 요청 패킷을 보냄으로써 USB 플래시 유닛(146)으로부터 서비스를 요청한다. USB 호스트 제어기(154)는 USB 케이블(148)에 패킷을 전송한다. USB 플래시 유닛(146)이 이 요청 패킷을 수신한 종단 점을 포함하는 유닛이면, 이 요청은 USB 플래시 유닛 제어기(156)에 의해 받아들여질 것이다.
다음에, USB 플래시 유닛 제어기(156)는 플래시 메모리 모듈(158)로부터의 또는 그 모듈로의 판독, 기입 또는 소거와 같은 다양한 동작을 실행한다. 또한, 그것은 USB 어드레스 획득 등과 같은 기본적인 USB 기능을 지원한다. USB 플래시 유닛 제어기(156)는 플래시 메모리 모듈(158)의 출력을 제어하기 위해 사용되는 제어 라인(160)을 통해, 또는 예를 들어, 칩 인에이블 신호 CE, 판독 신호 또는 기입 신호와 같은 기타 여러 신호를 통해 플래시 메모리 모듈(158)을 제어한다. 더구나, 플래시 메모리 모듈(158)은 또한 어드레스 데이터 버스(162)를 통해 USB 플래시 유닛 제어기(156)에 접속된다. 어드레스 데이터 버스(162)는 플래시 메모리 모듈(158)용의 판독, 기입 또는 소거 커맨드, 및 플래시 메모리 모듈(158)용의 어드레스 및 데이터를 전송한다.
호스트 플랫폼(144)에 의해 요청된 다양한 동작의 결과 및 상태를 호스트 플랫폼(144)에 통지하기 위해, USB 플래시 유닛(146)은 상태 종단 점(종단 점 0)을 사용하여 상태 패킷을 송신한다. 이 처리에서, 호스트 플랫폼(144)은 상태 패킷의 존재를 조사하고(폴링하고), USB 플래시 유닛(146)은 새로운 상태 메시지를 위한 패킷이 없을 때 상태 패킷 또는 빈 패킷을 돌려보낸다.
지금까지 설명된 바와 같이, USB 플래시 유닛(146)의 다양한 기능이 구현될 수 있다. 접속기의 직접 접속은 또한 상술된 USB 케이블(148)을 생략함으로써 가능하다.
(메모리 카드)
(응용예 2)
한 예로서, 반도체 메모리 장치(250)를 포함하는 메모리 카드(260)가 도 33에 도시된 바와 같이 구성된다. 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리는 반도체 장치(250)에 적용될 수 있다. 메모리 카드(260)는 도 33에 도시된 바와 같이, 외부 장치(도면에 도시되지 않음)로부터 선정된 신호를 수신하거나, 또는 외부 장치에 선정된 신호를 출력하도록 동작할 수 있다.
신호 라인 DAT, 커맨드 라인 인에이블 신호 라인 CLE, 어드레스 라인 인에이블 신호 라인 ALE, 및 준비/비지(ready/busy) 신호 라인 R/B는 반도체 메모리 장치(250)를 수용하고 있는 메모리 카드(260)에 접속된다. 신호 라인 DAT는 데이터 신호, 어드레스 신호 또는 커맨드 신호를 전송한다. 커맨드 라인 인에이블 신호 라인 CLE는 커맨드 신호가 신호 라인 DAT를 통해 전송되고 있다는 것을 나타내는 신호를 송신한다. 어드레스 라인 인에이블 신호 라인 ALE는 어드레스 신호가 신호 라인 DAT를 통해 전송되고 있다는 것을 나타내는 신호를 송신한다. 준비/비지 신 호 라인 R/B는 반도체 메모리 장치(250)가 동작할 준비가 되었는 지의 여부를 나타내는 신호를 송신한다.
(응용예 3)
메모리 카드(260)의 다른 특정 예는 반도체 메모리 장치(250) 이외에, 도 34에 도시된 바와 같이, 반도체 메모리 장치(250)를 제어하고, 외부 장치로/로부터 선정된 신호를 송수신하도록 구성된 제어기를 포함한다는 점에서 도 33의 예시적인 메모리 카드와 다르다. 제어기(276)는 인터페이스 유닛(I/F)(271), 마이크로프로세서 유닛(MPU)(273), 버퍼 RAM(274), 및 인터페이스 유닛(I/F)(272) 내의 에러-정정 코드 유닛(ECC)(275)을 포함한다.
인터페이스 유닛(I/F)(271)은 외부 장치로/로부터 선정된 신호를 송수신하고, 인터페이스 유닛(I/F)(272)은 반도체 메모리 장치(250)로/로부터 선정된 신호를 송수신한다. 마이크로프로세서 유닛(MPU)(273)은 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(274)은 데이터를 임시로 저장한다. 에러-정정 코드 유닛(ECC)(275)은 에러-정정 코드를 생성한다.
커맨드 신호 라인 CMD, 클록 신호 라인 CLK, 및 신호 라인 DAT는 메모리 카드(260)에 접속된다. 제어 신호 라인의 수, 신호 라인 DAT의 비트 폭, 및 제어기(276)의 회로 구조는 필요에 따라 변경될 수 있다.
(응용예 4)
메모리 카드(260)의 또 다른 예시적인 구성은 도 35에 도시된 바와 같이, 인터페이스 유닛(I/F)(271 및 272), 마이크로프로세서 유닛(MPU)(273), 버퍼 RAM(274), 인터페이스 유닛(I/F)(272) 내에 포함된 에러-정정 코드 유닛(ECC)(275), 및 반도체 메모리 장치 영역(501)을 집적하는 시스템 LSI 칩(507)을 구현한다. 그러한 시스템 LSI 칩(507)은 메모리 카드(260) 상에 장착된다.
(IC 카드)
(응용예 5)
본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 또 다른 응용예는 도 36 및 37에 도시된 바와 같이, 반도체 메모리 장치(250), ROM(410), RAM(420) 및 CPU(430)에 의해 구성되는 MPU(400), 및 평면 단자(600)을 포함하는 인터페이스 회로(IC) 카드(500)에 의해 구성된다. IC 카드(500)는 평면 단자(600)을 통해 외부 장치에 접속가능하다. 더구나, 평면 단자(600)는 IC 카드(500) 내의 MPU(400)에 접속된다. CPU(430)는 계산부(431) 및 제어부(432)를 포함한다. 제어부(432)는 반도체 메모리 장치(250), ROM(410) 및 RAM(420)에 접속된다. MPU(400)는 IC 카드(500)의 한 표면 상으로 몰드되고, 평면 단자(600)는 IC 카드(500)의 다른 표면 상에 형성되는 것이 바람직하다.
본 발명의 제1 내지 제3 실시예에서 상세하게 설명된 비휘발성 반도체 메모리는 도 37에서 반도체 메모리 장치(250) 또는 ROM(410)에 적용될 수 있다. 더구나, 페이지 모드, 바이트 모드, 및 의사(pseudo) EEPROM 모드는 비휘발성 반도체 메모리의 동작을 위해 가능하다.
(응용예 6)
IC 카드(500)의 또 다른 예시적인 구성은 도 38에 도시된 바와 같이, ROM(410), ROM(420), CPU(430) 및 반도체 메모리 장치 영역(501)을 집적하는 시스템 LSI 칩(508)을 포함한다. 그러한 시스템 LSI 칩(508)은 메모리 카드(500)에 내장된다. 본 발명의 제1 내지 제3 실시예에서 상세하게 설명된 비휘발성 반도체 메모리는 도 38에서 반도체 메모리 장치 영역(501) 또는 ROM(410)에 적용될 수 있다. 더구나, 페이지 모드, 바이트 모드, 및 의사 EEPROM 모드는 비휘발성 반도체 메모리의 동작을 위해 가능하다.
[기타 실시예]
상술된 바와 같이, 본 발명은 제1 내지 제3 실시예에 따라 설명되지만; 이 명세서의 일부를 형성하는 상세한 설명 및 도면은 본 발명의 정신 및 범위를 제한하고자 하는 것이 아니라는 것을 알 수 있을 것이다. 여러가지 대안적인 실시예, 작동예 및 동작 기술은 본 분야에 숙련된 기술자들에게 이 명세서로부터 명백해질 것이다.
여러가지 변형 및 변경은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터를 위한 제조 공정에서 당연히 가능하다.
게다가, 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터는 2진 논리 메모리에 제한되지 않는다. 예를 들어, 다치(multi-valued) 논리 메모리, 더욱 구체적으로 3치 이상의 메모리가 또한 적용가능하다. 예를 들어, 4치 비휘발성 반도체 메모리는 2치 비휘발성 반도체 메모리의 2배의 메모리 용량을 가질 수 있다. 또한, 본 발명은 m치 이상의 비휘발성 반도체 메모리(m>3)에 적용가능하다.
NAND 플래시 EEPROM이 지금까지 설명되었지만, 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리 내의 메모리 셀 트랜지스터의 구성 및 그 제조 방법은 AND형, NOR형, 2-트랜지스터/셀형, 3-트랜지스터/셀형 등과 같은 다른 동작 방법에 따른 메모리에도 잘 들어맞는다.
그 자체로, 본 발명은 여기에서 설명되지 않은 여러 실시예를 당연히 포함한다. 따라서, 본 발명의 기술적 범위는 상술된 설명으로부터 적절히 고려될 수 있는 다음의 청구범위에 따른 본 발명의 특정된 특징에 의해서만 결정된다.
본 발명의 실시예에 따르면, 제어 게이트 전극층 형성 시의 금속 다마신 공정의 사용은 애스펙트 비의 감소, 인접한 메모리 셀들 사이의 기생 용량의 값의 감소 및 더욱 단순한 프로세싱의 구현, 메모리 셀 어레이의 소형화, 더 높은 집적화 및 더욱 단순한 프로세싱, 및 비휘발성 반도체 메모리의 저전력 소비 및 더 높은 속도 동작성을 제공한다.
여러가지 변경은 본 발명의 범위를 벗어나지 않고서, 본 명세서의 교시를 이해하면 본 분야에 숙련된 기술자에게 가능해질 것이다.

Claims (20)

  1. 비휘발성 반도체 메모리로서,
    절연층 상에 배치된 반도체 층;
    상기 반도체 층 내에 배치되고, 소자 분리 영역들에 의해 서로 분리되어, 열(column) 방향을 따라 연장하는 복수의 활성 영역들;
    상기 복수의 활성 영역들에 수직인 행(row) 방향을 따라 연장하는 복수의 워드 라인들; 및
    상기 반도체 층 상에 행렬(matrix)로 배열된 복수의 메모리 셀 트랜지스터들
    을 포함하고,
    각각의 상기 메모리 셀 트랜지스터들은 상기 복수의 활성 영역들 상에 제공된 소스/드레인 영역들; 상기 반도체 층 상에 제공된 터널링 절연막을 개재하여 상기 소스/드레인 영역들 사이에 샌드위칭된 부유 게이트 폴리실리콘 전극 층; 상기 부유 게이트 폴리실리콘 전극 층 상에 배치된 게이트간 절연막; 및 상기 게이트간 절연막을 개재하여 상기 부유 게이트 폴리실리콘 전극 층 상에 배치된 제어 게이트 금속 전극 층을 포함하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 소스/드레인 영역들은 상기 반도체 층과 동일한 도전형을 갖고, 상기 메모리 셀 트랜지스터는 공핍 모드(depletion mode)에서 동작하는 비휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 소스/드레인 영역들은 상기 반도체 층과 반대의 도전형을 갖고, 상기 메모리 셀 트랜지스터는 증가 모드(enhancement mode)에서 동작하는 비휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 게이트간 절연막과 상기 제어 게이트 금속 전극 층 사이에 배치된 버퍼 층을 더 포함하는 비휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 소자 분리 영역들의 하부들은 상기 절연층의 표면에 접촉하는 비휘발성 반도체 메모리.
  6. 제1항에 있어서, 상기 소자 분리 영역들의 하부들은 상기 절연층 내로 관통하는 비휘발성 반도체 메모리.
  7. 제1항에 있어서, 상기 제어 게이트 금속 전극 층은 금속 실리사이드 막을 포함하는 비휘발성 반도체 메모리.
  8. 제7항에 있어서, 상기 금속 실리사이드 막은 코발트, 니켈, 티탄, 탄탈, 백금, 몰리브덴, 텅스텐 또는 팔라듐의 실리사이드 재료들 중의 하나를 포함하는 비휘발성 반도체 메모리.
  9. 비휘발성 반도체 메모리로서,
    절연층 상에 배치된 반도체 층;
    상기 반도체 층 내에 배치되고, 소자 분리 영역들에 의해 서로 분리되어, 열 방향을 따라 연장하는 복수의 활성 영역들;
    상기 복수의 활성 영역들에 수직인 행 방향을 따라 연장하는 복수의 제어 게이트 라인들; 및
    상기 반도체 층 상에 행렬로 배열된 복수의 메모리 셀 트랜지스터들
    을 포함하고,
    각각의 상기 메모리 셀 트랜지스터들은 상기 복수의 활성 영역들 상에 제공된 소스/드레인 영역들; 상기 소스/드레인 영역들 사이에 샌드위칭되고, 상기 반도체 층 상에 제공된 터널링 절연막을 개재하여 배치된 부유 게이트 전극 층; 상기 부유 게이트 전극 층의 측벽들 상에 배치되고, 상기 소스/드레인 영역들 상의 상기 터널링 절연막 상에 배치된 게이트간 절연막; 및 상기 터널링 절연막 및 상기 게이트간 절연막을 개재하여 상기 소스/드레인 영역들에 대면하고, 상기 게이트간 절연막을 개재하여 상기 부유 게이트 전극 층의 상기 측벽들에 접촉하도록 배치된 제어 게이트 금속 전극 층을 포함하는 비휘발성 반도체 메모리.
  10. 제9항에 있어서, 상기 부유 게이트 전극 층은 폴리실리콘 층을 포함하는 비휘발성 반도체 메모리.
  11. 제9항에 있어서, 상기 부유 게이트 전극 층은 금속 층을 포함하는 비휘발성 반도체 메모리.
  12. 제9항에 있어서, 상기 부유 게이트 전극 층은 금속 실리사이드 층을 포함하는 비휘발성 반도체 메모리.
  13. 제12항에 있어서, 상기 금속 실리사이드 막은 코발트, 니켈, 티탄, 탄탈, 백금, 몰리브덴, 텅스텐 또는 팔라듐의 실리사이드 재료들 중의 하나를 포함하는 비휘발성 반도체 메모리.
  14. 제9항에 있어서, 상기 소스/드레인 영역들은 상기 반도체 층과 동일한 도전형을 갖고, 상기 메모리 셀 트랜지스터는 공핍 모드에서 동작하는 비휘발성 반도체 메모리.
  15. 제9항에 있어서, 상기 소스/드레인 영역들은 상기 반도체 층과 반대의 도전형을 갖고, 상기 메모리 셀 트랜지스터는 증가 모드에서 동작하는 비휘발성 반도체 메모리.
  16. 제9항에 있어서, 상기 게이트간 절연막과 상기 제어 게이트 금속 전극 층 사 이에 배치된 버퍼 층을 더 포함하는 비휘발성 반도체 메모리.
  17. 제9항에 있어서, 상기 소자 분리 영역들의 하부들은 상기 절연층의 표면에 접촉하는 비휘발성 반도체 메모리.
  18. 제9항에 있어서, 상기 소자 분리 영역들의 하부들은 상기 절연층 내로 관통하는 비휘발성 반도체 메모리.
  19. 제9항에 있어서, 상기 제어 게이트 금속 전극 층은 코발트, 니켈, 티탄, 탄탈, 백금, 몰리브덴, 텅스텐 또는 팔라듐의 실리사이드 재료들 중의 하나에 의해 구성된 금속 실리사이드 막을 포함하는 비휘발성 반도체 메모리.
  20. 비휘발성 반도체 메모리의 제조 방법으로서,
    절연층 상에 형성되는 반도체 층 상에 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막 상에 부유 게이트 폴리실리콘 전극 층을 형성하는 단계;
    상기 부유 게이트 폴리실리콘 전극 층, 상기 터널링 절연막, 상기 반도체 층 및 상기 절연층을 에칭하여 제거하는 단계;
    소자 분리 영역을 형성하는 단계;
    상기 부유 게이트 폴리실리콘 전극 층 및 상기 소자 분리 영역 상에 게이트간 절연막을 퇴적하고, 연속적으로 상기 게이트간 절연막 상에 질화막을 퇴적하는 단계;
    상기 질화막, 상기 게이트간 절연막 및 상기 부유 게이트 폴리실리콘 전극 층을 에칭하고 제거하여, 상기 터널링 절연막을 노출시키는 단계;
    상기 반도체 층 내에 소스/드레인 영역들을 형성하는 단계;
    전체 장치 표면의 전역에 층간 절연막을 퇴적하는 단계;
    전체 장치 표면을 평탄화하고, 상기 질화막 및 상기 층간 절연막을 노출시키는 단계;
    상기 질화막을 제거하는 단계;
    전체 장치 표면의 전역에 제어 게이트 금속 전극 층을 퇴적하는 단계;
    상기 층간 절연막이 노출될 때까지 전체 장치 표면을 평탄화하는 단계; 및
    금속 다마신(damascene) 공정을 통해 상기 제어 게이트 금속 전극 층들을 채우고 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리의 제조 방법.
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