JP5559118B2 - 半導体不揮発性メモリ - Google Patents
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Description
本発明は、不揮発性メモリに関し、さらに詳しくは、自己整合型窒化物（SAN）記憶ノードを持つ半導体不揮発性メモリ及び関連する製作方法に関する。
不揮発性メモリは、メモリのメモリブロックに電力が供給されない場合にも記憶した情報を保つタイプのメモリである。いくつかの例に、磁気装置、光学ディスク、フラッシュメモリ、及び他の半導体に基づいたメモリ・トポロジーがある。不揮発性メモリのいくつかの形態は、製作で定義されたビットを有し、いくつかは、一度だけプログラムされ（one time programmable ROM、OTP ROM）、他のタイプは、何度もプログラムされる。半導体メモリ技術が成熟したことから、かなりの量のメモリ・セルを集積回路（IC）に統合する機能が、当該技術の発展から得られた1つの利点である。しかし、それらのメモリ・セルは、ICと同じ工程において形成されるのが望ましい。
不揮発性メモリデバイスの1つの目標は、ICにおける他の相補型金属酸化膜半導体（CMOS）デバイスと同じ製造工程を使用する一方、増え続ける数のメモリ・セルをより小さいチップ面積に適合させることである。メモリ・セルの数を増やすための1つの方法は、「電荷貯蔵構造部」を使用し、2ビット不揮発性半導体メモリ・トランジスタを形成することである。従来技術による半導体メモリ・トランジスタ100の概略図である図1を参照されたい。半導体メモリ・トランジスタ100は、2つの埋め込まれたソース／ドレイン領域157-1及び157-2及びチャンネル領域156を有する基板上に形成されている。チャンネル領域156及び埋め込まれたソース／ドレイン領域157-1、157-2は、ゲート領域152の下に形成され、2つの電荷貯蔵構造部155-1、155-2が、そのゲート領域152のいずれか一方の側に形成される。電荷貯蔵構造部155-1、155-2は、例えば、窒化シリコン又は高いkを持つ誘電体などの電荷とラップ特性を有するスペーサ材料で作られている。電荷貯蔵構造部155-2は、5Vのゲート電圧VG及び5Vのドレイン電圧V2を、0Vボルトのソース電圧V1で印加することによってプログラムされる。従って、ソース領域157-1からのチャンネル高温電子は、チャンネル領域156の中を進んで電荷貯蔵領域155-2に入ってよい。その電荷貯蔵構造部155-2を消去するために、−5Vのゲート電圧VG及び−5Vのドレイン電圧V2が印加されてよく、帯間トンネル正孔がその電荷貯蔵構造部155-2へ入るように導いてもよい。
標準のCMOS工程を使用して製造されるCMOS不揮発性メモリ・セルを供給するためのもう1つの技術が、従来技術によるCMOS不揮発性メモリ・セル200（以下、「メモリ・セル200」）の概略図である図2に示されている。メモリ・セル200は、基板202の上に製造され、2つのソース／ドレイン領域204-1及び204-2を有し、基板202からゲート誘電層208-1及び208-2によってそれぞれ分離された2つのポリゲート206-1及び206-2を有する。そのゲート誘電層208-1及び208-2は、酸化物‐窒化物‐酸化物（ONO）材料で形成される。プログラム層210は、その2つのポリゲート206-1と206-2との間に形成され、2つのポリゲート206-1及び206-2から分離層212によって離れている。プログラム層210は、フラッシュメモリ・セルにおいて使用されるシリコン‐酸化物‐窒化物‐酸化物‐シリコン（SONOS）構造に似た電荷貯蔵を提供する。しかし、CMOS不揮発性メモリ・セル200において、2つのポリゲート206-1及び206-2は、プログラム層210をプログラムするために使用される。シリコン‐窒化物側壁スペーサ214-1、214-2は、ソース／ドレイン領域の近くのフリンジ電界を制御するためにプログラム層210とともに被覆される。側壁分離層216-1及び216-2は、分離層212とともに伸び、SiN側壁スペーサ214-1、214-2をポリゲート206-1、206-2及び基板202から分離する。第2側壁スペーサ218-1、218-2が、酸化シリコンから形成される。プログラム層210は、ポリゲート206-1を接地し、ソース／ドレイン領域204-1、204-2及び基板202をフロートしたままにすることによってプログラムされる。高い電圧が、電子がポリゲート206-1から分離層212の中を通ってプログラム層210の中へ引き付けられるように、ポリゲート206-2に印加される。チャンネル上のプログラム層210の負電荷が、負のバイアスを生じさせ、メモリ・セル200のしきい電圧を、同じ回路のプログラムされていないトランジスタに関して増加させる。
多くの様々なトポロジーが、電荷貯蔵層を持つメモリ・セルを形成するために従来技術において提供されている。しかし、それらのメモリ・セルは、速度が遅く、非効率的である。
いくつかの実施形態によると、不揮発性メモリ・セルにおける電荷貯蔵層を論理工程において形成する方法は、基板のアクティブ領域の上にセレクト・ゲートを形成するステップ、基板のアクティブ領域に部分的に重なっている長いポリシリコン・ゲートを形成するステップ、及びその長いポリシリコン・ゲート間において電荷貯蔵層を充填するステップを含む。
いくつかの実施形態によると、論理工程において形成される不揮発性半導体メモリデバイスは、基板、第1ゲート、第2ゲート、電荷貯蔵層、第1拡散領域、及び第2拡散領域を含む。その基板は、第1導電型であって、アクティブ領域を含む。第1ゲートは、その基板の表面の第1領域上のアクティブ領域において部分的に形成され、その論理工程の最小ゲート長のルールよりも長い。第2ゲートは、その基板の表面の第2領域上のアクティブ領域において部分的に形成される。第1領域及び第2領域は、第1距離で離されており、第2ゲートは、その第1ゲートと実質的に同じ長さである。電荷貯蔵層がその基板上に形成され、第1ゲートと第2ゲートとの間で充填される。第1拡散領域は、第1導電型と反対の第2導電型であり、そのアクティブ領域における電荷貯蔵層の第1の側に形成される。第2拡散領域は、第2導電型であり、そのアクティブ領域における第1の側から反対側にその電荷貯蔵層の第2の側において形成される。
いくつかの実施形態によると、不揮発性メモリ・アレイは、第1導電型の基板、その基板上における複数のアクティブ領域、及び複数のメモリ・セルを含む。各メモリ・セルは、その複数のアクティブ領域のうち1つのアクティブ領域に形成され、その1つのアクティブ領域において完全に形成されたセレクト・ゲート、第1ゲート、第2ゲート、電荷貯蔵層、第1拡散領域、第2拡散領域、及び第3拡散領域を含む。その第1ゲートは、そのセレクト・ゲートの第1の側におけるアクティブ領域において部分的に形成され、そのセレクト・ゲート及び第1ゲートは、第1距離で離されており、その第1ゲートは、論理工程の最小ゲート長のルールよりも長い。第2ゲートは、そのセレクト・ゲートの第1の側における1つのアクティブ領域において部分的に形成され、その第2ゲート及びセレクト・ゲートは、その第1距離で離されており、第1ゲート及び第2ゲートは、第2距離で離されており、第2ゲートは、第1ゲートと実質的に同じ長さである。電荷貯蔵層は、第1ゲートと第2ゲートとの間に形成される。第1拡散領域は、第1導電型と反対の第2導電型で作られており、アクティブ領域の表面に形成される。その第1拡散領域及び第2ゲートは、セレクト・ゲートの反対側において形成される。第2拡散領域は、第2導電型であり、アクティブ領域の表面に形成される。その第2拡散領域及びセレクト・ゲートは、第1ゲートの反対側において形成される。複数のメモリ・セルの第1拡散領域は、互いに電気接続されており、その複数のメモリ・セルの第2拡散領域は、互いに電気接続されている。
本発明のこれら及び他の目的は、様々な図表において説明される望ましい実施形態の以下の詳しい記載を読んだ上で、当業者にとって明らかになるはずである。
本発明の1つの実施形態による相補型金属酸化膜半導体（CMOS）不揮発性メモリ・セル300の概略図である図3を参照されたい。メモリ・セル300は、基板のPウェル領域310におけるアクティブ領域315の全域にわたって形成されてよい。Pウェル・トポロジーCMOSが記載されるが、ここに記載される実施形態は、Nウェル・トポロジーCMOSへの適用にも適している。第1N+拡散領域311-1が、第1ポリシリコン・ゲート313-1の下に形成されてよく、第2N+拡散領域は、第2ポリシリコン・ゲート313-2及び第3ポリシリコン・ゲート313-3の下に形成されてよい。
第2ポリシリコン・ゲート313-2及び第3ポリシリコン・ゲート313-3は、互いから第1距離で離されて形成されてよい。さらに、第2ポリシリコン・ゲート313-2及び第3ポリシリコン・ゲート313-3は、両方とも、第1ポリシリコン・ゲート313-1から第2距離で離されて形成されてよい。その第1距離及び第2距離は、第1、第2及び第3ポリシリコン・ゲート、313-1、313-2、313-3の間の間隔において自己整合型窒化物（SAN）層を形成するのに適したサイズであってよい。例えば、90nm／65nmノードにおいて、20nmから200nmまでの第1ポリシリコン・ゲート313-1と第2及び第3ポリシリコン・ゲート313-2、313-3との間及び第2ポリシリコン・ゲート313-2と第3ポリシリコン・ゲート313-3との間の距離間隔は、その第1、第2及び第3ポリシリコン・ゲート313-1、313-2、313-3の間の間隔において、例えばSAN層などの電荷貯蔵層314の形成を可能にしてよい。接点316-1及び316-2が、その接点316-1、316-2に印加される電圧信号で拡散領域311-1、311-2を充電するために、拡散領域311-1及び311-2上のアクティブ領域にそれぞれ形成されてよい。低濃度ドープのドレイン（LDD）ブロック領域もまた、第1、第2及び第3ポリシリコン・ゲート313-1、313-2、313-3及びSAN層314が上に形成される基板の領域において、又はその領域の周りに形成されてよい。
図3のライン4-4’に沿ったCMOS不揮発性メモリ・セル300の概略的な断面図である図4を参照されたい。図4は、プログラム・モードにあるメモリ・セル300を示す。第1酸化層320が、第1ポリシリコン・ゲート313-1の間に形成されてよい。プログラム・モードにおいて、N型MOSFETに対して、およそメモリ・セル300のしきい電圧VTHであるゲート電圧が、ポリシリコン・ゲート313-1に印加され、高電圧が拡散領域311-2（「第2拡散領域」）に印加されてよく、拡散領域311-1（「第1拡散領域」）は、接地されてよい。この方法では、チャンネル高温電子は、第1拡散領域311-1から間に形成されたチャンネル領域を通って、第2拡散領域311-2に向かって進んでよい。同様に、正孔が、第2拡散領域311-2からPウェル310へ向かって進んでよい。チャンネル高温電子は、SAN層314の中へ、そのSAN層314と基板との間に形成された第2酸化層321を通って注入されてよい。第2及び第3ポリシリコン・ゲート313-2、313-3を追加することによって、高電圧がSAN層314に隣り合う側壁スペーサ317-1、317-2、317-3（図6参照）に結合され、チャンネル高温電子注入効率がかなり増大する。側壁スペーサ317-1、317-2、317-3は、その基板及び第2及び第3ポリシリコン・ゲート313-2、313-3において成長した酸化物で形成されてよい。さらに、ピーク・チャンネル高温電子注入が、そのSAN層314の下の第2拡散領域311-2の端にシフトされてよく、電流密度は、その第2及び第3ポリシリコン・ゲート313-2、313-3に電圧を印加することによって増大してもよい。
消去モードにある図4のCMOS不揮発性メモリ・セル300の概略図である図5を参照されたい。帯間トンネル高温正孔（BBHH）注入が、そのメモリ・セル300を消去するために使用されてよい。図5に示されるように、例えば＜0Vの低電圧が、第1ポリシリコン・ゲート313-1に印加されてよく、例えば＜0VのSAN層電圧VNが、そのSAN層314の隣の側壁スペーサ317-1、317-2、317-3に、第2及び第3ポリシリコン・ゲート313-2、313-3によって結合されてよい。高電圧が、第2拡散領域311-2に印加されてよい。この方法において、高温正孔が第2拡散領域311-2から酸化層321を通ってSAN層314へと進むように、BBHH注入を行ってよい。同様に、電子が、第2及び第3ポリシリコン・ゲート313-2、313-3によって側壁スペーサ317-1、317-2、317-3を通して結合された低電圧によって、Pウェル310に向かって進んでもよい。従って、高温正孔注入電流は、第2及び第3ポリシリコン・ゲート313-2、313-3を通して誘導される側壁スペーサ317-1、317-2、317-3における外部の垂直電界によって増大してもよい。
従って、第2及び第3ポリシリコン・ゲート313-2、313-3の追加を通して、メモリ・セル300は、プログラム及び消去モードの両方において電流密度を増大していることが分かり、それは、従来技術におけるメモリ・セル300のパフォーマンスを増強する。さらに、シミュレーションでは、そのメモリ・セル300は、許容可能なプログラム／消去ウィンドウを2V作動下で示す。
本発明のもう1つの実施形態による相補型金属酸化膜半導体不揮発性メモリ・セル700（以下、「メモリ・セル700」）の概略図である図7を参照されたい。メモリ・セル700は、基板のPウェル領域710におけるアクティブ領域715の全域にわたって形成されてよい。第1N+拡散領域711-1は、第１ポリシリコン・ゲート713-1の下に形成されてよく、第2N+拡散領域は、第2ポリシリコン・ゲート713-2及び第3ポリシリコン・ゲート713-3の下に形成されてよい。
第2ポリシリコン・ゲート713-2及び第3ポリシリコン・ゲート713-3は、互いから第1距離によって離れて形成されてよい。さらに、第2ポリシリコン・ゲート713-2及び第3ポリシリコン・ゲート713-3は、両方とも、第1ポリシリコン・ゲート713-1から第2距離によって離れて形成されてよい。第2距離及び第1距離は、垂直軸に沿って測定されてよい。第1ポリシリコン・ゲート713-1は、第2及び第3ポリシリコン・ゲート713-2、713-3よりも幅広くてよい。第1距離は、第2及び第3ポリシリコン・ゲート713-2、713-3の間の間隔において自己整合窒化物（SAN）層714を形成するのに適したサイズであってよく、第2距離は、第1ポリシリコン・ゲート713-1と第2及び第3ポリシリコン・ゲート713-2、713-3との間にSAN層を形成しないために適したサイズであってよい。例えば、90nm/65nmノードにおいて、20nmから200nmまでの第2及び第3ポリシリコン・ゲート713-2、713-3の間の間隔距離が、例えば、SAN層などの電荷貯蔵層714の形成を、その第2及び第3ポリシリコン・ゲート713-2、713-3の間の間隔距離において可能にしても良い。接点716-1及び716-2が、接点716-1、716-2に印加された電圧信号で、拡散領域711-1、711-2を充電するために、拡散領域711-1及び711-2上のアクティブ領域715にそれぞれ形成されてよい。
本発明の1つの実施形態による相補型金属酸化膜半導体不揮発性メモリ・セルのアレイ800の概略図である図8を参照されたい。メモリ・セル800のアレイは、メモリ・ストリングにおいて複数のメモリ・セルを含む否定論理積（NAND）型アレイとして見なされてよい。各メモリ・ストリングは、図8に示されるように、複数のメモリ・セルを含んでよい。メモリ・セル800は、基板のPウェル領域810におけるアクティブ領域815の全域にわたって形成されてよい。図8に示されるように、合計N個のメモリ・セルが形成されてよい。第1N+拡散領域811-1は、第1ポリシリコン・ゲート813-1の下に形成されてよい。第2N+拡散領域811-2は、第1ポリシリコン・ゲート813-1及び第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]の下に形成されてよい。第3N+拡散領域811-3は、第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]の下、及び第4及び第5ポリシリコン・ゲート813-2[2]、813-3[2]の下に形成されてもよい。第4N+拡散領域811-4は、第6及び第7ポリシリコン・ゲート813-2[N]、813-3[N]の下に形成されてよい。第1N+拡散領域811-1と第4N+拡散領域811-4との間に連続的なチャンネルを形成するためには、各電荷貯蔵層814[1]、814[2]、．．．、814[N]は、電荷を貯蔵せず、電流はその第1N+拡散領域811-1から第4N+拡散領域811-4まで通過しなくてよい。従って、NAND型作動は、図8に示される構造の使用を通してなし遂げてよい。
第2ポリシリコン・ゲート813-2[1]及び第3ポリシリコン・ゲート813-3[1]は、互いから第1距離によって離れて形成されてよい。さらに、第2ポリシリコン・ゲート813-2[1]及び第3ポリシリコン・ゲート813-3[1]は、両方とも、第1ポリシリコン・ゲート813-1[1]から第2距離によって離れて形成されてよい。第4ポリシリコン・ゲート813-2[2]及び第5ポリシリコン・ゲート813-3[2]は、互いから第1距離によって離れて形成されてよい。第4ポリシリコン・ゲート813-2[2]は、第2ポリシリコン・ゲート813-2[1]から第3距離によって離れて形成されてよい。第5ポリシリコン・ゲート813-3[2]は、第3ポリシリコン・ゲート813-3[1]から第3距離によって離れて形成されてよい。その第3距離は、第2距離と同じであってもよい。
第1距離は、第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]の間、第4及び第5ポリシリコン・ゲート813-2[2]、813-3[2]の間の間隔において、第6及び第7ポリシリコン・ゲート813-2[N]、813-3[N]によって、自己整合窒化物（SAN）層814[1]，814[2]，．．．，814[N]を形成するのに適したサイズであってよい。第2距離は、第1ポリシリコン・ゲート813-1[1]と第2ポリシリコン・ゲート813-2[1]及び第3ポリシリコン・ゲート813-3[1]との間にSAN層を形成しないために適したサイズであってよい。第3距離は、第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]と第4及び第5ポリシリコン・ゲート813-2[2]、813-3[2]との間にそれぞれSAN層を形成しないために適したサイズであってよい。例えば、90nm／65nmノードにおいて、20nmから200nmの第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]の間の間隔距離は、第2及び第3ポリシリコン・ゲート813-2[1]、813-3[1]の間に、例えば、SAN層などの電荷貯蔵層814[1]の形成を可能にしてよい。接点816-1、816-2は、その接点816-1、816-2に印加された電圧信号で拡散領域811-1、811-4を充電するために、その拡散領域811-1、及び811-4上のアクティブ領域815にそれぞれ形成されてよい。
上記の図8の記載は、NAND型アレイ構成に関する。NOR型アレイ構成もまた、ここで以下に記載される。NOR型アレイは、複数のメモリ・セルを有し、各メモリ・セルは、メモリ・セル300又はメモリ・セル700として構成される。メモリ・セル700を例としてとると、各第1拡散領域711-1は、そのNOR型アレイの他のメモリ・セルの他の第1拡散領域711-1に電気接続されていてよく、各第2拡散領域711-2は、そのNOR型アレイの他のメモリ・セルの他の第2拡散領域711-2に電気接続されてよい。そのような構成において、そのNOR型アレイの1つ又はそれ以上のメモリ・セルに対応する1つ又はそれ以上の電荷貯蔵層714が充電され、1つ又はそれ以上のメモリ・セルの第1拡散領域711-1から第2拡散領域711-2までの1つ又はそれ以上のチャンネルを形成する場合、電流は、その第1拡散領域711-1から第2拡散領域711-2へとそのチャンネルを通って進んでよい。従って、論理NOR型作動は、NOR型アレイにおいて成し遂げてよい。
従って、メモリ・セル700は、SAN層714を通して増大した電流密度を有し、それは、従来技術のメモリ・セル700のパフォーマンスを改善することが分かる。同様に、メモリ・セル800のアレイ及びNOR型アレイは、似た方法において上記に記載されたSAN層によって益を得る。
自己整合型窒化物（SAN）層は、不揮発性メモリ・セルにおいて電荷貯蔵構造部として使用することができ、それは、不揮発性メモリ・セルのアレイのレイアウトにおいて、増加した単位面積毎のメモリ・ビット密度を可能にする。そのSAN層は、また、各不揮発性メモリ・セルの電流密度（プログラム及び読み取り電流）を増大する。しかし、ポリシリコンは、製造中に後退する傾向があり、また、丸みのある端部を見せる。これらの両方は、自己整合型電荷貯蔵構造部を形成するために使用されるゲート間のギャップサイズを増やす。図9及び図10を参照されたい。図9は、不揮発性メモリ・セル30における電荷貯蔵構造部314の不成功に終わった形成を示す概略図である。図10は、不揮発性メモリ・セル300の製造後の示された典型的な状態を説明する概略図である。図9に示されるように、最小チャンネル長LMIN（例えば、70nm）が、ポリシリコン・ゲート313-2、313-3に使用され、最小間隔距離は、そのポリシリコン・ゲート313-2、313-3に対して使用され、最小間隔距離が、ポリシリコン・ゲート313-2、313-3の間（例えば、90nm)に残り、SAN電荷貯蔵構造部314の形成を促進する。しかし、その電荷貯蔵構造部134がセレクト・ゲート313-1とポリシリコン・ゲート313-2、313-3の間にできる間、その電荷貯蔵構造部314は、セレクト・ゲート313-1とポリシリコン・ゲート313-2、313-3との間に適切に形成されず、そのエッチング後にポリシリコン・ゲート313-2、313-3の間にギャップ900を残す。図10に示されるように、ポリシリコン・ゲート313-2、313-3の間に予想される理想的な90nmの間隔距離の代わりに、約127nmのはるかに大きい間隔距離が、上述の後退する及び丸みをおびる現象によって形成される。従って、SAN電荷貯蔵構造部314は、適切に形成されず、ギャップ900がプロシリコン・ゲート313-2、313-3の間に代わりに形成される。結果として、ほぼ全ての電流は、セレクト・ゲート313-1のみを通って流れ、ポリシリコン・ゲート313-2、313-3の制御は弱い。
図11及び図12を参照されたい。図11は、不揮発性メモリ・セル1100の概略図である。その不揮発性メモリ・セル1100は、それが、最小の長さのゲート313-2、313-3（又は713-2、713-3）を使用する代わりに長いポリシリコン・ゲート1118-1、1118-2を使用することを除いては、不揮発性メモリ300、700に似ている。図12は、図11のライン12-12’に沿った不揮発性メモリ・セル30の概略的な断面図である。図11に示されるように、セレクト・ゲート313-1及び長いポリシリコン・ゲート1118-1、1118-2は、低濃度ドープ・ドレイン（LDD）ブロック310内におけるアクティブ領域315の上に形成される。その名がいポリシリコン・ゲート1118-1、1118-2の両方は、不揮発性メモリ・セル1100が形成される工程に対する半導体製造工場によって定義された最小チャンネル長LMINよりも長い長さLLARGEを有する。接点316-1、316-2は、示されるようにゲート313-1、1118-1、1118-2の反対側に形成される。電荷貯蔵構造部314は、長いポリシリコン・ゲート1118-1、1118-2の間に形成され、その長いポリシリコン・ゲート1118-1、1118-2は、最小ルールよりも長い長さLLARGEを有することから、その後退する傾向は、その長いポリシリコン・ゲート1118-1、1118-2に影響を与えない。図12に示されるように、酸化層321が、LDDブロック310と電荷貯蔵構造部314との間に形成され、拡散領域311-2、311-3が、その電荷貯蔵構造部314の下に部分的に重なっている何れか一方に形成される。
図13及び図14を参照されたい。図13は、不揮発性メモリ・セル1300の概略図である。図14は、図13のライン14-14’に沿った不揮発性メモリ・セル1300の概略的な断面図である。図11及び図13の同じ参照符号を有する素子は、構造的且つ機能的に、同一又は同様である。図11に示される不揮発性メモリ・セル110において、長いポリシリコン・ゲート1118-1、1118-2の長さLLARGEは、減少した読み取り電流をもたらす。図13の不揮発性メモリ・セル1330において、N--注入領域1350がその電荷貯蔵構造部314の下にチャンネル導電性を増大するように加えられ、それは、ON状態電流（例えば、読み取り電流）を増大する。
不揮発性メモリ・セル1500の概略図である図15を参照されたい。不揮発性メモリ・セル1500は、電荷貯蔵構造部314が、セレクト・ゲート313-1と長いポリシリコン・ゲート1118-1、1118-2との間に充填される点において、不揮発性メモリ・セル300に似ている。不揮発性メモリ・セル1500は、また、最小の長さのゲート313-2、313-3の代わりに長いポリシリコン・ゲート1118-1、1118-2を使用することにおいて、不揮発性メモリ・セル1100にも似ている。不揮発性メモリ・セル1500において、電荷貯蔵構造部314は、図15に描かれているように、長いポリシリコン・ゲート1118-1、1118-2の間の電荷貯蔵層314を部分的に覆う追加のフォトレジスト層1510の使用を通して制御された方法で部分的にエッチングされる。エッチング後に、その電荷貯蔵層314は、長いポリシリコン・ゲート1118-1、1118-2の間の長さを有し、それは、その長い長さLLARGEよりも短い。これは、不揮発性メモリ・セル1500においてチャンネル長を短くし、プログラミング効率の改善を可能にする。
もう1つの不揮発性メモリ・セル1600の概略図である図16を参照されたい。不揮発性メモリ・セル1600は、図15に示される不揮発性メモリ・セル1500に似ており、メモリ・セル・アレイにおいて使用されるように構成されている。その不揮発性メモリ・セル1600において、フォトレジスト層1610が使用され、それは、長いポリシリコン・ゲート1118-1、1118-2に沿って位置付けられ、その長いポリシリコン・ゲート1118-1、1118-2の間の電荷貯蔵層134のある部分だけを部分的に覆う。エッチングの後に、その電荷貯蔵層314は、長いポリシリコン・ゲート1118-1、1118-2の長い長さLLARGEよりも短い長さを有する。これは、不揮発性メモリ・セル1600におけるチャンネル長を短くし、プログラミング効率の改善を可能にする。
図15の不揮発性メモリ・セル1500を製造する工程を説明する概略図である図17、図18及び図19を参照されたい。その工程は、また、図16の不揮発性メモリ・セル1600を製造するためにも使用されてよい。図17は、図15及び図16に示される不揮発性メモリ・セル1500、1600のいずれか一方の断面を表わす。図17に示されるように、長いポリシリコン・ゲート1118-1、1118-2の長い長さLLARGEによって、電荷貯蔵層314が、十分な高さで、その長いポリシリコン・ゲート1118-1、1118-2の間に充填される。図18において、フォトレジスト層1510（又は1610）は、電荷貯蔵層314の上に形成される。図19において、エッチング後に、その電荷貯蔵層314は、図9に示されるギャップ900を見せずに、長いポリシリコン・ゲート1118-1、1118-2の間をさらに充填する。
図16に示される不揮発性メモリ・セル構造に基づいた不揮発性メモリ・アレイ2000のアレイである図20を参照されたい。4つのメモリ・セルが図20において例として示され、アレイ200ははるかに多い数のセルに拡大することが可能である。図20に示されるように、不揮発性メモリ・アレイ2000は、複数のセレクト・ゲート2013-1、2013-2、複数の補助ゲート2018-1、2018-2、2018-3、及び、複数の電荷貯蔵層2014-1、2014-2、2014-3、2014-4を有し、それらは、基板のアクティブ領域2150-1、2150-2の上にメモリ・セルを形成する。補助ゲート2018-1、2018-2、2018-3は、4つのメモリ・セルに対応する。例えば、その補助ゲート2018-2は、電荷貯蔵層2014-1、2014-2、2014-3、2014-4の各々をプログラムするのに使用される。フォトレジスト・マスク領域2010、2020は、エッチング工程において、電荷貯蔵層2014-1、2014-2、2014-3、2014-4を定義するために使用される。
メモリ・セル1100、1300、1500、1600、及びメモリ・アレイ2000は、SAN層314、2014-1、2014-2、2014-3、2014-4を通して増大した電流密度を有し、従来技術のパフォーマンスを改善する。さらに、電荷貯蔵層314、2014-2、2014-2、2014-3、2014-4の長さを短くするためにフォトレジストを使用することによって、プログラミング効率が増加し、それは、ポリシリコンの後退する及び丸みをおびる傾向によってギャップ900が形成されるのを防ぐ。
当業者は、本発明の教示を維持する一方で、装置及び方法の多数の改良形及び変化形が作成されてもよいことを容易に理解するであろう。従って、上記の開示は、添付の請求項の境界及び限度によってのみ限定されるものとして解釈するべきである。
Claims (6)
- 論理工程において形成される不揮発性半導体メモリ・セル（１５００）であり：
アクティブ領域（３１５）を含む第1導電型の基板；
前記アクティブ領域上に完全に形成されたセレクト・ゲート（３１３−１）；
前記基板の表面の第1領域上のアクティブ領域において部分的に形成され、前記論理工程の最小ゲート長のルールよりも長い第1ゲート（１１１８−１）；
前記基板の表面の第2領域上のアクティブ領域において部分的に形成された第2ゲートであり、前記第1領域及び前記第2領域は第1距離で離されており、前記第1ゲートと実質的に同じ長さである、第2ゲート（１１１８−２）；
前記基板上に形成され、前記第1ゲートと前記第2ゲートとの間に充填された電荷貯蔵層（３１４）；
前記アクティブ領域における前記第1ゲート及び前記第2ゲートの第1の側に形成された、前記第1導電型の反対の第2導電型である第1拡散領域（３１１−３）；
前記アクティブ領域における前記第1ゲート及び前記第2ゲートの第1の側と反対の第2の側に形成された、前記第2導電型の第2拡散領域（３１１−２）；及び
前記アクティブ領域における前記セレクト・ゲートの前記第1拡散領域の側と反対側に形成された第3拡散領域（３１１−１）；
を有し、
前記電荷貯蔵層は、前記第1ゲート及び前記第2ゲートの長さよりも短い長さを有する、不揮発性半導体メモリ・セル。 - 前記電荷貯蔵層の下に、N--注入領域が部分的に重なっている、請求項１に記載の不揮発性メモリ・セル。
- 前記アクティブ領域の表面に形成された前記電荷貯蔵層は、前記セレクト・ゲート、前記第1ゲート及び前記第2ゲートの間をさらに充填する、請求項１に記載の不揮発性メモリ・セル。
- 第1導電型の基板；
前記基板上の複数のアクティブ領域；及び
複数のメモリ・セル；
を含む不揮発性メモリ・アレイであり、
各メモリ・セルは、該複数のアクティブ領域の1つのアクティブ領域（３１５）上に形成され：
前記1つのアクティブ領域上に完全に形成されたセレクト・ゲート（３１３−１）；
該セレクト・ゲートの第1の側において前記アクティブ領域上に部分的に形成された第1ゲートであり、前記セレクト・ゲート及び該第1ゲートは、第1距離で離れており、前記論理工程の最小ゲート長のルールよりも長い、第1ゲート（１１１８−１）；
前記セレクト・ゲートの第1の側において前記1つのアクティブ領域上に部分的に形成された第2ゲートであり、該第2ゲート及び前記セレクト・ゲートは、前記第1距離で離れており、前記第1ゲート及び前記第2ゲートは第2距離で離れており、前記第1ゲートと実質的に同じ長さである、第2ゲート（１１１８−２）；
前記第1ゲートと前記第2ゲートとの間に形成された電荷貯蔵層（３１４）；
前記アクティブ領域における前記第1ゲート及び前記第2ゲートの第1の側に形成された、前記第1導電型の反対の第2導電型である第1拡散領域（３１１−３）；
前記アクティブ領域における前記第1ゲート及び前記第2ゲートの第1の側と反対の第2の側に形成された、前記第2導電型の第2拡散領域（３１１−２）；及び
前記アクティブ領域における前記セレクト・ゲートの前記第1拡散領域の側と反対側に形成された第3拡散領域（３１１−１）；
を含み、
前記複数のメモリ・セルの第1拡散領域は、互いに電気接続され、前記複数のメモリ・セルの第2拡散領域は、互いに電気接続され、
各メモリ・セルの各電荷貯蔵層は、前記第1ゲート及び前記第2ゲートの長さよりも短い長さを有する、不揮発性メモリ・アレイ。 - 各メモリ・セルの各電荷貯蔵層の下に、N--注入領域が部分的に重なっている、請求項４に記載の不揮発性メモリ・アレイ。
- 前記アクティブ領域の表面に形成された各メモリ・セルの各電荷貯蔵層は、前記セレクト・ゲート、前記第1ゲート及び前記第2ゲートの間をさらに充填する、請求項４に記載の不揮発性メモリ・アレイ。
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