TWI453807B - 非揮發性半導體記憶單元、非揮發性半導體記憶陣列及非揮發性記憶體單元中形成電荷儲存層之方法 - Google Patents
非揮發性半導體記憶單元、非揮發性半導體記憶陣列及非揮發性記憶體單元中形成電荷儲存層之方法 Download PDFInfo
- Publication number
- TWI453807B TWI453807B TW100134406A TW100134406A TWI453807B TW I453807 B TWI453807 B TW I453807B TW 100134406 A TW100134406 A TW 100134406A TW 100134406 A TW100134406 A TW 100134406A TW I453807 B TWI453807 B TW I453807B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate
- diffusion region
- charge storage
- width
- storage layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 154
- 229920005591 polysilicon Polymers 0.000 claims description 154
- 230000015654 memory Effects 0.000 claims description 141
- 238000009792 diffusion process Methods 0.000 claims description 85
- 238000003860 storage Methods 0.000 claims description 75
- 239000000758 substrate Substances 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
本發明係有關於一種半導體非揮發性記憶體，尤指一種具有電荷儲存層之非揮發性記憶體。
非揮發性記憶體元件是一種能在切斷電源後繼續保存記憶體內資料的記憶體，例如磁化裝置、光碟、快閃記憶體及其它半導體記憶裝置。依照資料寫入的次數，非揮發性記憶體可分成唯讀記憶體(其係在製造過程中寫入儲存資料)、一次性可程式化唯讀記憶體(one time programmable ROM,OTP ROM)和可重複寫入的記憶體。另外，隨著半導體記憶體技術的成熟，越來越大量的記憶體單元可整合進積體電路中。然而，在積體電路能夠大量整合記憶體單元的同時，亦希望能在相同製程中製造記憶體單元和積體電路。
設計非揮發性記憶體元件之目標，係為在與積體電路上互補式金氧半導體(complementary metal oxide semiconductor,CMOS)元件相同之製程下，滿足在較小面積之晶片上增加記憶體單元的數目。而一種滿足上述目標之方法係利用電荷儲存層來形成二位元非揮發性半導體記憶電晶體。請參照第1圖，第1圖係為先前技術之半導體記憶電晶體100之示意圖。半導體記憶電晶體100形成於一基底上，半導體記憶電晶體100包含兩離子佈植的源極區157-1和汲極區157-2、通道區156、電荷儲存層155-1和155-2以及閘極區152。通道區156和離子佈植的源/汲極區157-1和157-2形成於閘極區152之下方，而電荷儲存層155-1和155-2則形成於閘極區152之兩側。電荷儲存層155-1和155-2係由具有電荷補捉特性之間隙壁材料(spacer material)所形成，例如氮化矽(silicon-nitride)或高介電常數之介電層(high-k dielectric)。藉由施加5伏特之閘極電壓VG、5伏特之汲極電壓V2及0伏特之源極電壓V1，可程式化電荷儲存層155-2。因此，源極區157-1之通道熱電子(channel hot electron)可經由通道區156進入電荷儲存層155-2。而藉由施加-5伏特之閘極電壓VG以及-5伏特之汲極電壓V2，引發帶對帶穿隧電洞(band-to-band tunneling holes)進入電荷儲存層155-2，可抹除電荷儲存層155-2。
另一種利用標準互補式金氧半導體製程製造互補式金氧半非揮發性記憶體單元之方法揭露於第2圖，第2圖係為先前技術之互補式金氧半非揮發性記憶體單元200(以下簡稱記憶體單元200)之示意圖。記憶體單元200形成於基底202上，記憶體單元200包含源極區204-1、汲極區204-2、多晶矽閘極206-1和206-2、閘極介電層216-1和216-2、氮化矽側間隙壁208-1和208-2、可程式化層(programming layer)210、側間隙壁隔離層214-1和214-2、隔離層212、基底202和第二側間隙壁218-1和218-2。多晶矽閘極206-1和206-2可藉由閘極介電層216-1及216-2和基底202隔離。閘極介電層216-1及216-2係由氧化矽材料所形成。可程式化層210形成於多晶矽閘極206-1及206-2之間，並藉由隔離層212和多晶矽閘極206-1及206-2隔離。可程式化層210提供類似應用在快閃記憶體單元的矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon,SONOS)架構的電荷儲存功能。然而，在記憶體單元200中，利用多晶矽閘極206-1和206-2來程式化可程式化層210。氮化矽側間隙壁(Silicon-nitride sidewall spacer)208-1和208-2和可程式化層210是由製程中同一步驟得到，用以控制靠近源/汲極區204-1和204-2的穗狀電場現象(e-field fringing)。另外，側間隙壁隔離層214-1和214-2和隔離層212亦是由製程中同一步驟得到，而氮化矽側間隙壁208-1、208-2可藉由側間隙壁隔離層214-1和214-2和多晶矽閘極206-1、206-2及基底202隔離。第二側間隙壁218-1和218-2形成自氧化矽。藉由多晶矽閘極206-1接地以及讓源/汲極區204-1和204-2以及基底202浮接，而施加高電壓於多晶矽閘極206-2以吸引電子從多晶矽閘極206-1經由隔離層212進入可程式化層210，可將可程式化層210程式化。因此，通道之上的可程式化層210的負電荷所造成的負偏壓，可使同一電路中的記憶體單元200的閥值電壓比未程式化的電晶體的閥值電壓更高。
先前技術提供許多不同型態的具有電荷儲存層之記憶體單元。然而，這些記憶體單元不僅速度慢且效率很低。
本發明之一實施例係關於一種在非揮發性記憶單元中形成一電荷儲存層之方法，包含在一基底之一主動區之上形成一選擇閘極；形成複數個寬多晶矽閘極，該些寬多晶矽閘極係部分重疊於該基底之該主動區之上；及於該些寬多晶矽閘極之間填充該電荷儲存層。
本發明之另一實施例係關於一種非揮發性半導體記憶元件，包含一基底、一第一閘極、一第二閘極、一電荷儲存層、一第一擴散區及一第二擴散區。該基底上具有一主動區。該第一閘極係部分形成於該主動區的第一區塊上，其中該第一閘極的寬度係大於一最小閘極規範寬度。該第二閘極係部分形成於該主動區的第二區塊上，該第一區塊和該第二區塊相距一第一距離，且該第二閘極係與該第一閘極具有實質上相同之寬度。該電荷儲存層係形成於該基底上，且填充於該第一閘極和該第二閘極之間。該第一擴散區係形成於該第一閘極與該第二閘極的第一側，而該第一擴散區的導電極性與該基底的導電極性相反。該第二擴散區係形成於該第一閘極與該第二閘極的第二側，且該第二擴散區的導電極性與該基底的導電極性相反。
本發明之另一實施例係關於一種非揮發性記憶體陣列，包含一基底及複數個記憶體單元。。該基底上具有複數個主動區。該些記憶體單元中，每一記憶體單元係形成於該些個主動區之一主動區上。該記憶體單元包含一選擇閘極、一第一閘極、一第二閘極、一電荷儲存層、一第一擴散區、一第二擴散區及一第三擴散區。該選擇閘極係部分形成於該主動區上。該第一閘極係形成於該選擇閘極之第一側，且部分形成於該主動區上，該選擇閘極及該第一閘極係相距一第一距離，且該第一閘極之寬度係大於一最小閘極規範寬度。該第二閘極係形成於該選擇閘極之第一側，且部分形成於該主動區上，該第二閘極及該選擇閘極係相距該第一距離，該第一閘極及該第二閘極係相距一第二距離，且該第二閘極係與該第一閘極具有實質上相同之寬度。該電荷儲存層係形成於該第一閘極和該第二閘極之間。該第一擴散區的導電極性係與該基底的導電極性相反，該第一擴散區及該第二閘極係形成於該選擇閘極之相反兩側。該第二擴散區的導電極性係與該基底的導電極性相反，該第二擴散區及該選擇閘極係形成於該第一閘極之相反兩側。該第三擴散區及該第一擴散區係形成於該選擇閘極之相反兩側，且該第三擴散區與該第二擴散區係形成於該第二閘極之相反兩側。
透過本發明諸實施例之設置，電荷儲存層、非揮發性記憶體單元與非揮發性記憶體陣列具有增強的電流密度，而產生了優於先前技術的效能。再者，藉由利用光阻縮短電荷儲存層的寬度，而增進了程式化的效率，且可避免多晶矽縮回及圓形化邊緣的效應所產生的效應。
請參照第3圖，第3圖係為本發明的一實施例說明互補式金氧半(complimentary metal-oxide-semiconductor,CMOS)非揮發性記憶體單元300(以下簡稱記憶體單元300)之示意圖。記憶體單元300形成在一基底的P型井(P-well)區310的主動區315之上，雖然第3圖的實施例是利用P型井型態的互補式金氧半導體，但本發明以下的實施例亦適合應用到N井(N-well)型態的互補式金氧半導體。一第一N+擴散區311-1形成於一第一多晶矽閘極313-1之下，和一第二N+擴散區311-2形成於一第二多晶矽閘極313-2和一第三多晶矽閘極313-3之下。
第二多晶矽閘極313-2和第三多晶矽閘極313-3相距一第一距離。另外，第二多晶矽閘極313-2和第三多晶矽閘極313-3兩者皆相距第一多晶矽閘極313-1一第二距離。第一距離和第二距離的大小是適合在第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3之間形成自對準氮化層(self-aligning nitride layer,SAN layers)。例如，在90奈米/65奈米的製程中，第一多晶矽閘極313-1相距第二多晶矽閘極313-2、第三多晶矽閘極313-3在20奈米到200奈米的範圍，以及第二多晶矽閘極313-2相距第三多晶矽閘極313-3亦在20奈米到200奈米的範圍，因此可允許一電荷儲存層314(例如自對準氮化層)形成在第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3之間。接觸插塞316-1形成在第一N+擴散區311-1之上的主動區315，以及接觸插塞316-2形成在第二N+擴散區311-2之上的主動區315。接觸插塞316-1和接觸插塞316-2係用以將施加在接觸插塞316-1、316-2的電壓訊號對第一N+擴散區311-1和第二N+擴散區311-2充電。另外，基底上可形成一輕摻雜汲極阻隔區(lightly-doped drain block region)312，而第一多晶矽閘極313-1、第二多晶矽閘極313-2、第三多晶矽閘極313-3和電荷儲存層314即是形成於輕摻雜汲極阻隔區312上。
請參照第3圖、第4圖和第6圖，第4圖係說明互補式金氧半非揮發性記憶體單元300沿著第3圖的4-4’切線之切面示意圖。第4圖顯示記憶體單元300在程式化模式。一第一氧化層320形成在第一多晶矽閘極313-1和基底之間。在程式化模式下，施加大於N型金氧半場效電晶體(N-type MOSFET)的閥值電壓VTH的閘極電壓至第一多晶矽閘極313-1，施加一高電壓至第二擴散區311-2，以及將第一擴散區311-1接地。如此，在第一擴散區311-1和第二擴散區311-2之間將形成一通道，而通道熱電子可從第一擴散區311-1藉由通道流向第二擴散區311-2。同樣地，電洞會從第二擴散區311-2流向P型井區310。通道熱電子也會透過在電荷儲存層314和基底之間形成的第二氧化層321注入電荷儲存層314。另外，第二多晶矽閘極313-2和第三多晶矽閘極313-3可耦合高電壓至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3(如第6圖所示)，因此可更增強通道熱電子的注入效果。側間隙壁317-1、317-2和317-3是長在基底、第二多晶矽閘極313-2和第三多晶矽閘極313-3之上的氧化物。再者，通道熱載子注入的尖端會被偏移到電荷儲存層314下方的第二擴散區311-2的邊緣，以及可藉由施加電壓至第二多晶矽閘極313-2和第三多晶矽閘極313-3增強電流密度。
請參照第5圖，第5圖係說明第4圖的互補式金氧半非揮發性記憶體單元300在抹除模式下之示意圖。可利用帶對帶穿隧熱電洞(band-to-band tunneling hot hole)的注入以抹除記憶體單元300。如第5圖所示，施加一低電壓VG(例如小於零的電壓)至第一多晶矽閘極313-1，而施加在電荷儲存層314的低電壓VN(例如小於零的電壓)可藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3，以及施加一高電壓至第二擴散區311-2。如此，將發生帶對帶穿隧熱電洞的注入，而熱電洞可從第二擴散區311-2藉由氧化層321流向電荷儲存層314。同樣地，由於低電壓藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至側間隙壁317-1、317-2和317-3的緣故，所以電子會流向高電壓區的第二擴散區311-2，經由接觸插塞316-2導出。如此，透過第二多晶矽閘極313-2和第三多晶矽閘極313-3誘發側間隙壁317-1、317-2和317-3內的一外部垂直電場，可增強熱電洞注入電流。
由上述所知，透過額外的第二多晶矽閘極313-2和第三多晶矽閘極313-3，記憶體單元300在程式化模式和抹除模式下皆可增強電流密度，如此，可改善記憶體單元300的效能。此外，在5伏特的模擬操作下，記憶體單元300表現出可接受的程式化以及抹除的操作時間。
請參照第7圖，第7圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元700(以下簡稱記憶體單元700)之示意圖。記憶體單元700形成在一基底的P型井區710的主動區715之上。一第一N+擴散區711-1形成於一第一多晶矽閘極713-1之下，和一第二N+擴散區711-2形成於一第二多晶矽閘極713-2和一第三多晶矽閘極713-3之下。
第二多晶矽閘極713-2和第三多晶矽閘極713-3相距一第一距離。另外，第二多晶矽閘極713-2和第三多晶矽閘極713-3兩者皆相距第一多晶矽閘極713-1一第二距離。量測第二距離的方向係垂直於量測第一距離的方向。第一多晶矽閘極713-1比第二多晶矽閘極713-2及第三多晶矽閘極713-3長。第一距離的大小是適合在第二多晶矽閘極713-2及第三多晶矽閘極713-3之間形成自對準氮化層714，而第二距離的大小則是不適合在第一多晶矽閘極713-1和第二多晶矽閘極713-2、第三多晶矽閘極713-3之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極713-2相距第三多晶矽閘極713-3在20奈米到200奈米的範圍，因此可允許一電荷儲存層自對準氮化層714(電荷儲存層)形成在第二多晶矽閘極713-2和第三多晶矽閘極713-3之間的空間。接觸插塞716-1形成在第一N+擴散區711-1之上的主動區715，接觸插塞716-2形成在第二N+擴散區711-2之上的主動區715。接觸插塞716-1和接觸插塞716-2係用以將施加在接觸插塞716-1、716-2的電壓訊號對第一N+擴散區711-1和第二N+擴散區711-2充電。
請參照第8圖，第8圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列800之示意圖。如第8圖所示，記憶體陣列800可被視為在一記憶體串列(memory string)包含N個記憶體單元的邏輯反及閘形式的陣列(logical NAND type array)。在第8圖中，記憶體陣列800的N個記憶體單元可形成在一基底的P型井區810中的主動區815之上。一第一N+擴散區811-1形成於一第一多晶矽閘極813-1之下。一第二N+擴散區811-2形成於第一多晶矽閘極813-1、第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之下。一第三N+擴散區811-3形成於第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之下。一第四N+擴散區811-4形成於第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之下。如此，在第一N+擴散區811-1和第四N+擴散區811-4之間便可形成一連續的通道，所以在電荷儲存層814[1]、814[2]、...及814[N]中能夠儲存電荷，例如電子。但如果電荷儲存層814[1]、814[2]、...及814[N]中有一或多個電荷儲存層無法儲存電荷，則電流將無法從第一N+擴散區811-1流向第四N+擴散區811-4，因此可透過第8圖所示的架構達成反及閘形式的操作。
第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]相距一第一距離。另外，第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]兩者和第一多晶矽閘極813-1相距一第二距離。第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]相距第一距離。第四多晶矽閘極813-2[2]和第二多晶矽閘極813-2[1]相距一第三距離。第五多晶矽閘極813-3[2]和第三多晶矽閘極813-3[1]相距第三距離。第三距離可和第二距離相同。第一距離的大小是適合在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之間直到第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之間形成自對準氮化層814[1]、814[2]、...及814[N]。第二距離的大小則是不適合在第一多晶矽閘極813-1和第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]之間形成自對準氮化層。第三距離的大小則是不適合在第二多晶矽閘極813-2[1]和第四多晶矽閘極813-2[2]之間、第三多晶矽閘極813-3[1]和第五多晶矽閘極813-3[2]之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極813-2[1]相距第三多晶矽閘極813-3[1]在20奈米到200奈米的範圍，因此可允許一電荷儲存層814[1](例如自對準氮化層)形成在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間。接觸插塞816-1形成在第一N+擴散區811-1之上的主動區815，接觸插塞816-2形成在第四N+擴散區811-4之上的主動區815。接觸插塞816-1和接觸插塞816-2係用以將施加在接觸插塞816-1、816-2的電壓訊號對第一N+擴散區811-1和第四N+擴散區811-4充電。
在第8圖所提及的記憶體陣列架構是反及閘形式陣列架構。以下將描述反或閘形式陣列架構(NOR-type array configuration)。反或閘形式陣列包含複數個記憶體單元，其中每一記憶體單元的架構可如同記憶體單元300或記憶體單元700。以記憶體單元700為例，反或閘形式陣列中的每一記憶體單元的第一擴散區711-1電連接於另一記憶體單元的第一擴散區711-1，每一記憶體單元的第二擴散區711-2電連接於另一記憶體單元的第二擴散區711-2。而在上述電連接的架構下，如果反或閘形式陣列中的一或多個記憶體單元的一或多個電荷儲存層714被充電，則從一或多個記憶體單元的第一擴散區711-1到第二擴散區711-2中將會形成一或多個通道。因此，電流可從第一擴散區711-1經由上述一或多個通道流向第二擴散區711-2。所以如上所述，可透過反或閘形式陣列達成邏輯反或閘形式的操作。
因此，記憶體單元700可透過自對準氮化層714增強電流密度，使得記憶體單元700的效能超越先前技術。同樣地，自對準氮化層也可經由上述本發明所揭露的方式改善由複數個記憶體單元800構成的陣列和反或閘形式陣列的效能。
自對準氮化層714可以在非揮發性記憶體單元中被使用作為一電荷儲存層，並且在一陣列的非揮發性記憶體單元中增加每單位區域的記憶體位元密度。自對準氮化層也增強了每一非揮發性記憶體單元的電流密度(程式化電流及讀取電流)。然而，第二多晶矽閘極313-2、第三多晶矽閘極313-3在製程時會縮小，並且邊緣會鈍化，而在閘極間加大了用以形成自對準氮化層結構的間隙。請一併參照第9圖及第10圖，第9圖係在非揮發性記憶體單元300中形成失敗的電荷儲存層314之示意圖。第10圖係為非揮發性記憶體單元300於形成後的典型狀況之示意圖。如第9圖所示，第二多晶矽閘極313-2及第三多晶矽閘極313-3係使用一最小通道寬度WMIN
(例如是70奈米)，且第二多晶矽閘極313-2及第三多晶矽閘極313-3之間具有一最小間距(例如90奈米)以形成電荷儲存層314。然而，當電荷儲存層314形成在選擇閘極313-1及第二多晶矽閘極313-2、第三多晶矽閘極313-3之間，會於蝕刻後在第二多晶矽閘極313-2、第三多晶矽閘極313-3之間留下一間隙900(第10圖)。如第10圖所示，有別於前述的90奈米，一約127奈米之較大的間距係因前述之多晶矽縮小及邊緣鈍化效應而被形成於第二多晶矽閘極313-2及第三多晶矽閘極313-3之間。因此，電荷儲存層314無法被適當地形成，且因為第二多晶矽閘極313-2及第三多晶矽閘極313-3之間形成間隙900，大部分的電流只會流過選擇閘極313-1，變得難以控制第二多晶矽閘極313-2及第三多晶矽閘極313-3。
請一併參考第11圖與第12圖。第11圖係非揮發性記憶體單元1100之示意圖。非揮發性記憶體單元1100係小於非揮發性記憶體單元300、700，除此之外，非揮發性記憶體單元1100使用寬多晶矽閘極1118-1、1118-2取代具有最小閘極寬度的第二多晶矽閘極313-2、第三多晶矽閘極313-3(或713-2、713-3)。第12圖係非揮發性記憶體單元1100沿著第11圖的12-12’切線之切面示意圖。如第11圖所示，選擇閘極313-1及寬多晶矽閘極1118-1、1118-2係形成在P型井區310中的主動區315之上。寬多晶矽閘極1118-1、1118-2皆具有被非揮發性記憶體單元1100的製程所定義的大於最小通道寬度Wmin
之寬度WLARGE
。如第11圖所示，接觸點316-1、316-2係形成於第一多晶矽閘極313-1、寬多晶矽閘極1118-1、1118-2的兩側。電荷儲存層314係形成於寬多晶矽閘極1118-1、1118-2之間，且前述的多晶矽縮小效應並不會對寬多晶矽閘極1118-1、1118-2造成影響，因為寬多晶矽閘極1118-1、1118-2具有比最小通道寬度Wmin
長的寬度WLARGE
。如第12圖所示，閘極層1321係形成於P型井區310與電荷儲存層之間，且第二N+擴散區311-2、第三N+擴散區311-3係形成於重疊在電荷儲存層314之下的兩側。請一併參考第13圖與第14圖。第13圖係非揮發性記憶體單元1300之示意圖。第14圖係非揮發性記憶體單元1300沿著第13圖的14-14’切線之切面示意圖。第13圖與第11圖的元件具有相同的編號，且結構上與功能上皆相同或相似。在第11圖中的非揮發性記憶體單元1100，寬多晶矽閘極1118-1、1118-2的寬度WLARGE
導致降低的可讀電流。在第13及14圖中的非揮發性記憶體單元1300，一N--植入區1350係被加入以增強電荷儲存層314下方的通道導電性，而增加了開啟狀態電流(例如可讀電流)。
請參考第15圖。第15圖係為非揮發性記憶體單元1500之示意圖。非揮發性記憶體單元1500係與非揮發性記憶體單元1300相似，如電荷儲存層314係被填充於第一多晶矽閘極313-1與多晶矽閘極1118-1、1118-2之間。非揮發性記憶體單元1500亦與非揮發性記憶體單元1100相似，如使用寬多晶矽閘極1118-1、1118-2來取代具有最小閘極寬度之第二多晶矽閘極313-2、第三多晶矽閘極313-3。如第15圖所示，在非揮發性記憶體單元1500中，係透過利用在寬多晶矽閘極1118-1、1118-2之間的光阻層1510部分地遮蓋電荷儲存層314，以將電荷儲存層314以一控制的方式部份地蝕刻掉。在蝕刻過後，介於寬多晶矽閘極1118-1、1118-2之間的電荷儲存層314具有短於寬度WLARGE
的寬度。進而使非揮發性記憶體單元1500的通道寬度被縮短，並且增進了程式化效率。
請參考第16圖。第16圖係為非揮發性記憶體單元1600之示意圖。非揮發性記憶體單元1600係小於第15圖中的非揮發性記憶體單元1500，且係被設置以在一記憶體單元陣列中使用。在非揮發性記憶體單元1600中，一光阻層1610係被使用，光阻層1610係沿著寬多晶矽閘極1118-1、1118-2而設置，且光阻層1610係部份地遮蓋寬多晶矽閘極1118-1、1118-2之間之部分的電荷儲存層314。於蝕刻過後，介於寬多晶矽閘極1118-1、1118-2之間的電荷儲存層314的寬度WCS
小於寬多晶矽閘極1118-1、1118-2的寬度WLARGE
，進而使非揮發性記憶體單元1600的通道寬度被縮短，並且增進了程式化效率。
請一併參考第17圖至第19圖。第17圖至第19圖係為第15圖中非揮發性記憶體1500的形成製程之示意圖，而此製程亦可用來形成第16圖中的非揮發性記憶體1600。第17圖係為第15圖、第16圖中非揮發性記憶體1500、1600沿著第15圖、第16圖的17-17’切線之切面示意圖。如第17圖所示，由於寬多晶矽閘極1118-1、1118-2具有很長的寬度WLARGE
，電荷儲存層314係被填充於寬多晶矽閘極1118-1、1118-2之間，並具有一充足的高度。在第18圖中，光阻層1510(或1610)係形成於電荷儲存層314之上。在第19圖中，於蝕刻過後，電荷儲存層314仍被填充於寬多晶矽閘極1118-1、1118-2之間，而不會有如第9圖的間隙900。
請參考第20圖，第20圖係為基於第16圖非揮發性記憶體1600的非揮發性記憶體陣列2000之示意圖。第20圖中係以四個記憶體單元為例作說明，然而，本發明的非揮發性記憶體陣列2000可被擴充為包含更多單元，並不受限於四個記憶體單元。如第20圖所示，非揮發性記憶體陣列2000包含複數個選擇閘極2013-1、2013-2，複數個輔助閘極2018-1、2018-2、2018-3，源極線SL1、SL2，位元線BL1、BL2，及複數個電荷儲存層2014-1、2014-2、2014-3、2014-4，而在主動區2150-1、2150-2的上方分別形成了四個記憶體單元。每一輔助閘極2018-1、2018-2、2018-3係對應於所述之四個記憶體單元。光阻光罩區2010、2020係在一蝕刻程序中被使用以界定電荷儲存層2014-1、2014-2、2014-3、2014-4。
綜上所述，電荷儲存層314、2014-1、2014-2、2014-3、2014-4，非揮發性記憶體單元1100、1300、1500、1600與非揮發性記憶體陣列2000具有增強的電流密度，而產生了優於先前技術的效能。再者，藉由利用光阻縮短電荷儲存層314、2014-1、2014-2、2014-3、2014-4的寬度，而增進了程式化的效率，且可避免間隙900因多晶矽縮小及邊緣鈍化的效應而形成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧半導體記憶電晶體
157-1、157-2、204-1、204-2‧‧‧源/汲極區
156‧‧‧通道區
155-1、155-2、314、814[1]、814[2]、814[N]、2014-1、2014-2、2014-3、2014-4‧‧‧電荷儲存層
152‧‧‧閘極區
200、300、700‧‧‧互補式金氧半非揮發性記憶體單元202‧‧‧基底
206-1、206-2‧‧‧多晶矽閘極
216-1、216-2‧‧‧閘極介電層
208-1、208-2‧‧‧氮化矽側間隙壁
210‧‧‧可程式化層
214-1、214-2‧‧‧側間隙壁隔離層
212‧‧‧隔離層
218-1、218-2‧‧‧第二側間隙壁
800‧‧‧記憶體陣列
310、710、810‧‧‧P型井區
312‧‧‧輕摻雜汲極阻隔區
714‧‧‧自對準氮化層
315、715、815、2150-1、2150-2、2150-3、2150-4‧‧‧主動區
320‧‧‧第一氧化層
321‧‧‧第二氧化層
313-1、713-1、813-1‧‧‧第一多晶矽閘極
313-2、713-2、813-2[1]‧‧‧第二多晶矽閘極
313-3、713-3、813-3[1]‧‧‧第三多晶矽閘極
813-2[2]‧‧‧第四多晶矽閘極
813-3[2]‧‧‧第五多晶矽閘極
813-2[N]‧‧‧第六多晶矽閘極
813-3[N]‧‧‧第七多晶矽閘極
311-1、711-1、811-1‧‧‧第一N+擴散區
311-2、711-2、811-2‧‧‧第二N+擴散區
311-3、811-3‧‧‧第三N+擴散區
811-4‧‧‧第四N+擴散區
316-1、316-2、716-1、716-2、816-1、816-2‧‧‧接觸插塞
317-1、317-2、317-3‧‧‧側間隙壁
VG‧‧‧閘極電壓
V2‧‧‧汲極電壓
V1‧‧‧源極電壓
VN‧‧‧電荷儲存層的電壓
VTH‧‧‧閥值電壓
900‧‧‧間隙
1100、1300、1500、1600‧‧‧記憶體單元
1118-1、1118-2‧‧‧寬多晶矽閘極
Wmin
‧‧‧最小通道寬度
WLARGE
‧‧‧寬度
1321‧‧‧閘極層
1350‧‧‧N--摻入區
1510‧‧‧光阻層
2000‧‧‧非揮發性記憶體陣列
2013-1、2013-2‧‧‧選擇閘極
2018-1、2018-2、2018-3‧‧‧輔助閘極
2010、2020‧‧‧光阻光罩區
SL1、SL2‧‧‧源極線
BL1、BL2‧‧‧位元線
WCS
‧‧‧寬度
第1圖係為先前技術之半導體記憶電晶體之示意圖。
第2圖係為先前技術之互補式金氧半非揮發性記憶體單元之示意圖。
第3圖係為本發明的一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第4圖係為說明第3圖的互補式金氧半非揮發性記憶體單元沿著4-4’切線在程式化模式下之切面示意圖。
第5圖係為說明第3圖的互補式金氧半非揮發性記憶體單元沿著4-4’切線在抹除模式下之切面示意圖。
第6圖係為說明第3圖的互補式金氧半非揮發性記憶體單元的側間隙壁之示意圖。
第7圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第8圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列之示意圖。
第9圖係為一電荷儲存層於一非揮發性記憶體單元中形成失敗之示意圖。
第10圖係為第1圖之非揮發性記憶體單元於形成後的典型狀況之示意圖。
第11圖係為本發明另一實施例非揮發性記憶體單元之示意圖。
第12圖係說明第11圖的非揮發性記憶體單元沿著12-12’切線之切面示意圖。
第13圖係為本發明另一實施例非揮發性記憶體單元之示意圖。
第14圖係說明第11圖的非揮發性記憶體單元沿著14-14’切線之切面示意圖。
第15圖係為本發明另一實施例非揮發性記憶體單元之示意圖。
第16圖係為本發明另一實施例非揮發性記憶體單元之示意圖。
第17圖係為說明第15圖、第16圖的非揮發性記憶體單元沿著17-17’切線之切面示意圖。
第18圖係為應用光阻覆蓋第15圖、第16圖的電荷儲存層之示意圖。
第19圖係為第15圖、第16圖的電荷儲存層於蝕刻過後之示意圖。
第20圖係為本發明另一實施例非揮發性記憶體陣列之示意圖。
310．．．P型井區
314．．．電荷儲存層
313-1．．．第一多晶矽閘極
313-2．．．第二多晶矽閘極
313-3．．．第三多晶矽閘極
311-1．．．第一N+擴散區
311-2．．．第二N+擴散區
311-3．．．第三N+擴散區
316-1、316-2．．．接觸插塞
1100．．．記憶體單元
1118-1、1118-2．．．寬多晶矽閘極
WLARGE
．．．寬度
Claims (11)
- 一種於一非揮發性記憶體單元中形成一電荷儲存層之方法，包含：在一基底之一主動區之上形成一選擇閘極；形成複數個寬多晶矽閘極，該些寬多晶矽閘極係部分重疊於該基底之該主動區之上；及於該些寬多晶矽閘極之間填充該電荷儲存層；其中該些寬多晶矽閘極之寬度係為一第一寬度，且該第一寬度係大於一最小閘極規範寬度。
- 如請求項1所述之方法，另包含於該電荷儲存層之下方形成一N--植入區。
- 如請求項1所述之方法，另包含：以一光阻光罩覆蓋該電荷儲存層；及蝕刻該電荷儲存層至一第二寬度，該第二寬度係小於該第一寬度。
- 一種非揮發性半導體記憶元件，包含：一基底，該基底上具有一主動區；一第一閘極，該第一閘極係部分形成於該主動區的第一區塊上，其中該第一閘極的寬度係大於一最小閘極規範寬度； 一第二閘極，該第二閘極係部分形成於該主動區的第二區塊上，該第一區塊和該第二區塊相距一第一距離，且該第二閘極係與該第一閘極具有實質上相同之寬度；一電荷儲存層，形成於該基底上，且填充於該第一閘極和該第二閘極之間；一第一擴散區，形成於該第一閘極與該第二閘極的第一側，而該第一擴散區的導電極性與該基底的導電極性相反；及一第二擴散區，形成於該第一閘極與該第二閘極的第二側，且該第二擴散區的導電極性與該基底的導電極性相反。
- 如請求項4所述之非揮發性半導體記憶元件，另包含一N--植入區，植入於該電荷儲存層之下方。
- 如請求項4所述之非揮發性半導體記憶元件，其中該電荷儲存層之寬度係小於該第一閘極及該第二閘極之寬度。
- 如請求項4所述之非揮發性半導體記憶元件，另包含一選擇閘極，部分形成於該主動區的第三區塊上，其中該電荷儲存層係填充於該選擇閘極、該第一閘極及該第二閘極之間。
- 一種非揮發性記憶體陣列(non-volatile memory array)，包含：一基底，該基底上具有複數個主動區；複數個記憶體單元，每一記憶體單元係形成於該複數個主動區 之一主動區上，該記憶體單元包含：一選擇閘極，部分形成於該主動區上；一第一閘極，形成於該選擇閘極之第一側，且部分形成於該主動區上，該選擇閘極及該第一閘極係相距一第一距離，且該第一閘極之寬度係大於一最小閘極規範寬度；一第二閘極，形成於該選擇閘極之第一側，且部分形成於該主動區上，該第二閘極及該選擇閘極係相距該第一距離，該第一閘極及該第二閘極係相距一第二距離，且該第二閘極係與該第一閘極具有實質上相同之寬度；一電荷儲存層，形成於該第一閘極和該第二閘極之間；一第一擴散區，該第一擴散區的導電極性係與該基底的導電極性相反，該第一擴散區及該第二閘極係形成於該選擇閘極之相反兩側；一第二擴散區，該第二擴散區的導電極性係與該基底的導電極性相反，該第二擴散區及該選擇閘極係形成於該第一閘極之相反兩側；及一第三擴散區，該第三擴散區的導電極性係與該基底的導電極性相反，該第三擴散區及該第一擴散區係形成於該選擇閘極之相反兩側，且該第三擴散區與該第二擴散區係形成於該第二閘極之相反兩側。
- 如請求項8所述之非揮發性記憶體陣列，其中該記憶體單元另包含一N--植入區，植入於該電荷儲存層之下方。
- 如請求項8所述之非揮發性記憶體陣列，其中該電荷儲存層之寬度係小於該第一閘極及該第二閘極之寬度。
- 如請求項8所述之非揮發性記憶體陣列，其中該電荷儲存層係填充於該選擇閘極、該第一閘極及該第二閘極之間。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38655810P | 2010-09-26 | 2010-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201234432A TW201234432A (en) | 2012-08-16 |
| TWI453807B true TWI453807B (zh) | 2014-09-21 |
Family
ID=44719450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100134406A TWI453807B (zh) | 2010-09-26 | 2011-09-23 | 非揮發性半導體記憶單元、非揮發性半導體記憶陣列及非揮發性記憶體單元中形成電荷儲存層之方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP2434535A3 (zh) |
| JP (1) | JP5559118B2 (zh) |
| TW (1) | TWI453807B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008992A1 (en) * | 2002-04-18 | 2006-01-12 | Shoji Shukuri | Semiconductor integrated circuit device and a method of manufacturing the same |
| JP2010114234A (ja) * | 2008-11-06 | 2010-05-20 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098502B2 (en) * | 2003-11-10 | 2006-08-29 | Freescale Semiconductor, Inc. | Transistor having three electrically isolated electrodes and method of formation |
| JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2008277544A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体記憶装置 |
| JP2011023637A (ja) * | 2009-07-17 | 2011-02-03 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
-
2011
- 2011-09-22 JP JP2011207301A patent/JP5559118B2/ja active Active
- 2011-09-23 TW TW100134406A patent/TWI453807B/zh active
- 2011-09-23 EP EP11182469.4A patent/EP2434535A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060008992A1 (en) * | 2002-04-18 | 2006-01-12 | Shoji Shukuri | Semiconductor integrated circuit device and a method of manufacturing the same |
| JP2010114234A (ja) * | 2008-11-06 | 2010-05-20 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2434535A3 (en) | 2015-07-01 |
| JP2012069950A (ja) | 2012-04-05 |
| EP2434535A2 (en) | 2012-03-28 |
| JP5559118B2 (ja) | 2014-07-23 |
| TW201234432A (en) | 2012-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI462277B (zh) | 非揮發性半導體記憶元件、非揮發性記憶體串列及非揮發性記憶體陣列 | |
| KR100389130B1 (ko) | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 | |
| JP5985293B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US20170117287A1 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| US20050186738A1 (en) | High-density NROM-FINFET | |
| US20160240542A1 (en) | Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same | |
| JP2008160113A (ja) | 不揮発性メモリ素子及びその動作方法 | |
| JP2008536336A (ja) | Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法 | |
| US20070085124A1 (en) | Non-volatile memory device and manufacturing method and operating method thereof | |
| US6770920B2 (en) | Nonvolatile memory devices | |
| JP2008219027A (ja) | フラッシュメモリセル | |
| TW201301485A (zh) | 具有雙功能的非揮發性半導體記憶單元 | |
| US20070145469A1 (en) | Split gate type non-volatile memory device | |
| US6958510B2 (en) | Process for fabricating a dual charge storage location memory cell | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| US20070176219A1 (en) | Semiconductor device | |
| US6979617B2 (en) | Method for fabricating flash memory device | |
| TWI513007B (zh) | 記憶體元件以及製造與操作記憶體元件的方法 | |
| KR100799055B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 | |
| TWI453807B (zh) | 非揮發性半導體記憶單元、非揮發性半導體記憶陣列及非揮發性記憶體單元中形成電荷儲存層之方法 | |
| KR20060062554A (ko) | 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 | |
| TWI832738B (zh) | 可編程可抹除的非揮發性記憶胞 | |
| CN111916456B (zh) | 可缩放逻辑门非易失性存储器阵列及其制造方法 | |
| TWI398946B (zh) | 快閃記憶體及其製造方法與操作方法 | |
| CN105990365B (zh) | 存储元件及其制造方法 |