TWI462277B - 非揮發性半導體記憶元件、非揮發性記憶體串列及非揮發性記憶體陣列 - Google Patents
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Description
本發明係有關於一種半導體非揮發性記憶體，尤指一種具有電荷儲存層之非揮發性記憶體。
非揮發性記憶體元件是一種能在切斷電源後繼續保存記憶體內資料的記憶體，例如磁化裝置、光碟、快閃記憶體及其它半導體記憶裝置。依照資料寫入的次數，非揮發性記憶體可分成唯讀記憶體(其係在製造過程中寫入儲存資料)、一次性可程式化唯讀記憶體(one time programmable ROM,OTP ROM)和可重複寫入的記憶體。另外，隨著半導體記憶體技術的成熟，越來越大量的記憶體單元可整合進積體電路中。然而，在積體電路能夠大量整合記憶體單元的同時，亦希望能在相同製程中製造記憶體單元和積體電路。
設計非揮發性記憶體元件之目標，係為在與積體電路上互補式金氧半導體(complementary metal oxide semiconductor,CMOS)元件相同之製程下，滿足在較小面積之晶片上增加記憶體單元的數目。而一種滿足上述目標之方法係利用電荷儲存架構(charge storage structures)來形成二位元非揮發性半導體記憶電晶體。請參照第1圖，第1圖係為先前技術之半導體記憶電晶體100之示意圖。半導體記憶電晶體100形成於一基底上，半導體記憶電晶體100包含兩離子佈植的源/汲極區157-1和157-2、通道區156、電荷儲存架構155-1和155-2以及閘極區152。通道區156和離子佈植的源/汲極區157-1和157-2形成於閘極區152之下方，而電荷儲存架構155-1和155-2則形成於閘極區152之兩側。電荷儲存架構155-1和155-2係由具有電荷補捉特性之間隙壁材料(spacer material)所形成，例如氮化矽(silicon-nitride)或高介電常數之介電層(high-k dielectric)。藉由施加5伏特之閘極電壓VG、5伏特之汲極電壓V2及0伏特之源極電壓V1，可程式化電荷儲存架構155-2。因此，源極區157-1之通道熱電子(channel hot electron)可經由通道區156進入電荷儲存架構155-2。而藉由施加-5伏特之閘極電壓VG以及-5伏特之汲極電壓V2，引發帶對帶穿隧電洞(band-to-band tunneling holes)進入電荷儲存架構155-2，可抹除電荷儲存架構155-2。
另一種利用標準互補式金氧半導體製程製造互補式金氧半非揮發性記憶單元之方法揭露於第2圖，第2圖係為先前技術之互補式金氧半非揮發性記憶單元200(以下簡稱記憶體單元200)之示意圖。記憶單元200形成於基底202上，記憶單元200包含源/汲極區204-1和204-2、多晶矽閘極206-1和206-2、閘極介電層216-1和216-2、氮化矽側間隙壁208-1和208-2、可程式化層210、側間隙壁隔離層214-1和214-2、隔離層212、基底202和第二側間隙壁218-1和218-2。多晶矽閘極206-1和206-2可藉由閘極介電層216-1及216-2和基底202隔離。閘極介電層216-1及216-2係由氧化矽-氮化矽-氧化矽(ONO)材料所形成。可程式化層(programming layer)210形成於多晶矽閘極206-1及206-2之間，並藉由隔離層212和多晶矽閘極206-1及206-2隔離。可程式化層210提供類似應用在快閃記憶體單元的矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon,SONOS)架構的電荷儲存功能。然而，在記憶體單元200中，利用多晶矽閘極206-1和206-2來程式化可程式化層210。氮化矽側間隙壁(Silicon-nitride sidewall spacer)208-1和208-2和可程式化層210是由製程中同一步驟得到，用以控制靠近源/汲極區204-1和204-2的穗狀電場現象(e-field fringing)。另外，側間隙壁隔離層214-1和214-2和隔離層212亦是由製程中同一步驟得到，而氮化矽側間隙壁208-1、208-2可藉由側間隙壁隔離層214-1和214-2和多晶矽閘極206-1、206-2及基底202隔離。第二側間隙壁218-1和218-2形成自氧化矽。藉由多晶矽閘極206-1接地以及讓源/汲極區204-1和204-2以及基底202浮接，可將可程式化層210程式化。而施加高電壓於多晶矽閘極206-2以吸引電子從多晶矽閘極206-1經由隔離層212進入可程式化層210。因此，通道之上的可程式化層210的負電荷所造成的負偏壓，可使同一電路中的記憶體單元200的閥值電壓比未程式化的電晶體的閥值電壓更高。
先前技術提供許多不同型態的具有電荷儲存層之記憶體單元。然而，這些記憶體單元不僅速度慢且效率很低。
本發明之一實施例提供一種非揮發性半導體記憶元件，包含一第一導電類型的一基底、一第一閘極、一第二閘極、一電荷儲存層、一第一擴散區及一第二擴散區。該第一導電類型的該基底包含一主動區；該第一閘極的部分形成於該基底的一表面的一第一區上的該主動區；該第二閘極的部分形成於該基底的該表面的一第二區上的該主動區，其中該第一區和該第二區相距一第一距離；該電荷儲存層形成於該基底之上，且填充於該第一閘極和該第二閘極之間；該第一擴散區形成於該主動區的該電荷儲存層的一第一邊之上，而該第一擴散區的電性係為該第二導電類型，且該第二導電類型的電性和該第一導電類型相反；及該第二擴散區形成於該主動區相對於該電荷儲存層的該第一邊的一第二邊之上，而該第二擴散區的電性係為該第二導電類型。
本發明之另一實施例提供一種非揮發性半導體記憶元件，包含一第一導電類型的一基底、一選擇閘極、一第一閘極、一第二閘極、一電荷儲存層、一第一擴散區及一第二擴散區。該第一導電類型的該基底包含一主動區；該選擇閘極的全部形成於該主動區之上；該第一閘極的部分形成於該主動區上的該選擇閘極的一邊，其中該選擇閘極和該第一閘極相距一第一距離；該第二閘極的部分形成於該主動區上的該選擇閘極的該邊，其中該選擇閘極和該第二閘極相距該第一距離，以及該第一閘極和該第二閘極相距一第二距離；該電荷儲存層形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間；該第一擴散區形成於該主動區的該表面之上相對於該電荷儲存層的該選擇閘極的一第一邊，而該第一擴散區的電性係為該第二導電類型，且該第二導電類型的電性和該第一導電類型相反；及該第二擴散區形成於該主動區的該表面相對於該電荷儲存層的該第一邊的一第二邊之上，而該第二擴散區的電性係為該第二導電類型。
本發明之另一實施例提供一種非揮發性記憶體串列，包含一第一導電類型的一基底、一選擇閘極、一第二導電類型的一第一擴散區及至少一記憶體單元。該第一導電類型的該基底包含一主動區；該選擇閘極的全部形成於該主動區之上；該第二導電類型的該第一擴散區形成於該主動區的一表面上的該選擇閘極的一第一邊之上，其中該第二導電類型的電性和該第一導電類型相反；該記憶體單元形成於該選擇閘極相對於該第一邊的一第二邊之上，該記憶體單元包含一第一閘極、一第二閘極、一電荷儲存層、一第二擴散區及一第三擴散區。該第一閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；該第二閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；該電荷儲存層形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間；該第二擴散區形成於該主動區的該表面上的該電荷儲存層的該第一邊之上，而該第二擴散區的電性係為該第二導電類型；該第三擴散區形成於該主動區的該表面上的該電荷儲存層的該第二邊之上，而該第三擴散區的電性係為該第二導電類型。其中該至少一記憶體單元的一第一記憶體單元的一第一閘極及一第二閘極和該選擇閘極相距一第一距離，且該第一記憶體單元的該第一閘極和該第二閘極相距一第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中在該第一記憶體單元之後的該至少一記憶體單元的每一連續的記憶體單元的一第一閘極及一第二閘極和一前一級記憶體單元的一第一閘極及一第二閘極相距該第一距離，且每一連續的記憶體單元的該第一閘極和該第二閘極相距該第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中該至少一記憶體單元的每一連續的記憶體單元的一第二擴散區係為該前一級記憶體單元的一第三擴散區。
本發明之另一實施例提供一種非揮發性記憶體陣列，包含一第一導電類型的一基底及複數個記憶體串列。該第一導電類型的該基底包含複數個主動區；該複數個記憶體串列中的每一記憶體串列包含一選擇閘極、一第二導電類型的一第一擴散區及至少一記憶體單元。該選擇閘極的全部形成於該複數個主動區中的一主動區之上；該第二導電類型的該第一擴散區形成於該主動區的一表面上的該選擇閘極的一第一邊之上，其中該第二導電類型的電性和該第一導電類型相反；該記憶體單元形成於該選擇閘極相對於該第一邊的一第二邊之上，該記憶體單元包含一第一閘極、一第二閘極、一電荷儲存層、一第二擴散區及一第三擴散區。該第一閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；該第二閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；該電荷儲存層形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間；該第二擴散區形成於該主動區的該表面上的該電荷儲存層的該第一邊之上，而該第二擴散區的電性係為該第二導電類型；該第三擴散區形成於該主動區的該表面上的該電荷儲存層的該第二邊之上，而該第三擴散區的電性係為該第二導電類型。其中該至少一記憶體單元的一第一記憶體單元的一第一閘極以及一第二閘極和該選擇閘極相距一第一距離，且該第一記憶體單元的該第一閘極和該第二閘極相距一第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中在該第一記憶體單元之後的該至少一記憶體單元的每一連續的記憶體單元的一第一閘極及一第二閘極和一前一級記憶體單元的一第一閘極及一第二閘極相距該第一距離，且每一連續的記憶體單元的該第一閘極和該第二閘極相距該第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中該至少一記憶體單元的每一連續的記憶體單元的一第二擴散區係為該前一級記憶體單元的一第三擴散區。
本發明之另一實施例提供一種非揮發性記憶體陣列，包含一第一導電類型的一基底、複數個主動區及複數個記憶體單元。該複數個主動區在該基底之上；該複數個記憶體單元中的每一記憶體單元形成於該複數個主動區中的一主動區之上，每一記憶體單元包含一選擇閘極、一第一閘極、一第二閘極、一電荷儲存層、一第二導電類型的一第一擴散區、一第二擴散區及一第三擴散區。該選擇閘極的全部形成於該主動區之上；該第一閘極的部分形成於該選擇閘極的一第一邊的該主動區之上，其中該選擇閘極和該第一閘極相距一第一距離；該第二閘極的部分形成於該選擇閘極的該第一邊的該主動區之上，其中該第二閘極和該選擇閘極相距該第一距離，以及該第一閘極和該第二閘極相距一第二距離；該電荷儲存層形成於該第一閘極和該第二閘極之間；該第二導電類型的一第一擴散區形成於該主動區的該表面之上，其中該第二導電類型的電性和該第一導電類型相反，且該第一擴散區和該第二閘極是位於該選擇閘極相對的兩邊；該第二擴散區形成於該主動區的該表面之上，該第二擴散區的電性係為該第二導電類型，且該第二擴散區和該選擇閘極是位於該第一閘極相對的兩邊；該第三擴散區形成於該主動區的該表面之上介於該選擇閘極、該第一閘極、該電荷儲存層及該第二閘極之間，而該第三擴散區的電性係為該第二導電類型。其中該複數個記憶體單元的複數個第一擴散區互相電連接，以及該複數個記憶體單元的複數個第二擴散區也互相電連接。
請參照第3A圖，第3A圖係為本發明的一實施例說明互補式金氧半(complimentary metal-oxide-semiconductor,CMOS)非揮發性記憶體單元300(以下簡稱記憶體單元300)之示意圖。記憶體單元300形成在一基底的P井(P-well)區310的主動區315之上，雖然第3A圖的實施例是利用P井型態的互補式金氧半導體，但本發明以下的實施例亦適合應用到N井(N-well)型態的互補式金氧半導體。一第一N+擴散區311-1形成於一第一多晶矽閘極313-1之下，和一第二N+擴散區311-2形成於一第二多晶矽閘極313-2和一第三多晶矽閘極313-3之下。
第二多晶矽閘極313-2和第三多晶矽閘極313-3相距一第一距離。另外，第二多晶矽閘極313-2和第三多晶矽閘極313-3兩者皆相距第一多晶矽閘極313-1一第二距離。第一距離和第二距離的大小是適合在第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3之間形成自對準氮化層(self-aligning nitride layer,SAN layers)。例如，在90奈米/65奈米的製程中，第一多晶矽閘極313-1相距第二多晶矽閘極313-2、第三多晶矽閘極313-3在20奈米到200奈米的範圍，以及第二多晶矽閘極313-2相距第三多晶矽閘極313-3亦在20奈米到200奈米的範圍，因此可允許一電荷儲存層314(例如自對準氮化層)形成在第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3之間。接觸插塞316-1形成在第一N+擴散區311-1之上的主動區315，以及接觸插塞316-2形成在第二N+擴散區311-2之上的主動區315。接觸插塞316-1和接觸插塞316-2係用以將施加在接觸插塞316-1、316-2的電壓訊號對第一N+擴散區311-1和第二N+擴散區311-2充電。另外，用以形成一輕微摻雜阻隔區(lightly-doped drain block region)312的基底區係包含且大於用以在其上形成第一多晶矽閘極313-1、第二多晶矽閘極313-2、第三多晶矽閘極313-3和電荷儲存層314的基底區。請參照第3B圖，第3B圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元400之示意圖。互補式金氧半非揮發性記憶體單元400和互補式金氧半非揮發性記憶體單元300差別僅在於輕微摻雜阻隔區312係部份包含第一多晶矽閘極313-1、第二多晶矽閘極313-2和第三多晶矽閘極313-3的基底區，以及完全包含電荷儲存層314的基底區。亦即在主動區315之外的電荷儲存層314係為場氧化(field oxide)層，所以輕微摻雜阻隔區312完全包含電荷儲存層314的基底區。此外，第3B圖的實施例的結構皆和第3A圖的實施例相同，在此不再贅述。
請參照第3A圖、第4圖和第6圖，第4圖係說明互補式金氧半非揮發性記憶體單元300沿著第3A圖的4-4’切線之切面示意圖。第4圖顯示記憶體單元300在程式化模式。一第一氧化層320形成在第一多晶矽閘極313-1和基底之間。在程式化模式下，對於N型金氧半場效電晶體(N-type MOSFET)而言，施加近似於記憶體單元300的閥值電壓VTH的閘極電壓至第一多晶矽閘極313-1，施加一高電壓至第二擴散區311-2，以及將第一擴散區311-1接地。如此，在第一擴散區311-1和第二擴散區311-2之間將形成一通道，而通道熱電子可從第一擴散區311-1藉由通道流向第二擴散區311-2。同樣地，電洞會從第二擴散區311-2流向P井310。通道熱電子也會透過在電荷儲存層314和基底之間形成的第二氧化層321注入電荷儲存層314。另外，第二多晶矽閘極313-2和第三多晶矽閘極313-3可耦合高電壓至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3(如第6圖所示)，因此可更增強通道熱電子的注入效果。側間隙壁317-1、317-2和317-3是長在基底、第二多晶矽閘極313-2和第三多晶矽閘極313-3之上的氧化物。再者，通道熱載子注入的尖端會被偏移到電荷儲存層314下方的第二擴散區311-2的邊緣，以及可藉由施加電壓至第二多晶矽閘極313-2和第三多晶矽閘極313-3增強電流密度。
請參照第5圖，第5圖係說明第4圖的互補式金氧半非揮發性記憶體單元300在抹除模式下之示意圖。可利用帶對帶穿隧電洞的注入以抹除記憶體單元300。如第5圖所示，施加一低電壓VG(例如小於零的電壓)至第一多晶矽閘極313-1，而施加在電荷儲存層314的低電壓VN(例如小於零的電壓)可藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至相鄰電荷儲存層314的側間隙壁317-1、317-2和317-3，以及施加一高電壓至第二擴散區311-2。如此，將發生帶對帶穿隧電洞的注入，而熱電洞可從第二擴散區311-2藉由氧化層321流向電荷儲存層314。同樣地，由於低電壓藉由第二多晶矽閘極313-2和第三多晶矽閘極313-3耦合至側間隙壁317-1、317-2和317-3的緣故，所以電子會流向P井310。如此，因為透過第二多晶矽閘極313-2和第三多晶矽閘極313-3所誘發側間隙壁317-1、317-2和317-3內的一外部垂直電場，所以可增強熱電洞注入電流。
由上述所知，透過額外的第二多晶矽閘極313-2和第三多晶矽閘極313-3，記憶體單元300在程式化模式和抹除模式下皆可增強電流密度，如此，可改善記憶體單元300的效能。此外，在2伏特的模擬操作下，記憶體單元300表現出可接受的程式化以及抹除的操作時間。
請參照第7圖，第7圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元700(以下簡稱記憶體單元700)之示意圖。記憶體單元700形成在一基底的P井區710的主動區715之上。一第一N+擴散區711-1形成於一第一多晶矽閘極713-1之下，和一第二N+擴散區711-2形成於一第二多晶矽閘極713-2和一第三多晶矽閘極713-3之下。
第二多晶矽閘極713-2和第三多晶矽閘極713-3相距一第一距離。另外，第二多晶矽閘極713-2和第三多晶矽閘極713-3兩者皆相距第一多晶矽閘極713-1一第二距離。第二距離的方向係垂直於第一距離的方向。第一多晶矽閘極713-1比第二多晶矽閘極713-2及第三多晶矽閘極713-3寬。第一距離的大小是適合在第二多晶矽閘極713-2及第三多晶矽閘極713-3之間形成自對準氮化層714，而第二距離的大小則是不適合在第一多晶矽閘極713-1和第二多晶矽閘極713-2、第三多晶矽閘極713-3之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極713-2相距第三多晶矽閘極713-3在20奈米到200奈米的範圍，因此可允許一電荷儲存層自對準氮化層714(電荷儲存層)形成在第二多晶矽閘極713-2和第三多晶矽閘極713-3之間的空間。接觸插塞716-1形成在第一N+擴散區711-1之上的主動區715，以及接觸插塞716-2形成在第二N+擴散區711-2之上的主動區715。接觸插塞716-1和接觸插塞716-2係用以將施加在接觸插塞716-1、716-2的電壓訊號對第一N+擴散區711-1和第二N+擴散區711-2充電。
請參照第8圖，第8圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列800之示意圖。如第8圖所示，記憶體陣列800可被視為在一記憶體串列(memory string)包含N個記憶體單元的邏輯反及閘形式的陣列(logical NAND type array)。在第8圖中，記憶體陣列800的N個記憶體單元可形成在一基底的P井區810中的主動區815之上。一第一N+擴散區811-1形成於一第一多晶矽閘極813-1之下。一第二N+擴散區811-2形成於第一多晶矽閘極813-1、第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之下。一第三N+擴散區811-3形成於第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之下。一第四N+擴散區811-4形成於第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之下。如此，在第一N+擴散區811-1和第四N+擴散區811-4之間便可形成一連續的通道，所以在電荷儲存層814[1]、814[2]、...及814[N]中能夠儲存電荷，例如電子。但如果電荷儲存層814[1]、814[2]、...及814[N]中有一或多個電荷儲存層無法儲存電荷，則電流將無法從第一N+擴散區811-1流向第四N+擴散區811-4。因此如上所述，可透過第8圖所示的架構達成反及閘形式的操作。
第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]相距一第一距離。另外，第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]兩者和第一多晶矽閘極813-1相距一第二距離。第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]相距第一距離。第四多晶矽閘極813-2[2]和第二多晶矽閘極813-2[1]相距一第三距離。第五多晶矽閘極813-3[2]和第三多晶矽閘極813-3[1]相距第三距離。第三距離可和第二距離相同。第一距離的大小是適合在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間、第四多晶矽閘極813-2[2]和第五多晶矽閘極813-3[2]之間直到第六多晶矽閘極813-2[N]和第七多晶矽閘極813-3[N]之間形成自對準氮化層814[1]、814[2]、...及814[N]。第二距離的大小則是不適合在第一多晶矽閘極813-1和第二多晶矽閘極813-2[1]、第三多晶矽閘極813-3[1]之間形成自對準氮化層。第三距離的大小則是不適合在第二多晶矽閘極813-2[1]和第四多晶矽閘極813-2[2]之間、第三多晶矽閘極813-3[1]和第五多晶矽閘極813-3[2]之間形成自對準氮化層。例如，在90奈米/65奈米的製程中，第二多晶矽閘極813-2[1]相距第三多晶矽閘極813-3[1]在20奈米到200奈米的範圍，因此可允許一電荷儲存層814[1](例如自對準氮化層)形成在第二多晶矽閘極813-2[1]和第三多晶矽閘極813-3[1]之間。接觸插塞816-1形成在第一N+擴散區811-1之上的主動區815，以及接觸插塞816-2形成在第四N+擴散區811-4之上的主動區815。接觸插塞816-1和接觸插塞816-2係用以將施加在接觸插塞816-1、816-2的電壓訊號對第一N+擴散區811-1和第四N+擴散區811-4充電。
在第8圖所提及的記憶體陣列架構是反及閘形式陣列架構。以下將描述反或閘形式陣列架構(NOR-type array configuration)。反或閘形式陣列包含複數個記憶體單元，其中每一記憶體單元的架構可如同記憶體單元300或記憶體單元700。以記憶體單元700為例，反或閘形式陣列中的每一記憶體單元的第一擴散區711-1電連接於另一記憶體單元的第一擴散區711-1，每一記憶體單元的第二擴散區711-2電連接於再另一記憶體單元的第二擴散區711-2。而在上述電連接的架構下，如果反或閘形式陣列中的一或多個記憶體單元的一或多個電荷儲存層714被充電，則從一或多個記憶體單元的第一擴散區711-1到第二擴散區711-2中將會形成一或多個通道。因此，電流可從第一擴散區711-1經由上述一或多個通道流向第二擴散區711-2。所以如上所述，可透過反或閘形式陣列達成邏輯反或閘形式的操作。
綜合以上所述，記憶體單元700可透過自對準氮化層714增強電流密度，使得記憶體單元700的效能超越先前技術。同樣地，自對準氮化層也可經由上述本發明所揭露的方式改善由複數個記憶體單元800構成的陣列和反或閘形式陣列的效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．半導體記憶電晶體
157-1、157-2、204-1、204-2．．．源/汲極區
156．．．通道區
155-1、155-2．．．電荷儲存架構
152．．．閘極區
200、300、700．．．互補式金氧半非揮發性記憶體單元
200．．．基底
206-1、206-2．．．多晶矽閘極
216-1、216-2．．．閘極介電層
208-1、208-2．．．氮化矽側間隙壁
210．．．可程式化層
214-1、214-2．．．側間隙壁隔離層
212．．．隔離層
218-1、218-2．．．第二側間隙壁
800．．．記憶體陣列
310、710、810．．．P井區
312．．．輕微摻雜阻隔區
314、814[1]、814[2]、814[N]．．．電荷儲存層
714．．．自對準氮化層
315、715、815．．．主動區
320．．．第一氧化層
321．．．第二氧化層
313-1、713-1、813-1．．．第一多晶矽閘極
313-2、713-2、813-2[1]．．．第二多晶矽閘極
313-3、713-3、813-3[1]．．．第三多晶矽閘極
813-2[2]．．．第四多晶矽閘極
813-3[2]．．．第五多晶矽閘極
813-2[N]．．．第六多晶矽閘極
813-3[N]‧‧‧第七多晶矽閘極
311-1、711-1、811-1‧‧‧第一N+擴散區
311-2、711-2、811-2‧‧‧第二N+擴散區
811-3‧‧‧第三N+擴散區
811-4‧‧‧第四N+擴散區
316-1、316-2、716-1、716-2、816-1、816-2‧‧‧接觸插塞
317-1、317-2、317-3‧‧‧側間隙壁
VG‧‧‧閘極電壓
V2‧‧‧汲極電壓
V1‧‧‧源極電壓
VN‧‧‧電荷儲存層的電壓
VTH‧‧‧閥值電壓
第1圖係為先前技術之半導體記憶電晶體之示意圖。
第2圖係為先前技術之互補式金氧半非揮發性記憶單元之示意圖。
第3A圖係為本發明的一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第3B圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第4圖係說明第3A圖的互補式金氧半非揮發性記憶體單元沿著4-4’切線在程式化模式下之切面示意圖。
第5圖係說明第3A圖的互補式金氧半非揮發性記憶體單元沿著4-4’切線在抹除模式下之切面示意圖。
第6圖係說明第3A圖的互補式金氧半非揮發性記憶體單元的側間隙壁之示意圖。
第7圖係為本發明的另一實施例說明互補式金氧半非揮發性記憶體單元之示意圖。
第8圖係為本發明的另一實施例說明由互補式金氧半非揮發性記憶體單元構成的記憶體陣列之示意圖。
300．．．互補式金氧半非揮發性記憶體單元
310．．．P井區
312．．．輕微摻雜阻隔區
314．．．電荷儲存層
315．．．主動區
313-1．．．第一多晶矽閘極
313-2．．．第二多晶矽閘極
313-3．．．第三多晶矽閘極
311-1．．．第一N+擴散區
311-2．．．第二N+擴散區
316-1、316-2．．．接觸插塞
317-1、317-2、317-3．．．側間隙壁
Claims (12)
- 一種非揮發性半導體記憶元件，包含：一第一導電類型的一基底，包含一主動區；一選擇閘極，該選擇閘極的全部形成於該主動區之上；一第一閘極，該第一閘極的部分形成於該主動區上的該選擇閘極的一邊，其中該選擇閘極和該第一閘極相距一第一距離；一第二閘極，該第二閘極的部分形成於該主動區上的該選擇閘極的該邊，其中該選擇閘極和該第二閘極相距該第一距離，以及該第一閘極和該第二閘極相距一第二距離；一電荷儲存層，形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間；一第一擴散區，形成於該主動區的該表面之上相對於該電荷儲存層的該選擇閘極的一第一邊，而該第一擴散區的電性係為該第二導電類型，且該第二導電類型的電性和該第一導電類型相反；及一第二擴散區，形成於該主動區的該表面相對於該電荷儲存層的該第一邊的一第二邊之上，而該第二擴散區的電性係為該第二導電類型。
- 如請求項1所述之非揮發性半導體記憶元件，其中該電荷儲存層包含一氧化層和一電荷捕捉層。
- 如請求項1所述之非揮發性半導體記憶元件，其中該電荷儲存層包含一第一氧化層、一電荷捕捉層和一第二氧化層。
- 如請求項1所述之非揮發性半導體記憶元件，其中該第一距離和該第二距離是適合讓該電荷儲存層在一範圍內自對準(self-aligning)。
- 如請求項4所述之非揮發性半導體記憶元件，其中該範圍介於20奈米及200奈米之間。
- 如請求項1所述之非揮發性半導體記憶元件，其中該電荷儲存層形成於該主動區的該表面之上，並且另填充於該選擇閘極、該第一閘極和該第二閘極之間。
- 一種非揮發性記憶體串列(non-volatile memory string)，包含：一第一導電類型的一基底，包含一主動區；一選擇閘極，該選擇閘極的全部形成於該主動區之上；一第二導電類型的一第一擴散區，形成於該主動區的一表面上的該選擇閘極的一第一邊之上，其中該第二導電類型的電性和該第一導電類型相反；及至少一記憶體單元，形成於該選擇閘極相對於該第一邊的一第二邊之上，每一記憶體單元包含：一第一閘極，該第一閘極的部分形成於該選擇閘極的該第 二邊的該主動區之上；一第二閘極，該第二閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；一電荷儲存層，形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間；一第二擴散區，形成於該主動區的該表面上的該電荷儲存層的該第一邊之上，而該第二擴散區的電性係為該第二導電類型；及一第三擴散區，形成於該主動區的該表面上的該電荷儲存層的該第二邊之上，而該第三擴散區的電性係為該第二導電類型；其中該至少一記憶體單元的一第一記憶體單元的一第一閘極及一第二閘極和該選擇閘極相距一第一距離，且該第一記憶體單元的該第一閘極和該第二閘極相距一第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中在該第一記憶體單元之後的該至少一記憶體單元的每一連續的記憶體單元的一第一閘極及一第二閘極和一前一級記憶體單元的一第一閘極及一第二閘極相距該第一距離，且每一連續的記憶體單元的該第一閘極和該第二閘極相距該第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中該至少一記憶體單元的每一連續的記憶體單元的一第 二擴散區係為該前一級記憶體單元的一第三擴散區。
- 如請求項7所述之非揮發性記憶體串列，其中每一記憶體單元的一電荷儲存層另填充於該記憶體單元的該選擇閘極、該第一閘極及該第二閘極之間。
- 一種非揮發性記憶體陣列(non-volatile memory array)，包含：一第一導電類型的一基底，包含複數個主動區；及複數個記憶體串列，該複數個記憶體串列中的每一記憶體串列包含：一選擇閘極，該選擇閘極的全部形成於該複數個主動區中的一主動區之上；一第二導電類型的一第一擴散區，形成於該主動區的一表面上的該選擇閘極的一第一邊之上，其中該第二導電類型的電性和該第一導電類型相反；及至少一記憶體單元，形成於該選擇閘極相對於該第一邊的一第二邊之上，每一記憶體單元包含：一第一閘極，該第一閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；一第二閘極，該第二閘極的部分形成於該選擇閘極的該第二邊的該主動區之上；一電荷儲存層，形成於該主動區的一表面之上，且填充於該第一閘極和該第二閘極之間； 一第二擴散區，形成於該主動區的該表面上的該電荷儲存層的該第一邊之上，而該第二擴散區的電性係為該第二導電類型；及一第三擴散區，形成於該主動區的該表面上的該電荷儲存層的該第二邊之上，而該第三擴散區的電性係為該第二導電類型；其中該至少一記憶體單元的一第一記憶體單元的一第一閘極以及一第二閘極和該選擇閘極相距一第一距離，且該第一記憶體單元的該第一閘極和該第二閘極相距一第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中在該第一記憶體單元之後的該至少一記憶體單元的每一連續的記憶體單元的一第一閘極及一第二閘極和一前一級記憶體單元的一第一閘極及一第二閘極相距該第一距離，且每一連續的記憶體單元的該第一閘極和該第二閘極相距該第二距離，而該第二距離的方向係垂直於該第一距離的方向；其中該至少一記憶體單元的每一連續的記憶體單元的一第二擴散區係為該前一級記憶體單元的一第三擴散區。
- 如請求項9所述之非揮發性記憶體陣列，其中每一記憶體單元的一電荷儲存層另填充於該記憶體單元的該選擇閘極、該第一 閘極及該第二閘極之間。
- 一種非揮發性記憶體陣列，包含：一第一導電類型的一基底；複數個主動區，在該基底之上；及複數個記憶體單元，其中每一記憶體單元形成於該複數個主動區中的一主動區之上，每一記憶體單元包含：一選擇閘極，該選擇閘極的全部形成於該主動區之上；一第一閘極，該第一閘極的部分形成於該選擇閘極的一第一邊的該主動區之上，其中該選擇閘極和該第一閘極相距一第一距離；一第二閘極，該第二閘極的部分形成於該選擇閘極的該第一邊的該主動區之上，其中該第二閘極和該選擇閘極相距該第一距離，以及該第一閘極和該第二閘極相距一第二距離；一電荷儲存層，形成於該第一閘極和該第二閘極之間；一第二導電類型的一第一擴散區，形成於該主動區的該表面之上，其中該第二導電類型的電性和該第一導電類型相反，且該第一擴散區和該第二閘極是位於該選擇閘極相對的兩邊；一第二擴散區，形成於該主動區的該表面之上，該第二擴散區的電性係為該第二導電類型，且該第二擴散區和該選擇閘極是位於該第一閘極相對的兩邊；及 一第三擴散區，形成於該主動區的該表面之上介於該選擇閘極、該第一閘極、該電荷儲存層及該第二閘極之間，而該第三擴散區的電性係為該第二導電類型；其中該複數個記憶體單元的第一擴散區互相電連接，以及該複數個記憶體單元的第二擴散區互相電連接。
- 如請求項11所述之非揮發性記憶體陣列，其中每一記憶體單元的一電荷儲存層另填充於該記憶體單元的該選擇閘極、該第一閘極及該第二閘極之間。
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