TWI513007B - 記憶體元件以及製造與操作記憶體元件的方法 - Google Patents

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Description

記憶體元件以及製造與操作記憶體元件的方法
本發明是有關於一種半導體元件，且特別是有關於一種記憶體元件，以及有關於此記憶體元件之製造方法與操作方法。
記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發記憶體允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，非揮發記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。
基於電荷儲存結構之電子可程式化及可抹除的非揮發記憶體技術使用於各式的現代應用，廣為人知的為電子可抹除可程式唯讀記憶體(EEPROM)及快閃記憶體。典型的快閃記憶體設計為記體胞之陣列，其可以單獨程式化或讀取。習知的快閃記憶胞在浮置閘極上儲存電荷。當程式化記憶體時，注入浮置閘極之電子均勻分佈在多晶矽層中。然而，當多晶矽浮置閘極下方之穿隧氧化層存在缺陷時，容易在元件中產生漏電流。因此，會危及(compromise)元件的可靠度。
另一型快閃記憶體使用電荷捕獲結構，如在浮置閘極元件中使用非導體性之氮化矽材料，而非導體性閘極材料。當程式化一電荷捕獲晶胞時，電荷被捕獲且不會在非導體層中移動。電荷保存在電荷捕獲層直到晶胞被抹除為止，不需要連續地施加電源以保存資料狀態。此外，當程式化元件時，電子僅儲存在鄰接源極區與汲極區之通道區上之部分的電荷捕獲層中。因為電荷不會在非導體性電荷捕獲層中移動，電荷可以被侷限在不同的電荷儲存點。
一般而言，在平面(planar)通道之記憶胞中具有兩個實體(physically)分開的儲存點，視為單一記憶胞中儲存二位元(2-bit-per-cell)的記憶體元件。唯一可以增加儲存密度的方法為縮小平面通道晶胞之晶胞長度。然而，當晶胞長度縮小，平面通道晶胞傾向較差的程式化擾動及較高之源極與汲極區的電阻。
為了增加單位晶胞中的位元數，發展出由溝渠及垂直記憶胞定義之記憶體結構。在單一垂直通道晶胞中具有四個儲存點，可視為單一記憶胞中儲存四位元(4-bit-per-cell)的記憶體元件。然而，兩個底部接面(bottom junctions)之間容易被電子擊穿(punch through)，並嚴重地引起記憶體結構之漏電流。由於相鄰溝渠之緊密配置，通常會產生程式化擾動。另外，當相鄰垂直通道晶胞彼此太接近且未充分隔離時，目標位元之臨界電壓Vt會被鄰近的位元狀態所影響。
本發明提供一種記憶體元件，能夠增加單位記憶胞中的位元數。
本發明另提供一種記憶體元件的製造方法，其製造出的記憶體元件具有高密度之儲存區。
本發明又提供一種記憶體元件的操作方法，可以免於相互擾亂(mutual perturbation)。
為達到上述及其他關於本發明之優點，此處具體化且廣義地描述之。本發明提供一種記憶體元件，其包括基底、導體層、電荷儲存層、多數個第一摻雜區及多數個第二摻雜區。基底中具有多數個溝渠。導體層配置在基底上且填入溝渠。電荷儲存層配置在基底與導體層之間。第一摻雜區分別配置在鄰接各溝渠之上部之兩側的基底中。相鄰溝渠之間的第一摻雜區彼此分開。第二摻雜區分別配置在溝渠之底部的基底中。第二摻雜區及第一摻雜區彼此分開，使得各記憶胞包括六實體位元。
在本發明之一實施例中，上述溝渠包括傾斜側壁。
在本發明之一實施例中，上述溝渠之底部之延伸方向與溝渠之側壁形成75°至90°範圍內的夾角。
在本發明之一實施例中，上述溝渠之底部為矩形的、圓形的或多邊形的。
在本發明之一實施例中，上述第二摻雜區在溝渠之底部的正下方，或分別從各溝渠之底部延伸至各溝渠之下部的兩側。
在本發明之一實施例中，上述記憶體元件更包括配置在基底中之井區，其中分佈在井區中之摻質濃度隨著基底之深度改變。
在本發明之一實施例中，上述記憶體元件更包括底介電層及頂介電層。底介電層配置於電荷儲存層與基底之間。頂介電層配置於電荷儲存層及導體層之間。
在本發明之一實施例中，上述電荷儲存層的材料包括氮化矽或富含矽之氮化物。
本發明另提供一種記憶體元件的製造方法。提供基底。於基底中形成多數個溝渠。於鄰接各溝渠之上部之兩側的基底中分別形成多數個第一摻雜區。相鄰溝渠之間的第一摻雜區彼此分開。於溝渠之底部的基底中分別形成多數個第二摻雜區。順應性地於基底及溝渠的表面上形成電荷儲存層。於電荷儲存層上形成導體層，且導體層填入溝渠。單一記憶胞在電荷儲存層中位於第一摻雜區及第二摻雜區之接面處分別形成六實體位元。
在本發明之一實施例中，上述形成溝渠、第一摻雜區及第二摻雜區的方法包括以下步驟。於基底上形成圖案化罩幕層。於圖案化罩幕層之曝露出的基底中形成第一摻雜區。於圖案化罩幕層的側壁上形成間隙壁，其中間隙壁覆蓋部分之第一摻雜區。於圖案化罩幕層及間隙壁之曝露出的基底中形成溝渠，其中溝渠分別穿過第一摻雜區。以圖案化罩幕層及間隙壁為罩幕，於溝渠之底部下方的基底中形成第二摻雜區。移除圖案化罩幕層及間隙壁。
在本發明之一實施例中，上述形成溝渠、第一摻雜區及第二摻雜區的方法包括以下步驟。於基底中形成溝渠。於基底上形成圖案化罩幕層。同時於圖案化罩幕層曝露出的基底中形成第一摻雜區及第二摻雜區。移除圖案化罩幕層。可在形成電荷儲存層之前或之後形成圖案化罩幕層。
在本發明之一實施例中，上述溝渠包括傾斜側壁。
在本發明之一實施例中，上述溝渠之底部之延伸方向與溝渠之側壁形成75°至90°範圍內的夾角。
在本發明之一實施例中，上述溝渠之底部為矩形的、圓形的或多邊形的。
在本發明之一實施例中，上述記憶體元件的製造方法更包括以下步驟。於第一摻雜區上形成多數個第一接觸窗。於第二摻雜區上形成多數個第二接觸窗。
在本發明之一實施例中，上述記憶體元件的製造方法更包括以下步驟。於電荷儲存層及基底之間形成底介電層。於電荷儲存層及導體層之間形成頂介電層。
本發明又提供一種記憶體元件的操作方法。提供一記憶胞，其包括基底、導體層、電荷儲存層、多數個摻雜區及。基底中形成有二溝渠。導體層配置在基底上並填入溝渠。電荷儲存層配置在基底及導體層之間。多數個摻雜區之其中二個摻雜區分別配置在鄰接各溝渠之上部的基底中，另二個摻雜區分別配置在溝渠之底部的基底中，且這些摻雜區彼此分開。因此，在電荷儲存層中位於這些摻雜區之接面處分別形成六實體位元。當進行程式化操作時，施加第一電壓至導體層，施加第二電壓至鄰接選擇位元之摻雜區，施加第三電壓至沿著選擇位元所在通道之另一摻雜區，施加第四電壓至基底，及浮置其餘摻雜區之另二個。第一電壓高於第四電壓，且第二電壓高於第三電壓，以通道熱電子注入程式化選擇位元。
在本發明之一實施例中，上述第一電壓為約9V至13V，第二電壓為約3.5V至5.5V，第三電壓為約0V，且第四電壓為約0V。
在本發明之一實施例中，上述記憶胞操作為多階記憶胞(MLC)。
在本發明之一實施例中，在進行上述程式化操作之後，更包括進行抹除操作。當進行抹除操作時，施加第五電壓至導體層，施加第六電壓至所有摻雜區，及施加第七電壓至基底，以進行區塊抹除。第五電壓及第六電壓引起熱電洞注入以抹除選擇的區塊。
在本發明之一實施例中，上述第五電壓為約-5V至-9V，第六電壓為約2.5V至5.5V，且第七電壓為約0V至-2V。
在本發明之一實施例中，在進行上述程式化操作之後，更包括進行讀取操作。當進行讀取操作時，施加第八電壓至導體層，施加第九電壓至鄰接選擇位元之摻雜區，施加第十電壓至沿著選擇位元所在通道之另一摻雜區，施加第十一電壓至基底，及浮置其餘摻雜區。第八電壓藉由電流位準驗證之讀取電壓來定義之，且第十電壓高於第九電壓。
在本發明之一實施例中，上述記憶胞操作為單階記憶胞(SLC)。
在本發明之一實施例中，上述第八電壓為約4V至6V，第九電壓為約0V，第十電壓為約0.8V至1.6V，且第十一電壓為約0V。
在本發明之一實施例中，上述記憶胞操作為多階記憶胞(MLC)。
在本發明之一實施例中，上述第八電壓為約5V至7V，第九電壓為約0V，第十電壓為約0.8V至1.6V，且第十一電壓為約0V。
如上所述，本發明之記憶體元件包括平面通道晶胞及垂直通道晶胞，以在單一記憶胞中使用六實體位元來儲存資料。因此，可以增加位元密度，且可以在不影響佈局尺寸的情況下，提高儲存密度。
此外，本發明之記憶體元件的製造方法於鄰接各溝渠之上部形成第一摻雜區，且於溝渠之底部形成第二摻雜區。因此，欲形成的記憶體元件可以具有單一記憶胞中儲存六位元(6-bit-per-cell)之結構，以增加儲存密度。
另外，本發明之記憶體元件的操作方法於程式化時，儲存電子至各記憶胞之個別的六位元中，且於抹除時注入熱電洞於各記憶胞之個別的六位元中。因此，可以在沒有相互擾亂及程式化擾動的情況下，增加儲存密度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
將參照附圖，詳細地說明本發明之較佳實施例中的實例。可能的話，在圖示中使用相同的元件符號及描述指示相同或類似的元件。
圖1A為根據本發明一實施例所繪示之記憶體元件之佈局的上視示意圖，其中隱藏了層間介電(ILD)。圖1B為根據本發明一實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。圖1C為根據本發明一實施例之如圖1A所示之記憶體元件中沿B-B’線的剖面示意圖。圖1D為根據本發明一實施例之如圖1A所示之記憶體元件中沿C-C’線的剖面示意圖。圖2為根據本發明另一實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。圖1B及圖2中相同的構件指代相同的元件符號，相同或類似構件的詳細描述省略於此。
同時參照圖1A及1B，本發明一實施例之記憶體元件包括基底100、導體層102、電荷儲存層104、多數個第一摻雜區106及多數個第二摻雜區108。基底100例如是P型或N型矽基底、P型或N型磊晶矽(epi-silicon)基底、或P型或N型絕緣體上半導體(SOI)基底。井區140配置在基底100中。在一實施例中，當元件為N型通道元件，井區140可以是P型井區；當元件為P型通道元件，井區140可以是N型井區。在一實施例中，可以藉由多次井植入(well implants)以形成井區140，使得分佈在井區140中之摻質濃度隨著深度改變。因此，具有不均勻摻質濃度分佈之井區140可以控制欲形成之記憶體元件的臨界電壓(Vt)。基底100中具有多數個溝渠110。這些溝渠110彼此平行佈置，且沿著Y方向延伸配置。在一實施例中，溝渠110之底部之延伸方向與溝渠110之側壁形成75°至90°範圍內的夾角θ。也就是說，溝渠110可以具有傾斜側壁，使得鄰近溝渠110邊角(corners)之第二摻雜區108具有較佳的擴散剖面。此外，可以隨後定義相鄰溝渠110之間的間距(pitch)，以提供足夠的空間及避免相互擾亂。
導體層102配置在基底100上並填入溝渠110。導體層102可以由摻雜多晶矽、金屬、或多晶矽與金屬之合併使用來形成之。導體層102例如是佈置成棒狀佈局(bar layout)且在X方向延伸。導體層102可以用作字元線。
電荷儲存層104延伸配置在導體層102與基底100之間。電荷儲存層104的材料包括電荷捕獲材料，例如氮化矽或富含矽之氮化物(silicon-rich nitride)。
在一實施例中，底介電層112可以配置在電荷儲存層104下方，且頂介電層114可以配置在電荷儲存層104上方，以形成複合介電層。底介電層112例如是配置在電荷儲存層104與基底100之間。底介電層112可以為單層結構形式，其材料例如是介電材料，如低介電常數(low-K)材料(如氧化矽)或高介電常數(high-K)材料(如HfAlO)。另外，底介電層112基於能帶隙工程(band-gap engineering；BE)理論，可以為多層結構形式，以達到較高的注入電流、較快的程式化速度及較佳的保存力。底介電層112包含多層薄膜，例如是低介電常數/高介電常數材料之堆疊結構或低介電常數/高介電常數/低介電常數材料之堆疊結構。低介電常數/高介電常數材料之堆疊結構可以是氧化矽/HfSiO、氧化矽/HfO2 或氧化矽/氮化矽。低介電常數/高介電常數/低介電常數材料之堆疊結構可以是氧化矽/氮化矽/氧化矽或氧化矽/Al2 O3 /氧化矽。頂介電層114例如是配置在電荷儲存層104與導體層102之間。類似地，頂介電層114可以為單層結構形式，其介電材料例如是氧化矽、HfAlO或Al2 O3 。頂介電層114基於能帶隙工程(BE)理論，也可以為多層結構形式，例如氧化矽/氮化矽或氧化矽/氮化矽/氧化矽之堆疊薄膜。
第一摻雜區106用作記憶體元件之擴散，例如埋入擴散(buried diffusion；BD)，其分別配置在鄰接各溝渠110之兩側的基底100中。更具體而言，第一摻雜區106配置在溝渠110之上部的兩側，且在相鄰溝渠110之間的第一摻雜區106彼此分開。為了說明起見，以下揭露以埋入擴散(BD)描述，僅用作示範性實例來說明之，並不用以限定本發明。本發明並不特別限制元件之擴散形式。
第二摻雜區108用作埋入擴散(BD)，其分別配置於溝渠110之底部下方的基底100中。第二摻雜區108例如是彼此分開。第二摻雜區108之擴散範圍與對應同樣溝渠110之第一摻雜區106之擴散範圍彼此分開。
在一實施例中，如圖1B所示，第二摻雜區108可以分別從各溝渠100的底部更延伸至各溝渠100之下部的兩側。在另一實施例中，如圖2所示，第二摻雜區108’之擴散可以不包覆溝渠110之底角。換句話說，第二摻雜區108’配置在溝渠110之底部的正下方，且未延伸至溝渠110的側壁。因此，兩個鄰接的第二摻雜區108’之間的空間可以拉長，且可以提高兩個鄰接的第二摻雜區108’之間的擊穿免疫力(punch immunity)。此外，可以抑制相鄰第二摻雜區108’引起之程式化擾動。
特別注意的是，當基底100為P型時，植入第一摻雜區106及第二摻雜區108之摻質為N型；當基底100為N型時，植入第一摻雜區106及第二摻雜區108之摻質為P型。
另外，同時參照圖1A、1C及1D，本發明一實施例之記憶體元件更包括接觸插塞132及134。接觸插塞132及134例如是形成在用作層間介電(ILD)之介電層130中。接觸插塞132可以配置在第一摻雜區106上，且更分別連接第一摻雜區106及金屬位元線136。類似地，接觸插塞134可以配置在第二摻雜區108上，且更分別連接第二摻雜區108及金屬位元線136。金屬位元線136例如是佈置為在Y方向延伸的平行佈局，其與字元線交錯。在一實施例中，自對準矽化物(salicide)層可以形成在接觸插塞132及第一摻雜區106之間，或接觸插塞134與第二摻雜區108之間，以降低介面的阻值。
本發明之記憶體元件包括多數個記憶胞120。兩個鄰接的記憶胞120例如是共用一個共有的第二摻雜區108，且記憶胞120可以藉由導體層102(即字元線)在X方向上電性連接。此外，各記憶胞120以鏡像對稱(mirror-systematically)的方式配置。
在各記憶胞120中，配置在導體層102與基底100之間的電荷儲存層104可以包括六個實體位元(physical bit)122a、122b、122c、122d、122e及122f。位元122a與位元122b之間的區域、或位元122e與位元122f之間的區域例如是用作垂直通道區124。位元122c及位元122d之間的區域例如是用作平面通道區126。以單一記憶胞120為例，在溝渠110之側壁上位於在第二摻雜區108之接面處(junctions)的電荷儲存層104，即位元122a及122f，可以分別儲存兩個位元資料。類似地，在溝渠110之側壁上位於在第一摻雜區106之接面處的電荷儲存層104，即位元122b及122e，可以分別儲存兩個位元資料。在鄰接溝渠110之間的基底100上位於在第一摻雜區106之接面處的電荷儲存層104，即位元122c及122d，可以分別儲存兩個位元資料。
因此，本發明一實施例之記憶體元件之各記憶胞120可以儲存六個位元資料。換句話說，本發明之記憶體元件為單一記憶胞中儲存六位元(6-bit-per-cell)的非揮發性記憶體。在一實施例中，藉由多階記憶胞(multi-level cell；MLC)技術的輔助，可以在單一記憶胞120中儲存超過六位元資料。與習知堆疊的記憶體元件相比，上述的結構中可以得到較多的實體位元，且相同陣列面積下的儲存密度也可以相對提高。
另外，溝渠110的深度、相鄰溝渠110之間的間距(pitch)可以適當地定義以提供鄰接垂直通道區124之間足夠的空間，因此可以成功地避免相互擾亂。此外，平面通道區126的長度依製程的最小化能力而定，且平面通道區126之有效長度類似於垂直通道區124之有效長度，以具有適當的臨界電壓(Vt)。再者，適當的臨界電壓(Vt)也可以藉由在通道124及126中進行合適的摻雜工程(doping engineering)來達到。
在一實例中，相鄰溝渠110之間的間距為約0.20μm，且鄰接第一摻雜區106之間的間隔(interval)為約0.08μm，則各第一摻雜區106之橫向擴散的寬度為約0.06μm。各第一摻雜區106可以藉由合適的接面工程(junction engineering)使具有足夠的深度約0.06μm，以降低平面通道區126與垂直通道區124之間的程式化擾動。溝渠110的深度可以設計為第一摻雜區106之深度、垂直通道區124之有效長度及第二摻雜區108之延伸擴散距離之總和，其中第二摻雜區108之延伸擴散距離視為從各溝渠110之底部更向各溝渠110之下部延伸的距離。在一實例中，當第一摻雜區106之深度為約0.06μm，垂直通道區124之有效長度為0.08μm，且第二摻雜區108之延伸擴散距離為約0.02μm時，溝渠110的深度可以為約0.16μm。
因此，在各單一記憶胞120中，由於相鄰溝渠110之間適當定義的間隔，可以適當隔絕垂直通道區124之Vt狀態之相互影響。藉由相鄰第二摻雜區108之間足夠的距離，也可以減輕第二摻雜區108引起的程式化擾動。藉由形成深擴散，也可以降低第一摻雜區106引起的程式化擾動。
特別注意的是，在上述的實例中，是以各溝渠110具有大致上為矩形的底部來說明之，但不用以限定本發明。本領域具有通常知識者應了解，溝渠的底部可以為其他形狀。圖3A至3B為根據本發明其他實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。圖1B、3A及3B所示之相同的構件使用相同的元件符號，相同或類似構件的詳細描述省略於此。
在其它實例中，圖3A~3B與圖1B所示之記憶體元件之結構大致上相同，其不同處為各溝渠之底部的配置。參照圖3A，形成在基底100中的溝渠310a可以分別具有圓形的底部。參照圖3B，形成在基底100中的各溝渠310b的底部例如是呈多邊型(polygonal)輪廓。
以下描述為操作本發明一實例之記憶體元件的方法。這些實例是以施加不同偏壓至第一、第二摻雜區及導體層(字元線)以進行程式化、抹除及讀取操作為例來說明之，但不用以限定本發明。以下，將以圖1B所示之單一記憶胞120為簡化的示範性實例來說明之。
圖4A至4F為根據本發明一實施例之記憶體元件分別進行程式化操作的剖面示意圖。
在程式化操作中，施加正電壓Vp1至連接到選擇記憶胞的字元線WL。電壓Vp1例如為約9V至13V。施加正電壓Vp2至連接到鄰接選擇位元的摻雜區。電壓Vp2例如為3.5V至5.5V。施加電壓Vp3至沿著選擇位元所在通道之另一摻雜區，但浮置其餘摻雜區。電壓Vp3例如是約0V。施加電壓Vp4至基底，也就是說，施加電壓Vp4至井區。電壓Vp4例如是約0V。在此操作中，電壓Vp1高於電壓Vp4，電壓Vp2高於電壓Vp3。在上述之偏壓施加到個別摻雜區的情況下，足夠引起熱電子，並注入及捕獲熱電子於靠近選擇位元之電荷儲存層中。因此，藉由通道熱電子注入(channel hot electron injection；CHEI)來程式化記憶胞之選擇位元。
特別注意的是，本發明一實施例之單一記憶胞可以例如是(但不限於)適當地施加電壓以操作為多階記憶胞(MLC)，根據不同的程式化位準以儲存各實體位元之電子狀態的多個位準。
如圖4A所示，以記憶胞之位元122a為例，其中電子將會被儲存在位元122a中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第二摻雜區BD21。施加電壓Vp3至第一摻雜區BD11。施加電壓Vp4至井區。浮置其餘摻雜區，即第一摻雜區BD12及第二摻雜區BD22。當施加正偏壓至字元線WL及第二摻雜區BD21，建立沿垂直通道之電場以從第一摻雜區BD11加速電子至記憶胞之位元122a。當電子沿著通道移動，一些電子得到足夠的能量以跨越(jump over)底介電層之位能障礙(potential barrier)，然後被捕獲在第二摻雜區附近之電荷儲存層中，也就是位元122a。因此，由於上述之偏壓設置，可以程式化位元122a。
如圖4B所示，以記憶胞之位元122b為例，其中電子將會被儲存在位元122b中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第一摻雜區BD11。施加電壓Vp3至第二摻雜區BD21。施加電壓Vp4至井區。浮置其餘摻雜區，即第一摻雜區BD12及第二摻雜區BD22。如上所述，注入電子至電荷儲存層並捕獲電子於電荷儲存層中，以程式化位元122b。
如圖4C所示，以記憶胞之位元122c為例，其中電子將會被儲存在位元122c中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第一摻雜區BD11。施加電壓Vp3至第一摻雜區BD12。施加電壓Vp4至井區。浮置其餘摻雜區，即第二摻雜區BD21及BD22。如上所述，注入電子至電荷儲存層並捕獲電子於電荷儲存層中，以程式化位元122c。
如圖4D所示，以記憶胞之位元122d為例，其中電子將會被儲存在位元122d中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第一摻雜區BD12。施加電壓Vp3至第一摻雜區BD11。施加電壓Vp4至井區。浮置其餘摻雜區，即第二摻雜區BD21及BD22。如上所述，注入電子至電荷儲存層並捕獲電子於電荷儲存層中，以程式化位元122d。
如圖4E所示，以記憶胞之位元122e為例，其中電子將會被儲存在位元122e中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第一摻雜區BD12。施加電壓Vp3至第二摻雜區BD22。施加電壓Vp4至井區。浮置其餘摻雜區，即第一摻雜區BD11及第二摻雜區BD21。如上所述，注入電子至電荷儲存層並捕獲電子於電荷儲存層中，以程式化位元122e。
如圖4F所示，以記憶胞之位元122f為例，其中電子將會被儲存在位元122f中。在操作時，施加電壓Vp1至字元線WL。施加電壓Vp2至鄰接選擇位元之摻雜區，即第二摻雜區BD22。施加電壓Vp3至第一摻雜區BD12。施加電壓Vp4至井區。浮置其餘摻雜區，即第一摻雜區BD11及第二摻雜區BD21。如上所述，注入電子至電荷儲存層並捕獲電子於電荷儲存層中，以程式化位元122f。
圖5為根據本發明一實施例之記憶體元件進行抹除操作的剖面示意圖。
在選擇位元被程式化後進行的抹除操作中，施加負電壓Ve1至連接選擇記憶胞之字元線WL。電壓Ve1例如是約-5V至-9V。施加正電壓Ve2至所有摻雜區以區塊(block)抹除。電壓Ve2例如是約2.5V至5.5V。施加電壓Ve3至基底，也就是說，施加電壓Ve3至井區。電壓Ve3例如是約0V至-2V。在此操作中，電壓Ve1及電壓Ve2可以引起帶對帶穿隧熱電洞(band-to-band channeling hot holes；BTBTHH)，注入熱電洞至電荷儲存層以抹除各記憶胞之六位元。
如圖5所示，在此實例中，對記憶胞之位元122a、122b、122c、122d、122e及122f同時進行抹除操作，其中電子被儲存在位元122a、122b、122c、122d、122e及122f之至少之一。在抹除操作中，施加負電壓Ve1至字元線WL。施加電壓Ve2至所有摻雜區BD11、BD12、BD21及BD22。施加電壓Ve3至井區。當施加負偏壓至字元線WL，且施加正偏壓至摻雜區BD11、BD12、BD21及BD22時，電洞可以被注入至電荷儲存層中，中和(eliminate)電荷儲存層中儲存的負電荷，以抹除位元122a、122b、122c、122d、122e及122f。由於抹除操作為區塊抹除操作，執行單一抹除操作，就可以同時抹除在定義區域中多數個記憶胞儲存的位元資料。
圖6A至6F為根據本發明一實施例之記憶體元件分別進行讀取操作的剖面示意圖。
在進行程式化操作後的讀取操作中，施加正電壓Vr1至連接選擇記憶胞的字元線WL。電壓Vr1可以由位元狀態驗證(verification)之讀取電壓來定義。當記憶胞操作為單階記憶胞(single-level cell；SLC)時，電壓Vr1例如是約4V至6V。施加電壓Vr2至鄰接選擇位元之摻雜區。電壓Vr2例如是約0V。施加正電壓Vr3至沿著選擇位元所在通道之另一摻雜區，但浮置其餘摻雜區。電壓Vr3例如是約0.8V至1.6V。施加電壓Vr4至基底，也就是說，施加電壓Vr4至井區。電壓Vr4例如是約0V。在此操作中，電壓Vr1可以高於或低於選擇位元之臨界電壓，且電壓Vr3高於電壓Vr2。藉由比較上述偏壓狀態之讀取電流與位元狀態驗證之電流位準，可以決定儲存在選擇位元中之記憶胞的位元狀態及數位資料。
特別注意的是，上述的實施例是以進行讀取操作來說明之，但並不用以限定本發明。在逆向(reverse)讀取操作中，電流由電壓為Vr2之鄰接選擇位元之摻雜區流向電壓為Vr3之沿著選擇位元所在通道之另一摻雜區，其為進行程式化選擇位元之電子流動的相反方向。因此，可以讀取選擇位元的位元狀態。
本發明一實施例之單一記憶胞可以例如是(但不限於)操作為多階記憶胞(MLC)，根據不同的程式化位準來儲存各位元之電子狀態的多個位準。當記憶胞操作為多階記憶胞(MLC)時，比較讀取電流與各狀態定義的電流位準，可以決定位元狀態。在一實施例中，施加至字元線之電壓Vr1可以設定為約5V至7V。
參照圖6A，以記憶胞之位元122a為例，其中使用逆向讀取操作來驗證位元122a之電子狀態。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第二摻雜區BD21。施加電壓Vr3至第一摻雜區BD11。施加電壓Vr4至井區。浮置其餘摻雜區，即第一摻雜區BD12及第二摻雜區BD22。因此，藉由驗證流經通道的電流強度，可以決定儲存在記憶胞中的數位訊號。當施加0V偏壓至第二摻雜區BD21及施加正偏壓至第一摻雜區BD11，電流從第二摻雜區BD21流向第一摻雜區BD11，以讀取位元122a。
參照圖6B，以記憶胞之位元122b為例，其中電子儲存在位元122b中。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第一摻雜區BD11。施加電壓Vr3至第二摻雜區BD21。施加電壓Vr4至井區。浮置其餘摻雜區，即第一摻雜區BD12及第二摻雜區BD22。類似地，電流從第一摻雜區BD11流向第二摻雜區BD21，以驗證及讀取位元122b。
參照圖6C，以記憶胞之位元122c為例，其中電子儲存在位元122c中。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第一摻雜區BD11。施加電壓Vr3至第一摻雜區BD12。施加電壓Vr4至井區。浮置其餘摻雜區，即第二摻雜區BD21及BD22。類似地，電流從第一摻雜區BD11流向第一摻雜區BD12，以驗證及讀取位元122c。
參照圖6D，以記憶胞之位元122d為例，其中電子儲存在位元122d中。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第一摻雜區BD12。施加電壓Vr3至第一摻雜區BD11。施加電壓Vr4至井區。浮置其餘摻雜區，即第二摻雜區BD21及BD22。類似地，電流從第一摻雜區BD12流向第一摻雜區BD11，以驗證及讀取位元122d。
參照圖6E，以記憶胞之位元122e為例，其中電子儲存在位元122e中。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第一摻雜區BD12。施加電壓Vr3至第二摻雜區BD22。施加電壓Vr4至井區。浮置其餘摻雜區，即第一摻雜區BD11及第二摻雜區BD21。類似地，電流從第一摻雜區BD12流向第二摻雜區BD22，以驗證及讀取位元122e。
參照圖6F，以記憶胞之位元122f為例，其中電子儲存在位元122f中。在逆向讀取操作中，施加電壓Vr1至字元線WL。施加電壓Vr2至鄰接選擇位元之摻雜區，即第二摻雜區BD22。施加電壓Vr3至第一摻雜區BD12。施加電壓Vr4至井區。浮置其餘摻雜區，即第一摻雜區BD11及第二摻雜區BD21。類似地，電流從第二摻雜區BD22流向第一摻雜區BD12，以驗證及讀取位元122f。
在本發明一實施例之記憶體元件的操作方法中，可以藉由通道熱電子注入(CHEI)來程式化，並藉由帶對帶穿隧熱電洞(BTBTHH)注入來抹除。由於單一記憶胞容納(contain)六實體位元以儲存電子，記憶體元件可以具有相對高的儲存密度。此外，可以應用多階記憶胞(MLC)技術至記憶體元件之操作，各實體位元可以儲存電子狀態的多個位準，以進一步提高儲存密度。
以下，將根據本發明之數個實施例，以剖面圖來描述上述記憶體元件的製造方法。下面的製造方法僅詳細描述如圖1B所示之記憶體元件之結構的製造方法，使本領域具有通常知識者可以據以實施，但不用以限定本發明。
圖7A至7C為根據本發明一實施例所繪示之記憶體元件之製造方法的剖面圖。
參照圖7A，提供基底700，其可以為P型或N型矽基底、P型或N型磊晶矽基底、或P型或N型絕緣體上半導體(SOI)基底。P型或N型井區730可以分別形成在P型或N型基底700中。在一實施例中，可以藉由多次井植入以形成井區730。換句話說，可以藉由植入至區域732、734、736及738以形成井區730，使得植入個別區域732、734、736及738之摻質濃度分佈如圖7A所示。因此，分佈在井區730中之摻質濃度隨著基底700的深度改變。具有不均勻摻質濃度分佈之井區730可以維持類似的臨界電壓Vt及欲形成之各記憶胞之六位元的程式化效率，也保持優於垂直通道之底部接面的擊穿免疫力。在一實施例中，當多次井植入後之熱裕度(thermal budget)較少時，可能需要四次植入以控制六位元之效能及較深井的形成。在一實施例中，當多次井植入後之熱預算(thermal budget)較多時，可能需要三次植入以控制六位元之效能及較深井的形成。特別注意的是，由於記憶體元件設計形成在井區730中，因此多個井植入包括至少最深區域(即區域738)的植入。
於基底700上形成圖案化硬罩幕層702。使用圖案化硬罩幕層702為罩幕，進行植入製程704，植入摻質至基底700中，以於基底700中形成第一摻雜區706。第一摻雜區706例如是形成在P型基底700中的N型摻雜區，或形成在N型基底700中的P型摻雜區。植入製程704可以進行單次植入或雙次植入(以進一步加深第一摻雜區706的深度)。在一實施例中，當藉由單次植入來形成N型第一摻雜區706時，進行植入製程704的能量為2~15KeV，劑量(dosage)為1e15~3e15cm-2 。在一實施例中，當藉由雙次植入來形成N型第一摻雜區706以加深其深度時，進行植入製程704之首先植入的能量為2~15KeV，劑量為1e15~2e15cm-2 ，然後植入的能量為25~70KeV，劑量為5e13~1e15cm-2 。在一實施例中，環型佈植(pocket implant)區724可以分別進一步形成在圖案化硬罩幕層702下方且鄰接各第一摻雜區706之基底700中。配置環型佈植區724以得到平面通道晶胞之較佳的擊穿免疫力。形成環型佈植區的方法例如以傾斜角植入摻質以形成之。
參照圖7B，於基底700上之圖案化硬罩幕層702的側壁上形成間隙壁708。間隙壁708例如是覆蓋部份的第一摻雜區706。然後，於基底700中形成溝渠710。形成溝渠710的方法例如是以圖案化硬罩幕層702及間隙壁708為罩幕，進行蝕刻製程以形成之。在一實施例中，溝渠710之底部之延伸方向與溝渠710之側壁形成75°至90°範圍內的夾角。也就是說，溝渠710例如是具有傾斜側壁。接著，使用圖案化硬罩幕層702及間隙壁708為罩幕，進行植入製程712，植入摻質至溝渠710下方之基底700中，以於基底700中形成第二摻雜區714。第二摻雜區714可以進一步從溝渠710的底部延伸至溝渠710的下部。第二摻雜區714例如是形成在P型基底700中的N型摻雜區，或形成在N型基底700中的P型摻雜區。類似地，植入製程712可以進行單次植入或雙次植入(以進一步加深第一摻雜區706的深度)。在一實施例中，當藉由單次植入來形成N型第二摻雜區714時，進行植入製程712的能量為2~15KeV，劑量為1e15~3e15cm-2 。在一實施例中，當藉由雙次植入來形成N型第二摻雜區714以加深其深度時，進行植入製程704之首先植入的能量為2~15KeV，劑量為1e15~2e15cm-2 ，然後植入的能量為25~70KeV，劑量為5e13~1e15cm-2 。特別注意的是，植入第一摻雜區706之摻質與植入第二摻雜區714的摻質可以相同或不同。
參照7C，移除圖案化硬罩幕層702及間隙壁708。然後，依序在基底700上順應性地形成底介電層716、電荷儲存層718及頂介電層720。底介電層716的材料例如是低介電常數或高介電常數材料。底介電層716可以為單層結構形式，或基於能帶隙工程(BE)理論為多層結構形式。在一實施例中，單層之底介電層716的材料例如是氧化矽或HfAlO。在一實施例中，底介電層716例如是低介電常數/高介電常數材料之堆疊結構或低介電常數/高介電常數/低介電常數材料之堆疊結構，如氧化矽/HfSiO、氧化矽/HfO2 、氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽/Al2 O3 /氧化矽。電荷儲存層718的材料包括電荷捕獲材料，例如氮化矽或富含矽之氮化物。頂介電層720的材料例如是低介電常數或高介電常數材料。頂介電層720可以為單層結構形式，或基於能帶隙工程(BE)理論為多層結構形式。在一實施例中，單層之頂介電層720的材料例如是氧化矽、HfAlO或Al2 O3 。在一實施例中，頂介電層720可以包括氮化矽/氧化矽、或氧化矽/氮化矽/氧化矽之堆疊薄膜。
請再次參照圖7C，於基底700上形成導體層722。導體層722可以覆蓋頂介電層720並填入溝渠710。導體層722的材料例如是摻雜多晶矽、金屬、或多晶矽及金屬之合併使用。然後，圖案化導體層722以形成字元線。可以在基底700上進一步形成用作層間介電(ILD)之介電層、接觸插塞及金屬位元線，以完成本發明一實施例之記憶體元件。特別注意的是，上述構件如層間介電(ILD)、接觸插塞及金屬位元線之形成方法及形成順序，為本領域具有通常知識者所熟知，於此不再詳細描述。
圖8A至8C為根據本發明另一實施例所繪示之記憶體元件之製造方法的剖面圖。注意圖7A~7C及圖8A~8C使用相同的元件符號，於此省略相同或類似構件的詳細描述。
參照圖8A，提供基底700。接著，於基底700中形成溝渠802。在一實施例中，溝渠802之底部之延伸方向與溝渠802之側壁形成75°至90°範圍內的夾角。在一實施例中，溝渠802例如是具有傾斜側壁。
參照圖8B，於基底700上形成圖案化罩幕層804。圖案化罩幕層804例如是光阻層。接著，使用圖案化罩幕層804為罩幕，進行植入製程806，植入摻質至基底700中，以於基底700中形成第一摻雜區808及第二摻雜區810。第一摻雜區808例如是形成在基底700曝露出的表面中。第二摻雜區810例如是形成在溝渠802的底部下方。第二摻雜區810可以進一步從溝渠802的底部延伸至溝渠802的下部。第一摻雜區808及第二摻雜區810例如是形成在P型基底700中的N型摻雜區，或形成在N型基底700中的P型摻雜區。植入製程806可以進行單次植入或雙次植入(以進一步加深摻雜區的深度)。在一實施例中，當植入製程806包括單次植入步驟時，進行植入製程712的能量為2~15KeV，劑量為1e15~3e15cm-2 。在一實施例中，當植入製程806包括兩步植入時，首先進行的能量為2~15KeV，劑量為1e15~2e15cm-2 ，然後進行的能量為25~70KeV，劑量為5e13~1e15cm-2 。
參照圖8C，移除圖案化罩幕層804。然後，依序在基底700上順應性地形成底介電層716、電荷儲存層718及頂介電層720。接著，於基底700上形成導體層722，再圖案化導體層722以形成字元線。導體層722可以覆蓋頂介電層720並填入溝渠710。於基底700上進一步形成層間介電(ILD)、接觸插塞及金屬位元線，以完成記憶體元件之結構。
圖9A至9C為根據本發明又一實施例所繪示之記憶體元件之製造方法的剖面圖。注意圖9A~9C及圖7A~7C使用相同的元件符號，於此省略相同或類似構件的詳細描述。
參照圖9A，提供基底700。接著，於基底700中形成溝渠902。在一實施例中，溝渠902之底部之延伸方向與溝渠902之側壁形成75°至90°範圍內的夾角。在一實施例中，溝渠902例如是具有傾斜側壁。
參找圖9B，依序在基底700上順應性地形成底介電層716、電荷儲存層718及頂介電層720。然後，於基底700上形成圖案化罩幕層904。圖案化罩幕層904例如是光阻層。使用圖案化罩幕層904為罩幕，進行植入製程906，來植入摻質至基底700中，以於基底700中形成第一摻雜區908及第二摻雜區910。
第一摻雜區908例如是形成在基底700曝露出的表面中。第二摻雜區910例如是形成在溝渠902之底部的正下方，且未延伸至溝渠902的側壁。第一摻雜區908及第二摻雜區910例如是形成在P型基底700中的N型摻雜區，或形成在N型基底700中的P型摻雜區。植入製程906可以進行單次植入或雙次植入(以進一步加深摻雜區的深度)。特別注意的是，由於基底700上形成的堆疊層，因此植入製程906的能量較高。在一實施例中，當植入製程906包括單次植入步驟時，進行植入製程712的能量為15~25KeV，劑量為1e15~3e15cm-2 。在一實施例中，當植入製程906包括兩步植入時，首先進行的能量為15~25KeV，劑量為1e15~2e15cm-2 ，然後進行的能量為55~90KeV，劑量為5e13~1e15cm-2 。
參照圖9C，移除圖案化罩幕層904。然後，於基底700上形成導體層722。導體層722覆蓋頂介電層720並填入溝渠710。接著，圖案化導體層722以形成字元線。之後，於基底700上進一步形成層間介電(ILD)、接觸插塞及金屬位元線，以完成記憶體元件之結構。
根據上述方法形成之記憶體元件，於單一記憶胞中包括垂直記憶體結構及橫向(lateral)記憶體結構。因此，記憶體元件為單一記憶胞中儲存六位元(6-bit-per-cell)的非揮發性記憶體，其具有相對高的儲存密度。
基於上述，本發明之記憶體元件合併平面通道晶胞及垂直通道晶胞，在各記憶胞或記憶體單元中包含六實體位元以儲存資料。因此，在相同的陣列面積下，可以提高儲存密度，並充分隔離各位元的操作。
另外，本發明之記憶體元件的製造方法於記憶體元件中形成電荷儲存層以捕獲電子，也於基底中形成彼此分開的第一及第二摻雜區。本發明之製造方法可以輕易地合併到現今的製程。因此，不但可以在不增加成本下簡化製程，也可以更有效地提升儲存密度。
此外，本發明之記憶體元件的操作方法可以有效地減輕相互擾亂及程式化擾動。再者，本發明之記憶胞可以操作為多階記憶胞(MLC)，在每實體位元儲存電子狀態之多個位準，以進一步增加儲存密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、700．．．基底
102．．．導體層
104、718．．．電荷儲存層
106、706、808、908．．．第一摻雜區
108、108’、714、810、910．．．第二摻雜區
110、710、310a、310b、802、902．．．溝渠
112、716．．．底介電層
114、720．．．頂介電層
120．．．記憶胞
122a、122b、122c、122d、122e、122f．．．位元
124．．．垂直通道區
126．．．平面通道區
130．．．介電層
132、134．．．接觸插塞
136、722．．．金屬位元線
140、730．．．井區
702．．．圖案化硬罩幕層
704、712、806、906．．．植入製程
708．．．間隙壁
724．．．口袋區
732、734、736、738．．．區域
804、904．．．圖案化罩幕層
包含附圖以提供本發明之進一步地理解，且併入並組成說明書的一部份。圖示連同描述用來說明本發明之實施例及解釋本發明之原理。
圖1A為根據本發明一實施例所繪示之記憶體元件之佈局的上視示意圖，其中隱藏了層間介電(ILD)。
圖1B為根據本發明一實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。
圖1C為根據本發明一實施例之如圖1A所示之記憶體元件中沿B-B’線的剖面示意圖。
圖1D為根據本發明一實施例之如圖1A所示之記憶體元件中沿C-C’線的剖面示意圖。
圖2為根據本發明另一實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。
圖3A至3B為根據本發明其他實施例之如圖1A所示之記憶體元件中沿A-A’線的剖面示意圖。
圖4A至4F為根據本發明一實施例之記憶體元件分別進行程式化操作的剖面示意圖。
圖5為根據本發明一實施例之記憶體元件進行抹除操作的剖面示意圖。
圖6A至6F為根據本發明一實施例之記憶體元件分別進行讀取操作的剖面示意圖。
圖7A至7C為根據本發明一實施例所繪示之記憶體元件之製造方法的剖面圖。
圖8A至8C為根據本發明另一實施例所繪示之記憶體元件之製造方法的剖面圖。
圖9A至9C為根據本發明又一實施例所繪示之記憶體元件之製造方法的剖面圖。
100．．．基底
102．．．導體層
104．．．電荷儲存層
106．．．第一摻雜區
108．．．第二摻雜區
110．．．溝渠
112．．．底介電層
114．．．頂介電層
120．．．記憶胞
122a、122b、122c、122d、122e、122f．．．位元
124．．．垂直通道區
126．．．平面通道區
140．．．井區

Claims (26)

  1. 一種記憶體元件，包括：一基底，該基底中具有多數個溝渠；一導體層，配置在該基底上且填入該些溝渠；一電荷儲存層，配置在該基底與該導體層之間；多數個第一摻雜區，分別配置在鄰接各溝渠之上部之兩側的該基底中，其中相鄰的該些溝渠之間的該些第一摻雜區彼此分開；多數個第二摻雜區，分別配置在該些溝渠之底部的該基底中，其中該些第二摻雜區及該些第一摻雜區彼此分開，使得各記憶胞包括六實體位元；以及一井區，配置在該基底中，其中該井區包括沿著深度方向依序設置且彼此分開的多個區域。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該些溝渠包括傾斜側壁。
  3. 如申請專利範圍第1項所述之記憶體元件，其中該些溝渠之底部之延伸方向與該些溝渠之側壁形成75°至90°範圍內的夾角。
  4. 如申請專利範圍第1項所述之記憶體元件，其中該些溝渠之底部為矩形的、圓形的或多邊形的。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該些第二摻雜區在該些溝渠之底部的正下方，或分別從各溝渠之底部延伸至各溝渠之下部的兩側。
  6. 如申請專利範圍第1項所述之記憶體元件，更包 括：一底介電層，配置於該電荷儲存層與該基底之間；以及一頂介電層，配置於該電荷儲存層及該導體層之間。
  7. 如申請專利範圍第1項所述之記憶體元件，其中該電荷儲存層的材料包括氮化矽或富含矽之氮化物。
  8. 一種記憶體元件的製造方法，包括：提供一基底；於該基底中形成多數個溝渠；於鄰接各溝渠之上部之兩側的該基底中分別形成多數個第一摻雜區，其中相鄰的該些溝渠之間的該些第一摻雜區彼此分開；於該些溝渠之底部的該基底中分別形成多數個第二摻雜區；順應性地於該基底及該些溝渠的表面上形成一電荷儲存層；於該電荷儲存層上形成一導體層，其中該導體層填入該些溝渠；以及於該基底中形成一井區，其中該井區包括沿著深度方向依序設置且彼此分開的多個區域，且單一記憶胞在該電荷儲存層中位於該些第一摻雜區及該些第二摻雜區之接面處分別形成六實體位元。
  9. 如申請專利範圍第8項所述之記憶體元件的製造 方法，其中形成該些溝渠、該些第一摻雜區及該些第二摻雜區的方法包括：於該基底上形成一圖案化罩幕層；於該圖案化罩幕層之曝露出的該基底中形成該些第一摻雜區；於該圖案化罩幕層的側壁上形成一間隙壁，其中該間隙壁覆蓋部分之該些第一摻雜區；於該圖案化罩幕層及該間隙壁之曝露出的該基底中形成該些溝渠，其中該些溝渠分別穿過該些第一摻雜區；以該圖案化罩幕層及該間隙壁為罩幕，於該些溝渠之底部下方的該基底中形成該些第二摻雜區；以及移除該圖案化罩幕層及該間隙壁。
  10. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中形成該些溝渠、該些第一摻雜區及該些第二摻雜區的方法包括：於該基底中形成該些溝渠；於該基底上形成一圖案化罩幕層；同時於該圖案化罩幕層曝露出的該基底中形成該些第一摻雜區及該些第二摻雜區；以及移除該圖案化罩幕層。
  11. 如申請專利範圍第10項所述之記憶體元件的製造方法，其中於形成該電荷儲存層之前或之後形成該圖案化罩幕層。
  12. 如申請專利範圍第8項所述之記憶體元件的製造 方法，其中該些溝渠包括傾斜側壁。
  13. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中該些溝渠之底部之延伸方向與該些溝渠之側壁形成75°至90°範圍內的夾角。
  14. 如申請專利範圍第8項所述之記憶體元件的製造方法，其中該些溝渠之底部為矩形的、圓形的或多邊形的。
  15. 如申請專利範圍第8項所述之記憶體元件的製造方法，更包括：於該些第一摻雜區上形成多數個第一接觸窗；以及於該些第二摻雜區上形成多數個第二接觸窗。
  16. 如申請專利範圍第8項所述之記憶體元件的製造方法，更包括：於該電荷儲存層及該基底之間形成一底介電層；以及於該電荷儲存層及該導體層之間形成一頂介電層。
  17. 一種記憶體元件的操作方法，包括：提供一記憶胞，包括：一基底，該基底中形成有二溝渠；一導體層，配置在該基底上並填入該些溝渠；一電荷儲存層，配置在該基底及該導體層之間；多數個摻雜區，其中二個摻雜區分別配置在鄰接各溝渠之上部的該基底中，另二個摻雜區分別配置在該些溝渠之底部的該基底中，且該些摻雜區彼此分開，以在該電荷儲存層中位於該些摻雜 區之接面處分別形成六實體位元；以及一井區，配置在該基底中，其中該井區包括沿著深度方向依序設置且彼此分開的多個區域；當進行一程式化操作時，施加一第一電壓至該導體層，施加一第二電壓至鄰接一選擇位元之一摻雜區，施加一第三電壓至沿著該選擇位元所在之一通道之另一摻雜區，施加一第四電壓至該基底，及浮置其餘摻雜區，其中該第一電壓高於該第四電壓，且該第二電壓高於該第三電壓，以程式化該選擇位元。
  18. 如申請專利範圍第17項所述之記憶體元件的操作方法，其中該第一電壓為9V至13V，該第二電壓為3.5V至5.5V，該第三電壓為0V，且該第四電壓為0V。
  19. 如申請專利範圍第17項所述之記憶體元件的操作方法，其中該記憶胞操作為多階記憶胞(MLC)。
  20. 如申請專利範圍第17項所述之記憶體元件的操作方法，在進行該程式化操作之後，更包括：進行一抹除操作，施加一第五電壓至該導體層，施加一第六電壓至所有摻雜區，及施加一第七電壓至該基底，以進行區塊抹除，其中該第五電壓及該第六電壓引起熱電洞注入以抹除選擇的區塊。
  21. 如申請專利範圍第20項所述之記憶體元件的操作方法，其中該第五電壓為-5V至-9V，該第六電壓為2.5V至5.5V，且該第七電壓為0V至-2V。
  22. 如申請專利範圍第17項所述之記憶體元件的操作方法，在進行該程式化操作之後，更包括：進行一讀取操作，施加一第八電壓至該導體層，施加一第九電壓至鄰接該選擇位元之一摻雜區，施加一第十電壓至沿著該選擇位元所在之該通道之另一摻雜區，施加一第十一電壓至該基底，及浮置其餘摻雜區，其中該第十電壓高於該第九電壓。
  23. 如申請專利範圍第22項所述之記憶體元件的操作方法，其中該記憶胞操作為單階記憶胞(SLC)。
  24. 如申請專利範圍第23項所述之記憶體元件的操作方法，其中該第八電壓為4V至6V，該第九電壓為0V，該第十電壓為0.8V至1.6V，且該第十一電壓為0V。
  25. 如申請專利範圍第22項所述之記憶體元件的操作方法，該記憶胞操作為多階記憶胞(MLC)。
  26. 如申請專利範圍第25項所述之記憶體元件的操作方法，其中該第八電壓為5V至7V，該第九電壓為0V，該第十電壓為0.8V至1.6V，且該第十一電壓為0V。
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