JP5005993B2 - 不揮発性半導体メモリ装置及びその製造方法と半導体メモリ・システム - Google Patents

Description

この発明は、複数の絶縁膜からなる積層膜に電荷をトラップさせて情報を記憶する不揮発性半導体メモリ装置及びその製造方法と、その不揮発性半導体メモリ装置と電源装置とからなる半導体メモリ・システムとに関するものである。

不揮発性半導体メモリは、電荷を電荷蓄積膜に蓄積することで情報を記憶する。ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory：電気的に書き換え可能な不揮発性メモリ）には、大別して電荷蓄積膜の種類が異なる２つの構造がある。１つは、ゲート絶縁膜上に電荷蓄積膜となる浮遊ゲートと呼ばれる導電体を酸化膜などで囲って電気的に絶縁された状態で設け、その浮遊ゲートに電荷を蓄積するＦＧ（Floating Gate：フローティングゲート）型である。もう１つは、複数の絶縁膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することによって情報の記憶を行うＭＮＯＳ（Metal-Nitride-Oxide-Silicon）型やＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型である。

電荷を電荷蓄積膜に蓄積するには、絶縁膜内での電荷のトンネル現象を利用するＦＮ（Fowler-Nordheim tunneling）書き込み方法と、ＣＨＥ（Channel Hot Electron：チャネルホットエレクトロン）注入と呼ばれる最下層の絶縁膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法とがある。この電荷を励起して注入する方法には多くの提案をみる（例えば、特許文献１参照。）。

ここで、特許文献１に示されている従来技術を説明する。図２３は、そのＥＥＰＲＯＭの１つであるＭＯＮＯＳ型の不揮発性半導体メモリ装置の構造を説明する模式的断面図であり、説明しやすいように特許文献１に示された従来技術の趣旨を逸脱しないように書き直した図である。

図２３において、１０はＭＯＮＯＳ型の不揮発性半導体メモリ装置、１１はｐ型の半導体基板、１２はｎ型のソース領域、１３はｎ型のドレイン領域、２４は３層の絶縁膜からなる積層膜、１５はゲート電極である。
積層膜２４は、最も半導体基板１１に近いトンネル酸化膜２４１と、中間層の窒化シリコン膜であるメモリ窒化膜２４２と、最上層に設けるトップ酸化膜２４３とからなる。

さらに、この不揮発性半導体メモリ装置１０は、半導体基板１１におけるソース領域１２とドレイン領域１３との間のチャネル領域１７の端のドレイン領域１３と接する部分に、半導体基板１１より不純物濃度が高いｐ型の高濃度領域１６を設けている。このチャネル領域１７の上部に積層膜２４を設けている。

情報の書き込み時には、ソース領域１２の電位を基準としてドレイン領域１３に書き込みドレイン電圧を印加し、ゲート電極１５に書き込みゲート電圧を印加する。これにより、電位の基準としたソース領域１２から、ｐ型の半導体基板１１にとっての少数キャリアである電子が供給される。この少数キャリアは、チャネル領域１７内でチャネル方向の電界によって加速される。少数キャリアは、チャネル領域のドレイン領域１３の端付近で高エネルギーを得て、積層膜２４のトンネル酸化膜２４１の電位障壁を乗り越えて積層膜２４に注入され、メモリ窒化膜２４２に蓄えられる。
このとき、高濃度領域１６の存在により、チャネル方向の電界の集中性がチャネル領域１７のドレイン領域１３の端付近で高くなり、より多くの電荷が積層膜２４に効率良く注入されてメモリ窒化膜２４２に蓄えられる。

情報の読み出し時には、ソース領域１２とドレイン領域１３のいずれか一方の電位を基準として他方に読み出し電圧を印加し、ゲート電極１５に読み出しゲート電圧を印加する。ソース領域１２とドレイン領域１３との間に電流が流れ始めるゲート電圧の閾値が、積層膜２４の電荷蓄積量に応じて変化するので、このＭＯＮＯＳ型の不揮発性半導体メモリ装置に上記のように読み出し電圧を印加した時のソース・ドレイン電流の大小あるいは有無によって、記憶情報の有無を判別する（読み出す）ことができる。
書き込み時と同様に、このときも高濃度領域１６の存在により、チャネル方向の電界の集中性が一部で高まるが、トンネル酸化膜２４１の電位障壁を乗り越える程のエネルギーは付与されず、誤書き込みは防止される。

情報の消去時には、半導体基板１１の電位を基準としてドレイン領域１３に正電圧を印加し、ゲート電極１５に負電圧を印加する。
これにより、書き込まれた電荷（電子）と逆極性の電荷（ホール）がドレイン領域１３から積層膜２４内に供給され、メモリ窒化膜２４２内で極性の異なる電荷同士が結合して中和するため、情報が消去される。

特許文献１に示された従来技術は、高濃度領域１６を設けたことにより、情報の書き込み時には、より多くの電荷が積層膜２４に効率良く注入されるため、書き込み電圧を低電圧化することができる。また、読み出し時には、積層膜２４への不要な電荷の注入がないため、誤書き込みがないという特徴を有する。

特開２００４−２１４３６５号公報

特許文献１に示された従来技術は、このように高濃度領域１６を設けたことによって、その上部の積層膜２４への電荷の注入を効率よくしているが、情報の書き込み時にさらに効率を上げようとすると、ゲート電極１５に印加する書き込みゲート電圧を上げる必要がある。それによって、高濃度領域１６の上部の積層膜２４に注入される電荷は増加する。
ところが、積層膜２４はチャネル領域１７全体に亘って同じ厚さに形成されているから、チャネル領域全体に高い電界が印加されてしまう。そうすると、チャネル領域１７のドレイン領域１３の端付近の高濃度領域１６近傍で高エネルギーを得て積層膜２４に注入されるはずの電荷（電子）が、この高濃度領域１６に到達する前の領域で、ある確率で積層膜２４に注入されてしまう。

また、ゲート電極１５に印加する書き込みゲート電圧が大きくなると、ドレイン領域１３に印加する書き込みドレイン電圧との差も大きくなり、チャネル領域１７のチャネル方向の電界よりそれと直交する方向の電界によりソース領域１２の近傍で発生した電荷はその加速が十分になされず、ドレイン領域１３の近傍まで到達しても積層膜２４の電位障壁を乗り越えるために必要な高エネルギーを得られず、正常な書き込み自体もなされなくなる恐れがある。

このように、積層膜２４の所定の部分への正常な電荷の注入が減り、意図しない部分への電荷の注入がなされると、不揮発性半導体メモリ装置の閾値は、正常な書き込みがなされたものとは異なる値になってしまう。
そのような状況は誤書き込みの一種であって、情報が正常に書き込まれているものではないから、書き込み状態が安定せず、書き込み後の閾値を制御できないことになる。

不揮発性半導体メモリ装置は、その閾値の変化で書き込みや消去の状態を知ることができる。すなわち閾値がどの範囲にあるかによって、書き込まれた情報の意味が確定している。そのため、意図しない閾値になってしまっては、書き込んだ時点で情報の意味が誤ったものとなるか、もしくは時間経過による閾値の変動に対するマージン、すなわち記憶保持特性が悪化してしまう。いずれにしても、記憶装置としての信頼性が低下してしまうことになる。

さらに、近年の半導体装置は、半導体素子の微細化や高集積化に伴って、駆動電圧の低電圧化が要求されている。不揮発性半導体メモリ装置においても同様であるが、さらにメモリ装置は、書き込み電圧や消去電圧の低電圧化も要求されている。しかし、上述のように情報の書き込み時にさらに効率を上げようとして書き込みゲート電圧を上げることは、その要求に逆行する。

したがって、特許文献１に示されている不揮発性半導体メモリ装置は、より効率を上げた書き込みを実施しようとすると、ゲート電極に印加する書き込みゲート電圧を大きくしなければならず、そうすると、不揮発性半導体メモリ装置として安定しなくなり、かつ、近年の半導体装置の微細化に伴う低電圧化の要求にも対応できないという問題があった。

また、近年注目を集めている不揮発性半導体メモリに多値メモリがある。多値メモリとは、1つの記憶素子に複数の情報を記憶させるものであって、記憶素子１つ当たりに蓄積できる情報量が増えるため、同じメモリチップの集積度でも飛躍的に蓄積情報量が増える技術として注目されている。
しかし、特許文献１に示されている不揮発性半導体メモリ装置は、多値メモリとして用いることはできなかった。

この発明は、このような問題を解決するためになされたものであり、ＭＯＮＯＳ型に代表される複数の絶縁膜からなる積層膜に電荷をトラップさせて情報を記憶する不揮発性半導体メモリ装置において、ゲート電極に印加する書き込み電圧を上げることなく、積層膜に効率よく電荷を注入して情報を書き込めるようにすることを共通の目的とする。さらに、情報の高密度記憶を可能にする多値メモリとして使用できるようにすることや、ゲート電極に電圧を印加しなくても記憶情報を読み出せるようにすること、あるいは情報の書き込みと消去を行うための電源装置の構成を簡単にした半導体メモリ・システムを提供することも目的とする。

この発明による不揮発性半導体メモリ装置は、第１導電型の半導体基板の表面付近に互いに離間して第２導電型の第１拡散領域と第２拡散領域とを有し、その第１拡散領域と第２拡散領域との間のチャネル領域の上部に複数の絶縁膜を積層してなる積層膜を設け、その積層膜の上部にゲート電極を有する不揮発性半導体メモリ装置であって、上記共通の目的を達成するために次のように構成する。

上記チャネル領域の一部に、上記第１拡散領域と第２拡散領域とのいずれか一方にのみ接し、上記半導体基板より不純物濃度が高い第１導電型の第３拡散領域を少なくとも１つ設け、上記積層膜を構成する複数の絶縁膜のうちの最上層の絶縁膜は、上記第３拡散領域と平面的に重なる部分だけ上記第３拡散領域と平面的に重ならない部分に比べて膜厚を薄くしたものである。

上記第３拡散領域を、上記第１拡散領域にのみ接する領域と上記第２拡散領域にのみ接する領域とにそれぞれ設けることにより、２ビットの情報を記憶できる多値メモリとすることができる。
上記積層膜を構成する最上層の絶縁膜は、上記チャネル領域と第３拡散領域との境界部の上部に段差部を有するのが望ましい。

上記積層膜は、下層からトンネル酸化膜、メモリ窒化膜、及びトップ酸化膜を順次積層してなり、そのトップ酸化膜が上記最上層の絶縁膜であるとよい。
これらの不揮発性半導体メモリ装置において、上記第１拡散領域と第２拡散領域との間のチャネル領域における上記第３拡散領域が設けられていない領域に、上記第１拡散領域及び第２拡散領域より不純物濃度が低い第２導電型の第４拡散領域を設けるとよい。

この発明による半導体メモリ・システムは、上記いずれかの不揮発性半導体メモリ装置と、その不揮発性半導体メモリ装置に情報を書き込む書き込み時に印加する書き込み電圧と書き込まれた情報を消去する消去時に印加する消去電圧として同極性の電圧を発生する電源装置とによって構成したものである。

上記電源装置は、上記不揮発性半導体メモリ装置の半導体基板を常に接地電位にする接地回路と、上記書き込み時に上記第１拡散領域又は第２拡散領域と上記ゲート電極に印加するための正又は負の書き込み電圧を発生する書き込み電圧発生回路と、上記消去時に上記ゲート電極に印加するために上記書き込み電圧より絶対値が大きく同極性の消去電圧を発生する消去電圧発生回路とを有するのが望ましい。

この発明による不揮発性半導体メモリ装置の製造方法は、次の各工程を有することを特徴とする。
第１導電型の半導体基板の表面付近に第２導電型の拡散領域によるソース領域とドレイン領域を互いに離間して形成する工程、
上記半導体基板の上記ソース領域とドレイン領域との間の領域の一部に上記ソース領域とドレイン領域とのいずれか一方にのみ接するように、上記半導体基板より不純物濃度が高い第１導電型の高濃度領域を少なくとも１つ形成する工程、
上記ソース領域とドレイン領域との間の領域の上記半導体基板の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と上記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程、
上記積層膜の上部にゲート電極を形成する工程、

この発明による不揮発性半導体メモリ装置の製造方法はまた、次の各工程を有するようにしてもよい。
第１導電型の半導体基板の表面付近に該半導体基板より不純物濃度が高い第１導電型の高濃度領域を１つ又は間隔をあけて２つ形成する工程、
上記半導体基板の後工程でソース領域とドレイン領域とを互いに離間して形成する領域の間の領域の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と上記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程、
上記積層膜の上部にゲート電極を形成する工程、
上記半導体基板の表面付近に上記高濃度領域を挟んで互いに離間して対向する第２導電型の拡散領域によるソース領域とドレイン領域とを、上記高濃度領域が１つの場合はいずれか一方のみが該高濃度領域に接するように、上記高濃度領域が２つの場合は上記ソース領域が一方の高濃度領域にのみ、上記ドレイン領域が他方の高濃度領域にのみ接するように形成する工程、

これらの不揮発性半導体メモリ装置の製造方法において、上記半導体基板の上記ソース領域とドレイン領域との間の上記高濃度領域を設けない領域に、上記ソース領域及びドレイン領域より不純物濃度が低い第２導電型の拡散領域を形成する工程を有するとなおよい。

この発明による不揮発性半導体メモリ装置は、上記積層膜を構成する複数の絶縁膜のうちの最上層の絶縁膜は、上記第３拡散領域と平面的に重なる部分だけ重ならない部分に比べて膜厚を薄くしたので、情報の書き込み時において、ゲート電極からの電界を第３拡散領域の上部により強く印加できるため、積層膜の第３拡散領域と平面的に重なる部分への電荷の注入効率が向上する効果がある。

したがって、ゲート電極に印加する書き込みゲート電圧は一定であっても、チャネル領域における第３拡散領域の上部にのみ強い電界が加わるので、第３拡散領域の上部の積層膜に効率よく電荷を注入してその中間層に電荷を蓄えることができ、チャネル領域の他の部分での不測の誤書き込みが発生しない。
そのため、書き込みゲート電圧を下げても、チャネル領域の所定の部分すなわち第３拡散領域の上部の積層膜に正常に書き込みができることになり、近年の半導体装置の低電圧化に対応できる。

さらに、第３拡散領域をソース領域側とドレイン領域側とにそれぞれ独立して設けることによって、書き込み時のソース領域とドレイン領域との電圧印加条件を入れ換えることにより、積層膜の両端部のどちらにでも電荷を蓄えることができる。すなわち、積層膜の両端部を独立したビットとして扱うことができ、多値メモリである２ビットメモリの実現が可能になる。
多値メモリは、メモリ素子の所定の部分にのみ所定量の電荷を注入する必要があるが、この発明の不揮発性半導体メモリ装置は、所定の部分である第３拡散領域の上部以外への誤書き込みがないので、多値メモリに好適である。

また、チャネル領域における第３拡散領域が設けられていない領域に、第１拡散領域及び第２拡散領域より濃度が低い第２導電型の第４拡散領域を設けることにより、消去後の閾値を０Ｖ以下まで下げてデプレッションにすることができ、ゲート電極に電圧を印加しなくても記憶情報の読み出しが可能になる。それによって、誤書込みによる記憶情報の劣化を防ぐことができる。

この発明による半導体メモリ、システムは、不揮発性半導体メモリ装置に情報を書き込む際に印加する書き込み電圧と情報を消去する際に印加する消去電圧が全て同極性の電圧であるから、情報の書き込みと消去とを行うための電源装置の構成を簡単にすることができる。
また、半導体基板の電位を常に０Ｖにすることができるので、複数の素子を同一の半導体基板上に形成する際に、絶縁膜によって素子分離をする必要がなくなり、半導体装置のスペース効率を高められる。
この発明による不揮発性半導体メモリ装置の製造方法によれば、上記不揮発性半導体メモリ装置を効率よく安価に製造することができる。

〔不揮発性半導体メモリ装置の第１実施例：図１〕
図１は、この発明による不揮発性半導体メモリ装置の第１実施例を説明するための模式的断面図である。
図１において、１はＭＯＮＯＳ型の不揮発性半導体メモリ装置であり、１１は第１導電型（この例ではｐ型）の半導体基板、１２は半導体基板１１と反対の第２導電型（この例ではｎ型）の第１拡散領域であるソース領域、１３は同じく第２導電型（ｎ型）の第２拡散領域であるドレイン領域である。

ソース領域１２及びドレイン領域１３は、半導体基板１１の表面付近に互いに離間して所定の間隔をあけて形成されている。この半導体基板１１のソース領域１２とドレイン領域１３との間の領域はチャネル領域１７であり、その上部に複数層の絶縁膜を積層してなる積層膜１４を設けている。その積層膜１４上にはゲート電極１５を設けている。
この半導体基板１１のチャネル領域１７の表層部には、ソース領域１２とドレイン領域１３のうちのドレイン領域１３とのみ接する高濃度領域１６を設けている。この高濃度領域１６は、半導体基板１１より不純物濃度が高い第１導電型であるｐ型の第３拡散領域である

積層膜１４の複数層の絶縁膜としては、半導体基板１１に接する最下層のトンネル酸化膜１４１と、中間層の窒化シリコン膜であるメモリ窒化膜１４２と、最上層のトップ酸化膜１４３が順次積層されている。
そして、最上層の絶縁膜であるトップ酸化膜１４３は、第３拡散領域である高濃度領域１６と平面的に重なる部分だけが高濃度領域１６と平面的に重ならない部分に比べて膜厚が薄い。図１に示す例では、ドレイン領域１３側の膜厚が薄く、その他の部分の膜厚が厚い。つまり、チャネル領域１７における高濃度領域１６がある領域とない領域との境界部分の上部のトップ酸化膜１４３に段差部２０を有している。

この段差部２０は、トップ酸化膜１４３の膜厚が厚い部分と薄い部分の間の急峻な膜厚の変化によって形成される膜厚方向の面である。
なお、トップ酸化膜１４３以外の各層、すなわちトンネル酸化膜１４１とメモリ窒化膜１４２は、チャネル領域１７上の全体に亘って均一な厚さを有する。ゲート電極１５は、トップ酸化膜１４３の膜厚が薄くなった部分も含め、トップ酸化膜１４３上に形成する。

この発明の不揮発性半導体メモリ装置は、チャネル領域の一部にソース領域１２とドレイン領域１３とのいずれか一方にのみ接するように設けた高濃度領域１６と、積層膜１４の最上層であるトップ酸化膜１４３の膜厚がこの高濃度領域１６の上部だけ他の部分より薄いこととが特徴である。
したがって、高濃度領域１６をソース領域１２にのみ接するように設け、その上部のトップ酸化膜１４３の膜厚を他の部分より薄くして、図１と左右反対に構成してもよい。
さらに、高濃度領域１６をソース領域１２側とドレイン領域１３側との両方に独立して設けてもよいが、それは次の第２実施例で説明する。

次に、この実施例の不揮発性半導体メモリ装置１の動作を引き続き図１を用いて説明する。ここでは、高濃度領域１６を図示のようにドレイン領域１３側に設けた例によって説明する。
情報の書き込み時には、ソース領域１２の電位を基準としてドレイン領域１３に書き込みドレイン電圧を印加し、ゲート電極１５に書き込みゲート電圧を印加する。

これにより、電位の基準としたソース領域１２から、ｐ型の半導体基板１１にとっての少数キャリアである電子がチャネル領域１７に供給され、その少数キャリアは、チャネル領域１７内をチャネル方向の電界によって加速される。
それは、図１においてチャネル領域１７に左から右に向かう矢印方向である。その加速された少数キャリアは、チャネル領域１７のドレイン領域１３の近傍で高エネルギーを得て、積層膜１４のトンネル酸化膜１４１の電位障壁を乗り越えてメモリ窒化膜１４２に注入される。図１における高濃度領域１６から上向きの矢印方向に注入される。

トップ酸化膜１４３には段差部２０があり、この段差部２０は切り立った縦端面を有している。これにより急激に膜厚に差ができ、書き込みゲート電圧の電界が強く印加される部分とそうでない部分とがより強く区別される。その境界である縦端面は、チャネル領域１７の高濃度領域１６が有る部分と無い部分との境界と平面的にほぼ一致している。
したがって、トップ酸化膜１４３の膜厚が薄い部分と高濃度領域１６とが平面的に重なる部分にだけ、より強い電界が印加され、ゲート電極１５の右端部のトップ酸化膜１４３の膜厚が薄い領域の積層膜１４中に局所的に効率良く電荷（電子による負電荷）が蓄えられる。

積層膜１４の電荷を蓄える場所がドレイン領域１３の近傍であるため、ソース領域１２の近傍の積層膜１４は、その膜厚を厚くしてもよい。重要なことは、高濃度領域１６と積層膜１４とが平面的に重なる部分のトップ酸化膜１４３の膜厚が薄いということである。
ソース領域１２の近傍の積層膜１４全体の総膜厚又はトップ酸化膜１４３の膜厚を厚くすると、その場所ではチャネル領域１７と直交する方向の電界が弱まる。よって、ソース領域１２から半導体基板１１に供給された少数キャリアが加速される初期の段階においては、チャネル領域１７方向、すなわち図１では左から右に向かう矢印方向の電界の影響のみを強く受けるため、ソース領域１２の近傍の積層膜１４に誤って電荷が蓄えられてしまうのを防止することができる。

この実施例の不揮発性半導体メモリ装置１の電圧条件は、特に限定しないが、次のようなものが好ましい。ここで、「ゲート電圧」は、ゲート電極１５に印加する電圧、「ドレイン電圧」はドレイン領域１３に印加する電圧である。
書き込み時は、例えば、ゲート電圧を＋４Ｖ、ドレイン電圧を＋３Ｖ、ソース領域１２と半導体基板１１とは０Ｖとする。
消去時は、例えば、ゲート電圧を−３Ｖ、ドレイン電圧を＋５Ｖ、ソース領域１２と半導体基板１１とは０Ｖとする。
読み出し時は、例えば、ゲート電圧を＋１．５Ｖ、ドレイン電圧を＋１．５Ｖ、ソース領域１２と半導体基板１１とは０Ｖとする。

このように、ソース領域１２と半導体基板１１とは常に０Ｖ（接地電位）であるから、
同一の半導体基板に複数の素子を作り込む集積型のデバイスにこの不揮発性半導体メモリ装置１を組み込んでも、動作中に半導体基板の電圧が変化することがなく、他の素子に影響を与えないので好ましい。

そして、書き込みゲート電圧を低くしても、情報の書き込みを確実に行うことができ、近年の半導体装置の低電圧化に対応できる。さらに、読み出し時のゲート電圧も小さくて済むので、誤書き込みによる記憶情報の劣化を防ぐことができる。読み出し回数は書き込みや消去回数に比べて非常に多いので、１回ごとの読み出しでは誤書き込みが発生しなくても、読み出し時間の累積によって誤書き込みが発生する。しかし、読み出し時のゲート電圧を小さくすれば、その累積時間を長くすることができる。

高濃度領域１６と積層膜１４のトップ酸化膜１４３の膜厚が薄い部分とを、図１と左右反転してソース領域１２側に設けた場合には、上記電圧条件を、ドレイン領域１３と半導体基板１１とを常に０Ｖにし、ドレイン電圧をソース領域１２に印加するソース電圧に変更すればよい。

〔不揮発性半導体メモリ装置の第２実施例：図２〕
図２は、この発明による不揮発性半導体メモリ装置の第２実施例を説明するための模式的断面図である。図２において、図１と対応する部分には同じ符号を付してあり、それらの説明は省略する。なお積層膜１４は、その最上層の絶縁膜であるトップ酸化膜１４３の形状が図１の実施例とは異なっているが、便宜上同じ符号を付している。

このＭＯＮＯＳ型の不揮発性半導体メモリ装置２は、半導体基板１１の第１拡散領域であるソース領域１２と第２拡散領域であるドレイン領域１３との間のチャネル領域１７の表層部に、第３拡散領域としてソース領域１２とのみ接する第１の高濃度領域１６ａと、ドレイン領域１３とのみ接する第２の高濃度領域１６ｂとを独立して設けている。
そして、積層膜１４を構成する複数の絶縁膜のうちの最上層のトップ酸化膜１４３は、第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂとそれぞれ平面的に重なる部分の膜厚を、それらと重ならない他の部分より薄くして、高濃度領域１６ａ側の境界部の上方に段差部２１を、第２の高濃度領域１６ｂ側の境界部の上方に段差部２０を有している。

このような構成にすることによって、半導体基板１１とゲート電極１５との間に電圧を印加した場合に、トップ酸化膜１４３の膜厚が薄い箇所に発生する電界が他の箇所に発生する電界よりも強まるため、局所的に効率良く積層膜１４に電荷を注入することができる。その際、第１の高濃度領域１６ａと第２の高濃度領域１６ｂとがその直下にあるために、少数キャリアは、チャネル領域１７のこれら高濃度領域１６ａ，１６ｂ付近で高エネルギーを得て、さらに効率よく積層膜１４に注入され、メモリ窒化膜１４２の両端部付近に蓄積される。したがって、その両端部を独立した記憶ビットとする多値メモリである２ビットメモリとして使用することができる。

次に、この不揮発性半導体メモリ装置２の多値メモリとしての動作を説明する。ここでは、積層膜１４のソース領域１２の近傍に情報を書き込む場合を説明する。もちろんこの書き込みを、すでに第１実施例で説明した積層膜１４のドレイン領域１３の近傍に情報を書き込む前に行っても後に行ってもよい。

この場合の情報の書き込み時には、ドレイン領域１３の電位を基準としてソース領域１２に書き込みソース電圧を印加し、ゲート電極１５に書き込みゲート電圧を印加する。
これにより、電位の基準としたドレイン領域１３から、ｐ型の半導体基板１１にとっての少数キャリアである電子が供給される。この少数キャリアは、チャネル領域１７内でチャネル方向の電界によって、図２で右から左に向かう矢印方向に加速される。その少数キャリアは、チャネル領域１７のソース領域１２の近傍で高エネルギーを得て、積層膜１４のトンネル酸化膜１４１の電位障壁を乗り越えて積層膜１４内に注入され、メモリ窒化膜１４２に蓄積される。

このとき、積層膜１４のドレイン領域１３の近傍への情報の書き込み時と同様に、ソース領域１２の近傍の積層膜１４の膜厚が薄い部分では、それ以外の部分と比べて、より強い電界が発生するため、積層膜１４の左端部のメモリ窒化膜１４２内に局所的に効率良く電荷が蓄えられる。

積層膜１４のドレイン領域１３の近傍に記憶された情報を消去する場合には、半導体基板１１の電位を基準としてドレイン領域１３に正電圧を印加し、ゲート電極１５に負電圧を印加する。
これにより、書き込まれた電荷と逆極性の電荷（ホール）がドレイン領域１３から積層膜１４内に供給され、極性の異なる電荷同士が結合して中和されるため、図２において右端部の蓄積電荷による情報が消去される。

積層膜１４のソース領域１２の近傍に記憶された情報を消去する場合には、半導体基板１１の電位を基準としてソース領域１２に正電圧を印加し、ゲート電極１５に負電圧を印加する。
これにより、書き込まれた電荷と逆極性の電荷がソース領域１２から積層膜１４内に供給され、図２において左端部の蓄積電荷による情報が消去される。

このように、この実施例によれば、積層膜１４の両端部に局所的に効率良く電荷を蓄えられるため、その両端部を独立した記憶ビットとする多値（２ビット）メモリとして使用できる。
この書き込み情報の読み出し方法については、従来から試みられている種々の方法を適用可能であるが、この発明に特有のことではないので、説明を省略する。

〔不揮発性半導体メモリ装置の第３実施例：図３、図５〕
図３は、この発明による不揮発性半導体メモリ装置の第３実施例を説明するための模式的断面図である。この図３においても、図１と対応する部分には同じ符号を付しており、それらの説明は省略する。

この第３実施例の不揮発性半導体メモリ装置３は、図１に示した不揮発性半導体メモリ装置１とほぼ同様な構造であり、半導体基板１１の第１拡散領域であるソース領域１２と第２拡散領域であるドレイン領域１３との間のチャネル領域１７の表層部の第３拡散領域である高濃度領域１６が設けられていない領域に、ソース領域１２及びドレイン領域１３より不純物濃度が低い第２導電型（ｎ型）の第４拡散領域１８を設けた点だけが相違している。

この不揮発性半導体メモリ装置３においては、チャネル領域１７の不純物濃度の違いや積層膜１４の膜厚の違いにより、第４拡散領域１８での閾値電圧ＶＴａと第３拡散領域である高濃度領域１６での閾値電圧ＶＴｂとの２つの異なる閾値電圧が存在する。そのため、不揮発性半導体メモリ装置３としての閾値電圧ＶＴは、閾値電圧ＶＴａとＶＴｂのうち、値の高い（プラス側の）方の閾値になる。
高濃度領域１６での閾値電圧ＶＴｂは、積層膜１４への電荷の蓄積状態によって可変である。そのため、情報書き込み後はその閾値電圧ＶＴｂが高くなり、不揮発性半導体メモリ装置３の閾値電圧ＶＴは、ＶＴ＝ＶＴｂとなるので、積層膜１４への電荷の蓄積状態をコントロールすることにより、所望の閾値電圧ＶＴとすることができる。

一方、消去後の閾値電圧ＶＴは、積層膜１４に蓄積された負電荷が正電荷の注入によって中和され、高濃度領域１６での閾値電圧ＶＴｂが低い値になるため、ＶＴ＝ＶＴａとなり、この不揮発性半導体メモリ装置３が製造された時点で決まった値になる。
したがって、チャネル領域１７に第４拡散領域１８を形成することによって、消去後の閾値電圧ＶＴを０Ｖ以下に下げ、デプレッションにすることができる。

図５は、この不揮発性半導体メモリ装置３のソース領域１２とドレイン領域１３の間（Ｓ−Ｄ間）に１．５Ｖの電圧を印加した状態で、ゲート電圧（ゲート電極１５に印加する電圧）とソース・ドレイン電流（ソース領域１２とドレイン領域１３の間に流れる電流）との関係を示す線図である。曲線ｂは情報書き込み後の特性を示し、閾値電圧ＶＴ＝ＶＴｂが＋１Ｖの例である。曲線ａは消去後の特性を示し、閾値電圧ＶＴ＝ＶＴａが−１Ｖの例である。

このように、書き込み後の閾値電圧をプラス方向、消去後の閾値電圧をマイナス方向にすることによって、読み出し時にはゲート電極１５に電圧を印加することなくデータの読み出し（判別）が可能になり、読み出し電圧を印加することによる誤書き込みを防ぐことができる。したがって、繰り返し多数回の読み出しに耐えられる信頼性の高い不揮発性半導体メモリ装置を実現できる。

すなわち、図５においてゲート電圧を０Ｖにした時に、ソース・ドレイン電流が流れれば消去状態（情報なし：０）、ソース・ドレイン電流が流れなければ書き込み状態（情報あり：１）と判別できる。
書き込み時及び消去時の電圧条件は第１実施例の場合と同様である。

〔不揮発性半導体メモリ装置の第４実施例：図４〕
図４は、この発明による不揮発性半導体メモリ装置の第４実施例を説明するための模式的断面図である。この図４においても、図１から図３と対応する部分には同じ符号を付してあり、それらの説明は省略する。
この第４実施例の不揮発性半導体メモリ装置４は、図２に示した不揮発性半導体メモリ装置２とほぼ同様な構造であり、チャネル領域１７の表層部の第３拡散領域である２つの高濃度領域１６ａと１６ｂとが設けられていない領域に、ソース領域１２及びドレイン領域１３より不純物濃度が低い第２導電型（ｎ型）の第４拡散領域１８を設けた点だけが相違している。

この不揮発性半導体メモリ装置４においては、第４拡散領域１８での閾値電圧ＶＴａと第３拡散領域である高濃度領域１６ｂでの閾値電圧ＶＴｂと高濃度領域１６ａでの閾値電圧ＶＴｃの３つの異なる閾値電圧が存在する。
消去後の閾値電圧ＶＴは、積層膜１４に蓄積された負電荷が正電荷の注入によって中和され、高濃度領域１６ａでの閾値電圧ＶＴｃと高濃度領域１６ｂでの閾値電圧ＶＴｂとが十分低い値になるため、ＶＴ＝ＶＴａとなり、この不揮発性半導体メモリ装置４が製造された時点で決まった値になる。

したがって、チャネル領域１７に第４拡散領域１８を形成することによって、消去後の閾値電圧ＶＴを０Ｖ以下に下げ、デプレッションにすることができる。
しかし、書き込み後の閾値電圧ＶＴは、積層膜１４のいずれの端部に電荷が蓄積されているか、あるいは両端部に電荷が蓄積されているかによって異なる。
この書き込み情報の読み出し方法は、従来から試みられている多値メモリの読み出し方法と同様であり、ソース領域に印加する電圧とドレイン領域に印加する電圧とを入れ換えて２回の読み出しを実施することにより、多値情報の読み出しができる。
この不揮発性半導体メモリ装置４も、第２実施例の不揮発性半導体メモリ装置２と同様に多値メモリとして使用できる。書き込み時及び消去時の電圧条件は第２実施例の場合と同様である。

〔半導体メモリ・システムの実施例：図６〜図１０〕
次に、この発明による半導体メモリ・システムの実施例について説明する。
この発明による前述した各実施例の不揮発性半導体メモリ装置は、いずれも半導体基板１１を常に０Ｖ（接地電位）に保ち、ゲート電極１５及びソース領域１２又はドレイン領域１３に同極性の書き込み電圧を印加して情報を書き込み、ゲート電極１５に書き込み電圧と同極性の消去電圧を印加することによってその情報を消去することができる。
そのための半導体メモリ・システムの実施例について以下に説明する。

ここで、一般的なＮＯＲ型回路及びＮＡＮＤ型回路に用いられる不揮発性半導体メモリ装置と、本発明による不揮発性半導体メモリ装置とについて、書き込み時（Write）と消去時（Erase）との各部に印加する電圧の例を比較して、図６及び図７に示す。図６は各印加電圧の正負と０Ｖ（接地電位）との種別を示し、図７はその具体的な電圧値を例示している。

これらの図中で、使用している各記号はそれぞれ次の意味である。
ＣＨＥ：チャネルホットエレクトロン
ＦＮ：電荷のトンネル現象を利用する
ＶＧ：ゲート電圧 ＶＤ：ドレイン電圧 ＶＳ：ソース電圧
ＶＢ：バルク（半導体基板）電圧 ＨＶ：正電圧 ＮＶ：負電圧
ＨＨＶ：ＨＶより高い正電圧

この図６及び図７から判るように、一般的なＮＯＲ型回路では正負の電源が必要であり、ＮＡＮＤ型回路では半導体基板（バルク）の電位ＶＢが０ＶとＨＶ（＋７Ｖ）に変動する。この発明の不揮発性半導体メモリ装置では、半導体基板（バルク）の電位ＶＢは常に０Ｖであり、正電圧を発生する電源のみで書き込みと消去を行うことができる。

図８は、この発明による半導体メモリ・システムの基本的な構成を示すシステム構成図である。この半導体メモリ・システムは、前述したこの発明による不揮発性半導体メモリ装置１〜４のいずれかと、その不揮発性半導体メモリ装置に情報を書き込む書き込み時に印加する書き込み電圧と書き込まれた情報を消去する消去時に印加する消去電圧として、いずれも正電圧を発生する電源装置３０とからなる。

図９はその具体的な実施例を示すブロック図であり、不揮発性半導体メモリ装置が図１又は図３に示した不揮発性半導体メモリ装置１又は３（以下代表して１とする）の場合の例である。図中不揮発性半導体メモリ装置１の半導体基板１１の端子をＢ端子、第1拡散領域であるソース領域１２の端子をＳ端子、第２拡散領域であるドレイン領域１３の端子をＤ端子、ゲート電極１５の端子をＧ端子とする。図９に示す外枠内の不揮発性半導体メモリ装置１を除く部分が電源装置３０を構成している。

この電源装置３０は、不揮発性半導体メモリ装置１のＢ端子とＳ端子とを常に接地電位にする接地回路３１と、書き込み時にＤ端子に印加する書き込みドレイン電圧ＶＤｗ及びＧ端子に印加する書き込みゲート電圧ＶＧｗを発生する書き込み電圧発生回路３２と、消去時にＧ端子に印加する消去ゲート電圧ＶＧｅを発生する消去電圧発生回路３３と、２つの切替スイッチＳ１，Ｓ２とを有する。

書き込み電圧発生回路３２が発生する書き込みゲート電圧ＶＧｗと書き込みドレイン電圧ＶＤｗ、消去電圧発生回路３３が発生する消去ゲート電圧ＶＧｅ、及び消去時にＤ端子に印加される消去ドレイン電圧ＶＤｅは、次のような電圧である。
ＶＧｗ≧ＶＤｗ ＶＧｅ＞ＶＧｗ ＶＧｗ，ＶＧｅ，ＶＤｗは全て正電圧、ＶＤｅ＝０Ｖである。図７に示した本発明の例を実施する場合は、ＶＧｗ＝＋４Ｖ，ＶＤｗ＝＋３Ｖ，ＶＧｅ＝＋８Ｖにする。
書き込み電圧発生回路３２及び消去電圧発生回路３３は１つの回路であってもよい。そして、発生する各電圧を外部から供給されるか、外部から１つの低い電圧（例えば１．５Ｖ）を供給され、その電圧を元に内部の昇圧回路によって各電圧ＶＤｗ（３Ｖ），ＶＧｗ（４Ｖ），ＶＧｅ（８Ｖ）を生成するようにしてもよい。

この実施例の切替スイッチＳ１，Ｓ２は、次のように切り替わる。
○書き込み状態
切替スイッチＳ１の可動接点は固定接点Ｓ１Ｗに、切替スイッチＳ２の可動接点は固定接点Ｓ２Ｗに切り替わる。これにより、Ｇ端子に書き込みゲート電圧ＶＧｗが、Ｄ端子に書き込みドレイン電圧ＶＤｗがそれぞれ印加され、Ｓ端子とＢ端子は０Ｖになる。
○消去状態
図９に示すように、切替スイッチＳ１の可動接点は固定接点Ｓ１Ｅに、切替スイッチＳ２の可動接点は固定接点Ｓ２０に切り替わる。これにより、Ｇ端子に消去ゲート電圧ＶＧｅが印加され、Ｄ端子とＳ端子とＢ端子は０Ｖになる。
○書き込みも消去も行わない定常状態
切替スイッチＳ１の可動接点は固定接点Ｓ１０に、切替スイッチＳ２の可動接点は固定接点Ｓ２０に切り替わる。これにより４つの端子は全て０Ｖになる。

この半導体メモリ・システムによれば、不揮発性半導体メモリ装置の正電圧消去（ゲート電極１５に正電圧を印加することによる消去）が可能であり、半導体基板１１に電圧を印加する必要がないため、半導体基板１１の電位を常に０Ｖにすることができる。
半導体基板の電位が常に０Ｖであることにより、複数の素子（メモリ素子以外の素子も含む）を同一の半導体基板上に形成する際に、絶縁膜によって素子分離をする必要がなくなり、スペース効率を高められる。

また、メモリ素子だけに着目しても、半導体基板の電位が変動するシステムでは、その時に書き込み若しくは消去を所望するメモリ素子以外のメモリ素子にも一様に電圧が印加されてしまうため、誤書き込み若しくは誤消去を防ぐための手立てが必要であるが、この半導体メモリ・システムを用いればその必要がない。
そして、書き込み電圧も消去電圧も全て正電圧（同極性の電圧）であるから、電源装置の構成が簡単で安価になる。

不揮発性半導体メモリ装置が、図１及び図３に示した不揮発性半導体メモリ装置１，３と異なって、第３の拡散領域である高濃度領域１６がソース領域１２側に接して設けられ、積層膜１４もトップ酸化膜１４３の厚さが薄い部分もその高濃度領域１６と平面的に重なるソース領域１２側の端部にある場合には、図９の実施例の構成を次のように変更する。

切替スイッチＳ２をＳ端子側に設け、その可動接点をＳ端子に、固定接点Ｓ２Ｗを書き込み電圧発生回路３２の書き込みソース電圧（書き込みドレイン電圧ＶＤｗと同じ）出力端子に、固定接点Ｓ２０を０Ｖ（接地電位）にそれぞれ接続する。そして、Ｄ端子は直接０Ｖ（接地電位）に接続する。
それによって書き込み状態では、Ｇ端子に書き込みゲート電圧ＶＧｗが、Ｓ端子に書き込みソース電圧ＶＳｗ（ＶＤｗと同じ）がそれぞれ印加され、Ｄ端子とＢ端子は０Ｖになる。消去状態と定常状態では前述の場合と同じになる。

図８の不揮発性半導体メモリ装置が、図２及び図４に示したように、ソース領域１２側とドレイン領域１３側との両側に第３の拡散領域である高濃度領域１６ａ，１６ｂがあり、積層膜１４の両端部に電荷を個別に蓄積できる不揮発性半導体メモリ装置２，４（以下代表して２とする）の多値メモリの場合、その半導体メモリ・システムの具体的実施例を図１０に示す。この図１０において、図９と同じ部分には同じ符号を付してあり、それらの説明は省略する。なお、この実施例の電源装置３０は、図９の実施例の電源装置３０に切替スイッチＳ３が追加されている点が異なっているが、便宜上同一の符号を付している。

切替スイッチＳ３は、その可動接点をＳ端子に、固定接点Ｓ３Ｗを書き込み電圧発生回路３２の書き込みドレイン電圧ＶＤｗ（書き込みソース電圧を兼ねる）出力端子に、固定接点Ｓ３０を０Ｖ（接地電位）にそれぞれ接続する。
図１０に示す各切替スイッチＳ１，Ｓ２，Ｓ３の切替状態は、消去状態を示しており、この状態では、Ｇ端子に消去ゲート電圧ＶＧｅが印加され、Ｄ端子とＳ端子とＢ端子は全て０Ｖになっており、図９に示した実施例の場合と同じである。

書き込み状態では、不揮発性半導体メモリ装置２の積層膜１４のドレイン領域１３に近い端部側に情報を書き込む場合は、切替スイッチＳ３は図１０に示す状態のままで、切替スイッチＳ１の可動接点を固定接点Ｓ１Ｗに、切替スイッチＳ２の可動接点を固定接点Ｓ２Ｗに切り替える。これにより、Ｇ端子に書き込みゲート電圧ＶＧｗが、Ｄ端子に書き込みドレイン電圧ＶＤｗがそれぞれ印加され、Ｓ端子とＢ端子は０Ｖになる。これも図９の実施例の場合と同じである。

不揮発性半導体メモリ装置２の積層膜１４のソース領域１２に近い端部側に情報を書き込む場合は、切替スイッチＳ３の可動接点を固定接点Ｓ３Ｗに、切替スイッチＳ１の可動接点を固定接点Ｓ１Ｗに、切替スイッチＳ２の可動接点を固定接点Ｓ２０にそれぞれ切り替える。これにより、Ｇ端子に書き込みゲート電圧ＶＧｗが、Ｓ端子に書き込みソース電圧（書き込みドレイン電圧ＶＤｗと同じ）がそれぞれ印加され、Ｄ端子とＢ端子は０Ｖになる。
書き込みも消去も行わない定常状態では、図１０に示す状態から、切替スイッチＳ１の可動接点を固定接点Ｓ１０に切り替える。これにより４つの端子は全て０Ｖになる。

なお、これらの実施例における各切替スイッチＳ１〜Ｓ３を省略して、不揮発性半導体メモリ装置のＳ端子、Ｄ端子、及びＧ端子をそれぞれ高抵抗を介して接地しておき、書き込み時にだけ、書き込み電圧発生回路３２が書き込みゲート電圧ＶＧｗを発生してＧ端子に印加するとともに、書き込みドレイン電圧ＶＤｗ又は書き込みソース電圧を発生してＤ端子又はＳ端子に印加し、消去時にだけ、消去電圧発生回路３３が消去ゲート電圧ＶＧｅを発生してＧ端子に印加するようにしてもよい。書き込み電圧発生回路３２及び消去電圧発生回路３３が電圧を発生しないときは、その各電圧出力端子はハイインピーダンス（又はオープン）になるようにする。

ところで、これまで説明してきた各実施例は、いずれも不揮発性半導体メモリ装置の半導体基板１１の導電型である第１導電型がｐ型で、第１拡散領域であるソース領域１２と第２拡散領域であるドレイン領域１３の導電型である第２導電型がｎ型、したがって第３拡散領域である高濃度領域１６（又は１６ａ，１６ｂ）はｐ型、第４拡散領域１８はｎ型の場合の例であったが、この導電型を反対にして、第１導電型をｎ型にし、第２導電型をｐ型にしても、この発明による各不揮発性半導体メモリ装置を構成し、同様の効果を得ることができる。

しかし、書き込み、消去、及び読み出しの際に各不揮発性半導体メモリ装置の各端子に印加する０Ｖ以外の電圧は、その絶対値は上述した各実施例の場合と同じであるが、極性は全て反対になる。したがって、図８〜図１０によって説明した半導体メモリ・システムと同様なシステムをこのような導電型が反対な不揮発性半導体メモリ装置を用いて構成した場合には、電源装置３０が発生して不揮発性半導体メモリ装置の各端子に印加する電圧は全て負電圧になる。しかし、その各電圧の絶対値は前述した実施例と同じである。

そのため、この発明による半導体メモリ・システムの図８に示したような基本的な構成は、この発明による不揮発性半導体メモリ装置と、その不揮発性半導体メモリ装置に情報を書き込む書き込み時に印加する書き込み電圧と書き込まれた情報を消去する消去時に印加する消去電圧として同極性の電圧を発生する電源装置とからなることになる。
さらに、その電源装置に共通する構成は、不揮発性半導体メモリ装置の半導体基板１１を常に接地電位にする接地回路と、書き込み時に第１拡散領域（ソース領域１２）又は第２拡散領域（ドレイン領域１３）とゲート電極１５に印加するための正又は負の書き込み電圧を発生する書き込み電圧発生回路と、消去時にゲート電極１５に印加するために上記書き込み電圧より絶対値が大きく同極性の消去電圧を発生する消去電圧発生回路とを有することである。

この発明による各不揮発性半導体メモリ装置は、第１、第２実施例の説明において例示した電圧条件で書き込み及び消去を行うことも勿論できる。しかし、その場合は消去時のゲート電圧を、書き込み時のソース電圧又はドレイン電圧及びゲート電圧とは異極性の電圧にするので、この半導体メモリ・システムは構成しない。

〔半導体メモリ装置の製造方法の第１実施例：図１１〜図１６〕
次に、この発明による不揮発性半導体メモリ装置の製造方法の第１実施例について、図１１から図１６を参照しながら説明する。図１１から図１６はその各工程を説明するための図２と同様な模式的断面図であり、図２と対応する部分には同一の符号を付してある。

まず、図１１に示すように、第１導電型（ｐ型）の半導体基板１１上にフォトレジスト４１を知られているフォトリソグラフィ技術を用いて形成する。ここでフォトレジスト４１を形成する領域は、ソース領域１２及びドレイン領域１３を形成する領域を除く領域である。
次いで、知られているイオン注入法により、第２導電型（ｎ型）の拡散領域によるソース領域１２及びドレイン領域１３を互いに離間して形成する。その後、フォトレジスト４１をウェットエッチングにより除去する。

次に、図１２に示すように、半導体基板１１上にフォトレジスト４２を知られているフォトリソグラフィ技術を用いて形成する。ここでフォトレジスト４２を形成する領域は、第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂを形成する領域を除く領域である。また、フォトレジスト４２は、ソース領域１２及びドレイン領域１３の上部を覆っている。

次いで、知られているイオン注入法により、半導体基板１１より不純物濃度が高い第１導電型（ｐ型）の第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂを、ソース領域１２とドレイン領域１３との間の領域の一部に形成する。その第１の高濃度領域１６ａは第１拡散領域であるソース領域１２にのみ接し、第２の高濃度領域１６ｂは第２拡散領域であるドレイン領域１３にのみ接するように、それぞれ形成する。
その後、フォトレジスト４２をウェットエッチングにより除去する。

次に、図１３に示すように半導体基板１１上に複数の絶縁膜を積層して積層膜１４を形成する。すなわち、先ず半導体基板１１の表面全体に第１の酸化膜形成工程によってトンネル酸化膜１４１を形成する。次いで、そのトンネル酸化膜１４１上の全面に窒化膜形成工程によってメモリ窒化膜１４２を形成し、そのメモリ窒化膜１４２上の全面に第２の酸化膜形成工程によってトップ酸化膜１４３を形成する。

第１の酸化膜形成工程は、知られている酸化方法を用いる。例えば、酸素（Ｏ_２）と窒素（Ｎ_２）とを混合した雰囲気中の熱酸化によりトンネル酸化膜１４１を形成する。窒化膜形成工程は、例えば、反応ガスにジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）とを用いたＣＶＤ法によりメモリ窒化膜１４２を形成する。第２の酸化膜形成工程は、例えば、酸化拡散炉を用いた水蒸気雰囲気中の熱酸化により形成するトップ酸化膜１４３を形成する。

次に、図１４を用いてトップ酸化膜１４３に段差部を形成する工程を説明する。まず、トップ酸化膜１４３上にフォトレジスト４３を知られているフォトリソグラフィ技術を用いて形成する。ここでフォトレジスト４３を形成する領域は、ソース領域１２とドレイン領域１３との間の領域で、トップ酸化膜１４３の直下に第１の高濃度領域１６ａ又は第２の高濃度領域１６ｂがない領域、すなわち、トップ酸化膜１４３の膜厚を厚くしたい領域である。

次に、このフォトレジスト４３をマスクとして、トップ酸化膜１４３をドライエッチング技術を使って除去する。それによって図１４に示すように、トップ酸化膜１４３のソース領域１２とドレイン領域１３との間の部分では、第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂとそれぞれ平面的に重なる部分の膜厚が他の部分に比べて薄くなる。これによりトップ酸化膜１４３には、第２の高濃度領域１６ｂの内側の境界部の上部に段差部２０が、第１の高濃度領域１６ａの内側の境界部の上部に段差部２１がそれぞれ形成される。

この工程によるトップ酸化膜１４３の除去量は自由に選ぶことができる。すなわち、直下に第１の高濃度領域１６ａ又は第２の高濃度領域１６ｂがある部分とない部分との膜厚差は、不揮発性半導体メモリ装置の電気特性に応じて選択するものである。多値メモリを構成する場合においては、この膜厚と高濃度領域の不純物濃度は特に重要である。
このようにトップ酸化膜１４３に段差部２０，２１を形成した後、フォトレジスト４３をウェットエッチングにより除去する。

次に、図１５に示すように、トップ酸化膜１４３上にフォトレジスト４４を知られているフォトリソグラフィ技術を用いて形成する。そして、そのフォトレジスト４４をマスクとして、積層膜１４を構成するトップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とをドライエッチングして除去する。
この工程によって積層膜１４を整形し、ソース領域１２とドレイン領域１３との間のチャネル領域の上部にのみ積層膜１４を形成することになる。その後、フォトレジスト４４をウェットエッチングにより除去する。

次に、ゲート電極の形成工程を図１６を参照しながら説明する。
まず、図示はしていないが、ＣＶＤ法を用いてゲート電極を形成するためのポリシリコン膜を半導体基板１１の上部全面に成膜する。その後、ゲート電極を形成したい部分にフォトレジスト４５を知られているフォトリソグラフィ技術を用いて形成し、それをマスクとしてポリシリコン膜をドライエッチングする。この工程によって、図１６に示すように積層膜１４の上部にゲート電極１５が形成される。

その後、フォトレジスト４５をウェットエッチングにより除去する。これによって、図２に示した多値メモリとして使用できる不揮発性半導体メモリ装置２の構造が完成する。その後、公知の技術を用いて、図示しない層間絶縁膜や種々の配線等を形成して、不揮発性半導体メモリ装置２を有する半導体装置が完成する。

なお、図１に示した不揮発性半導体メモリ装置１あるいはその高濃度領域１６がソース領域１２側のみにある不揮発性半導体メモリ装置を製造する場合には、上述した製造方法を次のように変更すればよい。
すなわち、図１２によって説明した高濃度領域を形成する工程で、半導体基板１１のソース領域１２とドレイン領域１３の間の領域の一部にソース領域とドレイン領域のいずれか一方にのみ接するように、半導体基板より不純物濃度が高い第１導電型（ｐ型）の高濃度領域１６を１つ形成する。

そして、図１４によって説明したトップ酸化膜１４３に段差部を形成する工程では、フォトレジスト４３を形成する領域を、ソース領域１２とドレイン領域１３との間の領域で、トップ酸化膜１４３の直下に高濃度領域１６がない領域にする。すなわち、図１４における高濃度領域１６ａ又は１６ｂの上部までフォトレジスト４３を形成する。
そして、そのフォトレジスト４３をマスクとして、トップ酸化膜１４３をエッチング除去し、トップ酸化膜１４３のソース領域１２とドレイン領域１３との間の部分では、高濃度領域１６と平面的に重なる部分の膜厚が他の部分に比べて薄くなるようにする。これによりトップ酸化膜１４３には、高濃度領域１６の内側の境界部分の上部に１つの段差部２０又は２１が形成される。

ところで、図４に示した不揮発性半導体メモリ装置４あるいは図３に示した不揮発性半導体メモリ装置３を製造する場合には、上述した各工程に加えて、半導体基板１１のソース領域１２とドレイン領域１３との間の第１、第２の高濃度領域１６a、１６ｂあるいは１つの高濃度領域１６を設けない領域に、ソース領域１２及びドレイン領域１３より不純物濃度が低い第２導電型の拡散領域（第４の拡散領域１８）を形成する工程を有するようにすればよい。この工程は、半導体基板１１上に積層膜１４を形成する工程より前に実施することになる。

〔半導体メモリ装置の製造方法の第２実施例：図１７〜図２２〕
次に、この発明による不揮発性半導体メモリ装置の製造方法の第２実施例について、図１７から図２２を参照しながら説明する。図１７から図２２はその各工程を説明するための図２と同様な模式的断面図であり、図２と対応する部分には同一の符号を付してある。

まず、図１７に示すように、第１導電型（ｐ型）の半導体基板１１上にフォトレジスト４６を知られているフォトリソグラフィ技術を用いて形成する。ここでフォトレジスト４６を形成する領域は、第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂを間隔をあけて２箇所に形成する領域を除く領域である。
次いで、知られているイオン注入法により、第２導電型（ｎ型）の拡散領域による第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂを間隔をあけて形成する。その後、フォトレジスト４６をウェットエッチングにより除去する。

次に、図１８に示すように半導体基板１１上に複数の絶縁膜を積層して積層膜１４を形成する。すなわち、先ず半導体基板１１の表面に第１の酸化膜形成工程を用いてトンネル酸化膜１４１を形成する。次いで、そのトンネル酸化膜１４１上の全面に窒化膜形成工程によってメモリ窒化膜１４２を形成し、そのメモリ窒化膜１４２上の全面に第２の酸化膜形成工程によってトップ酸化膜１４３を形成する。
これらの、第１の酸化膜形成工程、窒化膜形成工程、及び第２の酸化膜形成工程は、上述した第１実施例の場合と同様である。

次に、図１９を用いてトップ酸化膜１４３に段差部を形成する工程を説明する。まず、トップ酸化膜１４３の上にフォトレジスト４７を知られているフォトリソグラフィ技術を用いて形成する。ここでフォトレジスト４７を形成する領域は、トップ酸化膜１４３の直下に第１の高濃度領域１６ａ又は第２の高濃度領域１６ｂがない領域、すなわち、トップ酸化膜１４３の膜厚を厚くしたい領域である。

次に、このフォトレジスト４７をマスクとして、トップ酸化膜１４３をドライエッチング技術を使って除去する。それによって図１９に示すように、トップ酸化膜１４３の後工程でソース領域１２とドレイン領域１３とを互いに離間して形成する領域の間の部分では、第１の高濃度領域１６ａ及び第２の高濃度領域１６ｂとそれぞれ平面的に重なる部分の膜厚が他の部分に比べて薄くなる。これによりトップ酸化膜１４３には、第２の高濃度領域１６ｂの内側の境界部の上部に段差部２０が、第１の高濃度領域１６ａの内側の境界部の上部に段差部２１がそれぞれ形成される。
この工程によるトップ酸化膜１４３の除去量は、第１実施例ですでに説明したとおり、自由に選ぶことができる。このようにトップ酸化膜１４３に段差部２０，２１を形成した後、フォトレジスト４７をウェットエッチングにより除去する。

次に、図２０に示すように、トップ酸化膜１４３上にフォトレジスト４８を知られているフォトリソグラフィ技術を用いて形成する。そして、そのフォトレジスト４８をマスクとして、積層膜１４を構成するトップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とをドライエッチングして除去する。
この工程によって積層膜１４を整形し、半導体基板１１の後工程でソース領域１２とドレイン領域１３とを互いに離間して形成する領域の間の領域の上部にのみ積層膜１４を形成することになる。その後、フォトレジスト４８をウェットエッチングにより除去する。

次に、ゲート電極の形成工程を図２１を参照しながら説明する。
まず、図示はしないが、例えば、反応ガスにモノシラン（ＳｉＨ_４）を用いるＣＶＤ法を用いて、ゲート電極を形成するためのポリシリコン膜を半導体基板１１の上部全面に成膜する。
その後、ゲート電極を形成したい部分にフォトレジスト４９を知られているフォトリソグラフィ技術を用いて形成し、そのフォトレジスト４９をマスクとしてポリシリコン膜をドライエッチングする。この工程によって、図２１に示すように積層膜１４の上部にゲート電極１５が形成される。その後、フォトレジスト４９をウェットエッチングにより除去すると、図２２に示すように積層膜１４上にゲート電極１５が完成する。

次いで、知られているイオン注入法により、半導体基板１１の表面付近に高濃度領域１６ａ，１６ｂを挟んで互いに離間して対向する第２導電型（ｎ型）の拡散領域によるソース領域１２とドレイン領域１３を、図２２に示すようにソース領域１２が一方の高濃度領域１６ａにのみ接し、ドレイン領域が他方の高濃度領域１６ｂにのみ接するように形成する。これによって、図２に示した多値メモリとして使用できる不揮発性半導体メモリ装置２の構造が完成する。この後、公知の技術を用いて、図示しない層間絶縁膜や種々の配線等を形成し、この発明の不揮発性半導体メモリ装置２を有する半導体装置が完成する。

なお、図１に示した不揮発性半導体メモリ装置１あるいはその高濃度領域１６がソース領域１２側のみにある不揮発性半導体メモリ装置を製造する場合には、上述した製造方法を次のように変更すればよい。
すなわち、図１７によって説明した高濃度領域を形成する工程で、第１導電型の半導体基板の表面付近に、半導体基板１１より不純物濃度が高い第1導電型（ｐ型）の高濃度領域を１つ形成する。

また、図１９によって説明したトップ酸化膜１４３に段差部を形成する工程では、フォトレジスト４７を形成する領域を、後工程でソース領域１２とドレイン領域１３を互いに離間して形成する領域の間の領域で、トップ酸化膜１４３の直下に高濃度領域１６がない領域にする。すなわち、図１９における高濃度領域１６ａ又は１６ｂの上部までフォトレジスト４７を形成する。

そして、そのフォトレジスト４７をマスクとして、トップ酸化膜１４３をエッチング除去し、トップ酸化膜１４３の後工程でソース領域１２とドレイン領域１３を互いに離間して形成する領域の間の部分では、高濃度領域１６と平面的に重なる部分の膜厚が他の部分に比べて薄くなるようにする。これによりトップ酸化膜１４３には、高濃度領域１６の内側の境界部分の上部に１つの段差部２０又は２１が形成される。

また、図４に示した不揮発性半導体メモリ装置４あるいは図３に示した不揮発性半導体メモリ装置３を製造する場合には、上述した各工程に加えて、半導体基板１１の後工程でソース領域１２とドレイン領域１３とを互いに離間して形成する領域の間の第１、第２の高濃度領域１６ａ，１６ｂあるいは１つの高濃度領域１６を設けない領域に、ソース領域１２及びドレイン領域１３より不純物濃度が低い第２導電型の拡散領域（第４の拡散領域１８）を形成する工程を有するようにすればよい。この工程は、半導体基板１１上に積層膜１４を形成する工程より前に実施することになる。

上述の各実施例では、半導体基板の第１導電型をｐ型とし、第１、第２拡散領域であるソース領域１２とドレイン領域１３との第２導電型をｎ型とした場合の例で説明したが、第１導電型をｎ型とし、第２導電型をｐ型としてもよいことは前述のとおりである。
なお、これらの製造方法の実施例を説明するための各工程を示す図におけるソース領域１２とドレイン領域１３及び高濃度領域１６ａ，１６ｂの形状が、図２又は図４に示した不揮発性半導体メモリ装置のそれらの形状と若干相違しているが、これらの図はあくまでも模式的な図であって、正確な形状を示すものではない。これらの各拡散領域の境界部の形状は、拡散の状況等によって種々変わるものである。

この発明の不揮発性半導体メモリ装置は、書き込みゲート電圧を低くしても情報の書き込みを確実に行うことができ、半導体装置の低電圧化に対応できる。さらに、読み出し時のゲート電圧も小さくて済み、０Ｖにすることも可能なため誤書き込みによる記憶情報の劣化を防ぐことができ、信頼性を要求される電子機器用の記憶装置に適用することができる。また、信頼性の高い多値メモリが実現できるため、高い集積度を求められるコンピュータ装置用や電子機器用としても好適である。

さらに、この発明の半導体メモリ・システムは、半導体基板１１の電位を常に０Ｖにすることができるので、複数の素子を同一の半導体基板上に形成する際に、絶縁膜によって素子分離をする必要がなくなり、半導体装置のスペース効率を高められる。また、書き込み電圧も消去電圧も全て同極性の電圧でよいので、電源装置の構成が簡単で安価になる。

この発明による不揮発性半導体メモリ装置の第１実施例を説明するための模式的断面図である。 この発明による不揮発性半導体メモリ装置の第２実施例を説明するための模式的断面図である この発明による不揮発性半導体メモリ装置の第３実施例を説明するための模式的断面図である この発明による不揮発性半導体メモリ装置の第４実施例を説明するための模式的断面図である

図３に示した不揮発性半導体メモリ装置３のソース領域１２とドレイン領域１３との間に１．５Ｖの電圧を印加した状態でのゲート電圧とソース・ドレイン電流との関係を示す線図である。 一般的な不揮発性半導体メモリ装置と本発明による不揮発性半導体メモリ装置とについて、書き込み時と消去時とに各部に印加する電圧の種別を比較して示す表図である。 同じくその具体的な電圧例を示す表図である。 この発明による半導体メモリ・システムの基本的な構成を示すシステム構成図である。 図８における電源装置３０の一例を示すブロック図である。 図８における電源装置３０の他の例を示すブロック図である。

この発明による不揮発性半導体メモリ装置の製造方法の第１実施例におけるソース領域及びドレイン領域を形成する工程を説明するための模式的断面図である。 同じくその高濃度領域を形成する工程を説明するための模式的断面図である。 同じくその積層膜を形成する工程を説明するための模式的断面図である。 同じくそのトップ酸化膜に段差部を形成する工程を説明するための模式的断面図である。 同じくその積層膜を整形する工程を説明するための模式的断面図である。 同じくそのゲート電極を形成する工程を説明するための模式的断面図である。

この発明による不揮発性半導体メモリ装置の製造方法の第２実施例における高濃度領域を形成する工程を説明するための模式的断面図である。 同じくその積層膜を形成する工程を説明するための模式的断面図である。 同じくそのトップ酸化膜に段差部を形成する工程を説明するための模式的断面図である。 同じくその積層膜を整形する工程を説明するための模式的断面図である。 同じくそのゲート電極を形成する工程を説明するための模式的断面図である。 同じくそのソース領域及びドレイン領域を形成する工程を説明するための模式的断面図である。 従来の不揮発性半導体メモリ装置の一例を説明するための模式的断面図である。

符号の説明

１，２，３，４：不揮発性半導体メモリ装置 １１：半導体基板
１２：第１拡散領域であるソース領域 １３：第２拡散領域であるドレイン領域
１４：積層膜 １５：ゲート電極 １６：第３拡散領域である高濃度領域
１７：チャネル領域 １８：第４拡散領域 ２０，２１：段差部
３０：正電圧を発生する電源装置 ３１：接地回路 ３２：書き込み電圧発生回路
３３：消去電圧発生回路 ４１〜４９：フォトレジスト
１４１：トンネル酸化膜 １４２：メモリ窒化膜 １４３：トップ酸化膜
Ｓ１，Ｓ２，Ｓ３ 切替スイッチ

Claims (11)

1. 第１導電型の半導体基板の表面付近に互いに離間して第２導電型の第１拡散領域と第２拡散領域とを有し、該第１拡散領域と該第２拡散領域との間のチャネル領域の上部に複数の絶縁膜を積層してなる積層膜を設け、該積層膜の上部にゲート電極を有する不揮発性半導体メモリ装置であって、
   前記チャネル領域の一部に、前記第１拡散領域と前記第２拡散領域とのいずれか一方にのみ接し、前記半導体基板より不純物濃度が高い第１導電型の第３拡散領域を少なくとも１つ設け、
   前記積層膜を構成する前記複数の絶縁膜のうちの最上層の絶縁膜は、前記第３拡散領域と平面的に重なる部分だけ前記第３拡散領域と平面的に重ならない部分に比べて膜厚が薄いことを特徴とする不揮発性半導体メモリ装置。
2. 前記第３拡散領域を、前記第1拡散領域にのみ接する領域と前記第２拡散領域にのみ接する領域とにそれぞれ設けたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 前記積層膜を構成する前記最上層の絶縁膜は、前記チャネル領域と前記第３拡散領域との境界部の上部に段差部を有することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
4. 前記積層膜が、下層からトンネル酸化膜、メモリ窒化膜、及びトップ酸化膜を順次積層してなり、該トップ酸化膜が前記最上層の絶縁膜であることを特徴とする請求項１から３のいずれか一項に記載の不揮発性半導体メモリ装置。
5. 請求項１から４のいずれか一項に記載の不揮発性半導体メモリ装置において、前記第１拡散領域と第２拡散領域との間のチャネル領域における前記第３拡散領域が設けられていない領域に、前記第1拡散領域及び第２拡散領域より不純物濃度が低い第２導電型の第４拡散領域を設けたことを特徴とする不揮発性半導体メモリ装置。
6. 請求項１から５のいずれか一項に記載の不揮発性半導体メモリ装置と、該不揮発性半導体メモリ装置に情報を書き込む書き込み時に印加する書き込み電圧と書き込まれた情報を消去する消去時に印加する消去電圧として同極性の電圧を発生する電源装置とからなることを特徴とする半導体メモリ・システム。
7. 前記電源装置が、
   前記不揮発性半導体メモリ装置の前記半導体基板を常に接地電位にする接地回路と、
   前記書き込み時に前記第１拡散領域又は第２拡散領域と前記ゲート電極に印加するための正又は負の書き込み電圧を発生する書き込み電圧発生回路と、
   前記消去時に前記ゲート電極に印加するために前記書き込み電圧より絶対値が大きく同極性の消去電圧を発生する消去電圧発生回路と
   を有することを特徴とする請求項６記載の半導体メモリ・システム。
8. 第1導電型の半導体基板の表面付近に第２導電型の拡散領域によるソース領域とドレイン領域とを互いに離間して形成する工程と、
   前記半導体基板の前記ソース領域とドレイン領域との間の領域の一部に前記ソース領域とドレイン領域とのいずれか一方にのみ接するように、前記半導体基板より不純物濃度が高い第1導電型の高濃度領域を少なくとも１つ形成する工程と、
   前記ソース領域とドレイン領域との間の領域の前記半導体基板の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と前記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程と、
   前記積層膜の上部にゲート電極を形成する工程と
   を有することを特徴とする不揮発性半導体メモリ装置の製造方法。
9. 第１導電型の半導体基板の表面付近に該半導体基板より不純物濃度が高い第１導電型の高濃度領域を１つ又は間隔をあけて２つ形成する工程と、
   前記半導体基板の後工程でソース領域とドレイン領域とを互いに離間して形成する領域の間の領域の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と前記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程と、
   前記積層膜の上部にゲート電極を形成する工程と、
   前記半導体基板の表面付近に前記高濃度領域を挟んで互いに離間して対向する第２導電型の拡散領域によるソース領域とドレイン領域とを、前記高濃度領域が１つの場合はいずれか一方のみが該高濃度領域に接するように、前記高濃度領域が２つの場合は前記ソース領域が一方の高濃度領域にのみ、前記ドレイン領域が他方の高濃度領域にのみ接するように形成する工程と
   を有することを特徴とする不揮発性半導体メモリ装置の製造方法。
10. 請求項８に記載の不揮発性半導体メモリ装置の製造方法において、
    前記半導体基板の前記ソース領域とドレイン領域との間の前記高濃度領域を設けない領域に、前記ソース領域及びドレイン領域より不純物濃度が低い第２導電型の拡散領域を形成する工程を有することを特徴とする不揮発性半導体メモリ装置の製造方法。
11. 請求項９に記載の不揮発性半導体メモリ装置の製造方法において、
    前記半導体基板の後工程でソース領域とドレイン領域とを互いに離間して形成する領域の間の前記高濃度領域を設けない領域に、前記ソース領域及びドレイン領域より不純物濃度が低い第２導電型の拡散領域を形成する工程を有することを特徴とする不揮発性半導体メモリ装置の製造方法。

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