CN103226973B - Nand快闪存储器单元、nand快闪存储器阵列及其操作方法 - Google Patents

Nand快闪存储器单元、nand快闪存储器阵列及其操作方法 Download PDF

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Abstract

本发明提供一种NAND快闪存储器单元、NAND快闪存储器阵列及其操作方法，其包括串联连接的多个存储单元的存储单元串、耦接至存储单元串的两端的源极/漏极区、耦接于存储单元串的一端与源极/漏极区之间的至少一个选择晶体管以及耦接于所述至少一个选择晶体管与源极/漏极区之间的至少一个擦除晶体管、存储单元、至少一个选择晶体管与至少一个擦除晶体管中的每一个都具有电荷捕捉层。

Description

NAND快闪存储器单元、NAND快闪存储器阵列及其操作方法
技术领域
本发明是有关于一种非易失性存储器及其操作方法，且特别是有关于一种可以减少经受擦除的NAND快闪存储器的选择晶体管的起始电压偏移(Vt-shift)的NAND快闪存储器单元或3D阵列的新结构、用于NAND快闪存储器单元或3D阵列的擦除方法以及用于一般的(referenced)NAND快闪存储器的用以减少起始电压偏移的方法。
背景技术
NAND结构被广泛用于非易失性存储器装置的设计中，以增加存储密度。NAND快闪存储器单元通常包括包括串联连接的存储单元的存储单元串以及耦接于存储单元串的一端与源极/漏极区之间的选择晶体管。当存储单元为捕获型(trapping-type)存储单元时(即每一个存储单元具有电荷捕捉层)，选择晶体管亦具有电荷捕捉层。
NAND快闪存储器可通过施加0V至存储单元栅极与选择晶体管的栅极以及施加高的正电压至源极/漏极区来进行擦除。对于在擦除时建立在选择晶体管的栅极与通道区之间的高电压差，空穴被注入或电子被拉出选择晶体管的栅极下方的捕捉层，因此选择晶体管的起始电压(Vt)产生偏移会对NAND快闪存储器的后续操作产生不利影响。
发明内容
本发明的目的在于减少经受擦除的NAND非易失性存储器的选择晶体管的起始电压偏移。
在本发明的一些实施例中，提供NAND快闪存储器单元或三维(3D)阵列的新结构以及擦除方法，以减少选择晶体管的起始电压偏移。
在本发明的其他实施例中，当一般的NAND快闪存储器结构未改变时，提供操作方法，以减少选择晶体管的起始电压偏移。
本发明的NAND快闪存储器单元包括包括串联连接的存储单元的存储单元串、耦接至存储单元串的两端的源极/漏极区、耦接于存储单元串的一端与源极/漏极区之间的至少一个选择晶体管以及耦接于所述至少一个选择晶体管与源极/漏极区之间的至少一个擦除晶体管(erasetransistor)。选择晶体管用以选择存储单元串。擦除晶体管用以减少选择晶体管的起始电压偏移。
在一些实施例中，存储单元、至少一个选择晶体管与至少一个擦除晶体管皆分别具有电荷捕捉层。在用于擦除本发明的上述NAND快闪存储器单元的方法的实施例中，将电压VCG施加至存储单元的栅极，将大于(positively higher)电压VCG的电压VS/D施加至源极/漏极区，将满足不等式“VSG＜VS/D”的电压VSG施加至所述至少一个选择晶体管的栅极，以及将满足不等式“VEG＜VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。在本发明的另一个实施例中，将满足不等式“0V≤VEG＜VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。在另一个实施例中，所述至少一个选择晶体管的栅极为浮置(floated)，且将电压VCG施加至存储单元的栅极，将大于电压VCG的电压VS/D施加至源极/漏极区，以及将满足不等式“VEG≤VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。在本发明的另一个实施例中，将满足不等式“0V≤VEG≤VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。
本发明的3D NAND快闪存储器阵列包括多个线形堆栈(linearstack)、电荷捕捉层、多个导线、至少一个选择栅极串以及至少一个擦除栅极串。这些线形堆栈彼此平行配置，每一者包括交替堆栈的绝缘层与通道层，其中每一通道层具有位于其两个末端部分的两个源极/漏极区。电荷捕捉层覆盖每一线形堆栈。导线跨越线形堆栈且延伸进入线形堆栈之间，其中导线位于通道层旁的部分、通道层以及电荷捕捉层位于通道层旁的部分构成存储单元串。所述至少一个选择栅极串配置于邻近所述多个导线，跨越线形堆栈且延伸进入线形堆栈之间，其中所述至少一个选择栅极串位于通道层旁的部分、通道层以及电荷捕捉层位于通道层旁的部分构成选择晶体管，其用于选择存储单元的目标串(targetstring)。所述至少一个擦除栅极串配置于邻近所述至少一个选择栅极串，跨越线形堆栈且延伸进入线形堆栈之间，其中所述至少一个选择栅极串位于所述多个导线与所述至少一个擦除栅极串之间，且所述至少一个擦除栅极串用以减少选择晶体管的起始电压偏移。
在用于擦除本发明的上述3D NAND快闪存储器阵列的方法的实施例中，将电压VCG施加至导线，将大于电压VCG的电压VS/D施加至源极/漏极区，将满足不等式“VSG＜VS/D”的电压VSG施加至所述至少一个选择栅极串，以及将满足不等式“VEG＜VS/D”的电压VEG施加至所述至少一个擦除栅极串。在另一实施例中，将满足不等式“0V≤VEG＜VS/D”的电压VEG施加至所述至少一个擦除栅极串。在另一实施例中，所述至少一个选择栅极串为浮置，且将电压VCG施加至导线，将大于电压VCG的电压VS/D施加至源极/漏极区，以及将满足不等式“VEG≤VS/D”的电压VEG施加至所述至少一个擦除栅极串。在另一示例性实施例中，将满足不等式“0V≤VEG≤VS/D”的电压VEG施加所述至少一个擦除栅极串。
本发明的施加至一般的NAND快闪存储器单元结构的操作方法还包括在擦除时将电压VCG施加至存储单元的闸极以及将大于电压VCG的电压VS/D施加至源极/漏极区。
本发明的操作方法的实施例还包括在擦除时将满足不等式“VSG≤VS/D”的电压VSG施加至所述至少一个选择晶体管的栅极，以减少起始电压偏移。在另一实施例中，在擦除时将满足不等式“0V＜VSG≤VS/D”的电压VSG施加至所述至少一个选择晶体管的栅极，以减少起始电压偏移。
本发明的操作方法的另一实施例包括在其中至少一个选择晶体管的栅极亦被施加电压VCG(施加至存储单元的栅极的电压)的抹除操作之后，进行以下步骤：a)判定选择晶体管的Vt是否在可容许范围(tolerablerange)中；以及b)若选择晶体管的Vt在可容许范围之外，将选择晶体管再编程(reprogram)以及回到步骤a)，或者若选择晶体管的Vt在可容许范围中则结束。上述步骤可消除任何由擦除所引起的起始电压偏移。
为让本发明之上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是本发明的第一实施例所示出的三维(3D)NAND快闪存储器阵列的示意图。
图1B是3D NAND快闪存储器阵列中沿着图1A中的I-I’剖面所示出的NAND快闪存储器单元的剖面示意图。
图2是本发明的第二实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3D NAND快闪存储器阵列的一个方法的示意图。
图3是本发明的第三实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3D NAND快闪存储器阵列的另一个方法的示意图。
图4是本发明第四实施例所示出的用以解决经受擦除的NAND快闪存储器单元的至少一个选择晶体管的起始电压偏移问题的方法的示意图。
图5是本发明第五实施例所示出的用以解决经受擦除的NAND快闪存储器单元的至少一个选择晶体管的起始电压偏移问题的另一方法的示意图。
图6A是应用本发明的第四实施例或第五实施例的方法的一般3DNAND快闪存储器阵列的剖面示意图。
图6B是沿图6A中的VI-VI’剖面的一般的3D NAND快闪存储器阵列中的NAND快闪存储器单元的剖面示意图。
附图标记说明：
10、14：氧化硅层；
12：氮化硅层；
20、40、60：存储单元；
22、42、62：选择晶体管；
24：擦除晶体管；
100、600：基底；
104、604：线形堆栈；
108、608：绝缘层；
112、612：通道层；
112a、112b、612a、612b：源极/漏极区；
112c、612c：存储单元通道区；
116、616：电荷捕捉层；
120a、620a：导线；
120b、620b：选择栅极串；
120c：擦除栅极串；
124、624：介电层；
510、520、530：步骤；
VCG、VEG、VS/D、VSG：电压。
具体实施方式
图1A是本发明的第一实施例所示出的三维(3D)NAND快闪存储器阵列的示意图。图1B是3D NAND快闪存储器阵列中沿着I-I’剖面所示出的NAND快闪存储器单元的剖面示意图。在图中，仅示出4层通道层。然而，通道层的数量可以为更多层。
请同时参照图1A与图1B，在基底100上形成3D NAND快闪存储器阵列。基底100可以是绝缘基底、半导体基底或金属基底。绝缘基底可以包括石英或玻璃。在另一实施例中，基底100可以配置于下层半导体或其他结构(未示出)上。在本发明的一实施例中，3D NAND快闪存储器阵列包括平行排列的多个线形堆栈104，且每一个线形堆栈104包括交互堆栈的绝缘层108与通道层112、电荷捕捉层116、连续排列的多个导线120a、两个选择栅极串120b、两个擦除栅极串120c以及介电层124。介电层124用以使电路中的构件或结构彼此隔离，且填入导线120a、选择栅极串120b与擦除栅极串120c之间。值得注意的是，图1A中未示出介电层124，以使导线120a、选择栅极串120b、擦除栅极串120c与线形堆栈104之间的关系更清楚，且在实施例中，基底100不具有编程或擦除快闪存储器阵列所需的电性特性。
在此实施例中，通道层112可作为位元线；导线120a可作为字元线；擦除栅极串120c与线形堆栈104垂直排列，且位于线形堆栈104上；导线120a具有与线形堆栈104共形的表面，且填入由线形堆栈104所定义出的沟渠中。
每一通道层112具有位于其两个末端部分的两个源极/漏极(S/D)区112a与112b以及位于源极/漏极区112a与112b之间的存储单元通道区112c，如图1B所示。绝缘层108的材料可以包括二氧化硅。通道层112可以包括经掺杂的多晶硅或未经掺杂的多晶硅。在此实施例中，通道层112可具有p型半导体材料。导线120a可为具有相同导电型或不同导电型的半导体材料(例如p+型)。举例来说，通道层112可使用p型多晶硅或p型磊晶单晶硅制成，而导线120a可使用相对重掺杂的p+型多晶硅制成。
或者，通道层112可为n型半导体材料。导线120a可为具有相同导电型或不同导电型的半导体材料(例如p+型)。n型条状排列产生埋入式通道(buried-channel)、空乏(depletion)模式电荷捕捉存储单元。举例来说，通道层112可使用n型多晶硅或n型磊晶单晶硅制成，而导线120a可使用相对重掺杂的p+型多晶硅制成。
在另一实施例中，每一通道层112在导线120a、选择栅极串120b与擦除栅极串120c之间的部分中可进一步具有掺杂区。在此实施例中，电荷捕捉层116覆盖这些线形堆栈104，且在另一实施例中，至少位于线形堆栈104的侧壁上。电荷捕捉层116可为包括两层氧化硅层10、14以及位于二者之间的氮化硅(SiN)层12的ONO复合层。因此，形成了NAND快闪存储器阵列中的SONOS型存储单元的3D阵列。源极区、漏极区与通道区形成于硅(S)通道层112中，且栅极包括导线120a的多晶硅(S)。在另一实施例中，电荷捕捉层116可为ON-高介电常数(high-K)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)复合层。在本发明的另一实施例中，NAND快闪存储器可以为金属-氧化物-氮化物-氧化物-硅(MONOS)型或钽-氧化铝-氮化物-氧化物-硅(TANOS)型快闪存储器。
导线120a、选择栅极串120b与擦除栅极串120c皆由相同的导体层所定义，此导体层可以包括经掺杂的多晶硅或金属。导线120a、选择栅极串120b与擦除栅极串120c中的每一者跨越线形堆栈104，且延伸进入线形堆栈104之间，并通过电荷捕捉层116与线形堆栈104隔离开。导线120彼此邻近配置。两条选择栅极串120b包括配置在这些导线120a一侧的第一选择栅极串以及配置在这些导线120a另一侧的第二选择栅极串。两条擦除栅极串120c包括邻近两条选择栅极串120b中的一条而配置的第一擦除栅极串以及邻近两条选择栅极串120b中的另一条而配置的第二擦除栅极串。每一条选择栅极串120b位于这些导线120a与一条擦除栅极串120c之间。
介电层124可以包括二氧化硅。此外，选择栅极串120b与邻近的擦除栅极串120c之间的距离足够大，以使得由二者之间的电压差所引起的电场低于二者之间的介电层124的崩溃电场(breakdown electric field)。在本实施例中，导线120a、选择栅极串120b与擦除栅极串120c各自耦接至不同的电压源(未示出)。
请再次参照图1B，作为两个线形堆栈104之间的存储单元栅极的部分导线120a、电荷捕捉层116的对应部分以及通道层112的对应部分构成存储单元20。具体来说，在本实施例中，存储单元20可形成在导线120a与通道层112的交会处。作为两个线形堆栈104之间的选择栅极的部分选择栅极串120b、电荷捕捉层116的对应部分以及通道层112的对应部分构成选择晶体管22，其用以选择对应的存储单元的字符串，或选择阵列中沿着脊状(ridge-shaped)堆栈的行(column)。作为两个线形堆栈104之间的擦除栅极的部分擦除栅极串120c、电荷捕捉层116的对应部分以及通道层112的对应部分构成构成擦除晶体管24，以产生电子-空穴对，以减少选择晶体管22处的起始电压偏移。
图2是本发明的第二实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3D NAND快闪存储器阵列的一个方法的示意图，图3是本发明的第三实施例所示出的图1B中的NAND快闪存储器单元的等效电路图以及用以擦除存储器单元或3DNAND快闪存储器阵列的另一个方法的示意图，参照图2和图3，在实施例中，存储单元20的栅极耦接至第一电压源(未示出)，选择晶体管22的栅极耦接至第二电压源(未示出)，且擦除晶体管24的栅极耦接至第三电压源(未示出)，其中第一电压源、第二电压源与第三电压源可彼此不同。
请参照图2，第一擦除晶体管24、第一选择晶体管22、存储单元20、第二选择晶体管22与第二擦除晶体管24依序串联连接。在本发明的第二实施例的擦除方法中，将电压VCG施加至每一个存储单元栅极(部分导线120a)，将大于电压VCG的电压VS/D施加至源极/漏极区，将满足不等式“VSG＜VS/D”的电压VSG施加至每一个选择栅极(部分选择栅极串120b)，以及将满足不等式“VEG＜VS/D”的电压VEG施加至每一个擦除栅极(部分擦除栅极串120c)。在本发明另一实施例中，将满足不等式“0V≤VEG＜VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。
因此，在对应图1A与图1B所示的整个3D NAND快闪存储器阵列的擦除中，将电压VCG施加至每一条导线120a，将电压VS/D施加至源极/漏极区112a与112b，将电压VSG施加至每一条选择栅极串120b，以及将电压VEG施加至每一条擦除栅极串120c。
在第二实施例的一个例子中，VCG＝0V，VS/D为约20V，VSG介于10V至20V之间，且VEG介于0V至16V之间。
在本实施例中，由于擦除晶体管位于源极/漏极区与选择栅极之间，因此电子-空穴对产生于擦除晶体管的通道区的边缘处。所产生的空穴将累积在通道层112中，使得通道层112的电平变高。因此，选择晶体管的起始电压偏移减小，且不会对NAND快闪存储器的后续操作产生不利的影响。
请参照图3，在本发明的第三实施例的擦除方法中，每一个选择栅极(部分选择栅极串120b)为浮置，且将电压VCG施加至每一个存储单元栅极(部分导线120a)，将大于电压VCG的电压VS/D施加至源极/漏极区，以及将满足不等式“VEG≤VS/D”的电压VEG施加至每一个擦除栅极(部分擦除栅极串120c)。在本发明的另一实施例中，将满足不等式“0V≤VEG≤VS/D”的电压VEG施加至所述至少一个擦除晶体管的栅极。
因此，在对应图1A与图1B所示的整个3D NAND快闪存储器阵列的擦除中，每一条选择栅极串120b为浮置，且将电压VCG施加至每一条导线120a，将电压VS/D施加至源极/漏极区112a与112b，以及将电压VEG施加至每一条擦除栅极串120c。
在第三实施例的一个例子中，VCG＝0V，VS/D为约20V，且VEG介于0V至16V之间。
在本实施例中，由于擦除晶体管位于源极/漏极区与选择栅极之间，因此电子-空穴对产生于擦除晶体管的通道区的边缘处。所产生的空穴将累积在通道层112中，使得通道层112的电平变高。因此，选择晶体管的起始电压偏移减小，且不会对NAND快闪存储器的后续操作产生不利的影响。
此外，在上述应用于本发明的NAND快闪存储器单元(具有擦除栅极)的第二实施例或第三实施例的擦除操作中，未经选择的区块中的全部的栅极(包括擦除栅极)可为浮置。
另一方面，在NAND快闪存储器单元的编程或读取中，未经选择的区块中的全部的擦除栅极可为浮置，且将正电压施加至经选择的区块中的全部的擦除栅极，且施加至未经选择的区块与经选择的区块中的存储单元栅极与选择栅极的电压与现有技术中所施加的电压相同。
图4是本发明第四实施例所示出的用以解决经受擦除的NAND快闪存储器单元的至少一个选择晶体管的起始电压偏移问题的方法的示意图。此方法应用至一般的NAND快闪存储器单元结构(不具有擦除晶体管)。
请参照图4，一般的NAND快闪存储器单元结构与图2或图3所示的结构不同，其不具有擦除晶体管。在此擦除操作的实施例中，将电压VCG施加至存储单元40的栅极，将大于电压VCG的电压VS/D施加至源极/漏极区，以及将满足不等式“0V＜VSG≤VS/D”的电压VSG施加至每一个选择晶体管42的栅极。
在此实施例中，由于每一个选择晶体管42的栅极被施加满足不等式“0V＜VSG≤VS/D”的电压VSG，因此电子-空穴对产生于选择晶体管42的通道区的边缘处。所产生的空穴将累积在通道层112中，使得通道层112的电平变高。由于选择栅极电压高于0V，因此选择栅极的起始电压偏移可减小。因此，NAND快闪存储器的后续操作不会受到不利的影响。
图5是本发明第五实施例所示出的用以解决经受擦除的一般的NAND快闪存储器单元结构(请参照图4)的至少一个选择晶体管的起始电压偏移问题的另一方法的示意图。此方法应用于一般的擦除操作之后，其中将电压VCG施加至存储单元的栅极与所述至少一个选择晶体管的栅极，且将大于电压VCG的电压VS/D施加至源极/漏极区。
请参照图5，在擦除操作(步骤510)之后，判定选择晶体管的Vt是否在可容许范围中(步骤520)。若选择晶体管的Vt经判定为在可容许范围之外，将选择晶体管再编程(步骤530)，且此操作回到步骤520。若Vt经判定为在可容许范围中，则此操作结束。
在一实施例中，可容许范围高于αV(α＞0)，且再编程可包括将电子注入所述至少一个选择晶体管的电荷捕捉层中。
利用本发明的第五实施例的方法，可排除由擦除所导致的选择晶体管的起始电压偏移，使得NAND快闪存储器的后续操作不会受到不利的影响。
图6A是应用本发明的第四实施例或第五实施例的方法的一般3DNAND快闪存储器阵列的剖面示意图。
本发明的第四实施例与第五实施例的方法可以应用于各种一般的NAND快闪存储器结构，例如一般的3D NAND快闪存储器阵列(其剖面示意图如图6A所示)。图6B是沿图6A中的V I-V I’剖面的一般的3D NAND快闪存储器阵列中的NAND快闪存储器单元的剖面示意图。
请参照图6A与图6B，一般的3D NAND快闪存储器阵列不同于本发明的第一实施例的结构，其不具有擦除栅极串与擦除晶体管，而基底600、线形堆栈604、线形堆栈604中的绝缘层608与通道层612(包括位于源极/漏极区612a与612b之间的存储单元通道区612c)、电荷捕捉层616、导线620a、选择栅极串620b、介电层624、存储单元60以及选择晶体管62相似于第一实施例中的类似物(标号100、104、108、112、116、120a、120b、124、20以及22)。
当本发明的第四实施例的方法应用于3D NAND快闪存储器阵列时，将电压VCG施加至导线620a或存储单元60的栅极，将大于电压VCG的电压VS/D施加至源极/漏极区612a与612b，以及将满足不等式“0V＜VSG≤VS/D”的电压VSG施加至选择栅极串620b或选择晶体管62的栅极。
通过应用本发明的任一实施例，经受擦除的快闪存储器单元或阵列的选择晶体管的起始电压偏移可被减小。因此，NAND快闪存储器的后续操作不会受到不利的影响。
本发明第二实施例和第五实施例的方法亦可应用于在绝缘层上半导体(semiconductor-on-insulator，SOI)基板上的介电电荷捕捉结构中具有使用SiN或另一构件的电荷存储层以存储电子的NAND快闪存储器、垂直通道(vertical-channel)3D NAND快闪存储器(例如BiCS)以及没有基底接点(substrate contact)的其他类型的NAND快闪存储器。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (17)

1.一种NAND快闪存储器单元，其特征在于，包括：
包括串联连接的多个存储单元的存储单元串；
分别耦接至该存储单元串的两端的源极/漏极区；
至少一选择晶体管，耦接于该存储单元串的一端与该些源极/漏极区中的一者之间，用以选择该存储单元串；以及
至少一擦除晶体管，耦接于该至少一选择晶体管与该些源极/漏极区中的该一者之间，用以减少该至少一选择晶体管的起始电压偏移
其中该些存储单元的栅极耦接至第一电压源，该至少一选择晶体管的栅极耦接至第二电压源，且该至少一擦除晶体管的栅极耦接至第三电压源。
2.根据权利要求1所述的NAND快闪存储器单元，其特征在于，该至少一选择晶体管包括耦接至该存储单元串的一端的一第一选择晶体管与耦接至该存储单元串的另一端的一第二选择晶体管，且该至少一擦除晶体管包括耦接至该第一选择晶体管的一第一擦除晶体管与耦接至该第二选择晶体管的一第二擦除晶体管。
3.根据权利要求1所述的NAND快闪存储器单元，其特征在于，该些存储单元、该至少一选择晶体管与该至少一擦除晶体管皆分别具有一电荷捕捉层。
4.根据权利要求3所述的NAND快闪存储器单元，其特征在于，该电荷捕捉层包括氧化硅-氮化硅-氧化硅复合层。
5.根据权利要求1所述的NAND快闪存储器单元，其特征在于，其中该第一电压源、该第二电压源与该第三电压源彼此不同。
6.一种用于擦除权利要求3中所述的NAND快闪存储器单元的方法，其特征在于，包括：
将电压VCG施加至该些存储单元的栅极，将大于该电压VCG的电压VS/D施加至该些源极/漏极区，将满足不等式“VSG<VS/D”的电压VSG施加至该至少一选择晶体管的栅极，以及将满足不等式“VEG<VS/D”的电压VEG施加至该至少一擦除晶体管的栅极。
7.一种用于擦除权利要求3中所述NAND快闪存储器单元的方法，其特征在于，包括：
将该至少一选择晶体管的栅极浮置，以及将电压VCG施加至该些存储单元的栅极，将大于该电压VCG的电压VS/D施加至该些源极/漏极区，以及将满足不等式“VEG≤VS/D”的电压VEG施加至该至少一擦除晶体管的栅极。
8.一种三维NAND快闪存储器阵列，其特征在于，包括：
平行排列的多个线形堆栈，每一线形堆栈包括交替堆栈的多个绝缘层与多个通道层，其中每一通道层具有分别位于该通道层的两个末端部分中的源极/漏极区；
电荷捕捉层，覆盖每一线形堆栈；
多个导线，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该些导线的位于该些通道层中的一者旁的部分、该通道层以及该电荷捕捉层位于该通道层旁的部分构成包括多个存储单元的存储单元串；
至少一选择栅极串，邻近该些导线，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该至少一个选择栅极串的位于该些通道层中的一者旁的部分、该通道层以及该电荷捕捉层的位于该通道层旁的部分构成一选择晶体管，该选择晶体管用于选择该些存储单元的目标串；以及
至少一擦除栅极串，邻近该至少一选择栅极串，跨越该些线形堆栈且延伸进入该些线形堆栈之间，其中该至少一选择栅极串位于该些导线与该至少一擦除栅极串之间，且该至少一擦除栅极串用以减少该选择晶体管的起始电压偏移。
9.根据权利要求8所述的三维NAND快闪存储器阵列，其特征在于，该至少一选择栅极串包括一第一选择栅极串与一第二选择栅极串，该第一选择栅极串与该第二选择栅极串分别位于该些导线的两侧，且该至少一擦除栅极串包括一第一擦除栅极串与一第二擦除栅极串，该第一擦除栅极串与该第二擦除栅极串分别邻近该第一选择栅极串与该第二选择栅极串。
10.根据权利要求8所述的三维NAND快闪存储器阵列，其特征在于，该电荷捕捉层包括氧化硅-氮化硅-氧化硅复合层。
11.根据权利要求8所述的三维NAND快闪存储器阵列，其特征在于，该些导线、该至少一选择栅极串与该至少一擦除栅极串分别耦接至不同的电压源。
12.一种用于擦除权利要求8中所述的三维NAND快闪存储器阵列的方法，其特征在于，包括：
将电压VCG施加至该些导线，将大于该电压VCG的电压VS/D施加至该些源极/漏极区，将满足不等式“VSG<VS/D”的电压VSG施加至该至少一选择栅极串，以及将满足不等式“VEG<VS/D”的电压VEG施加至该至少一擦除栅极串。
13.一种用于擦除权利要求8中所述的三维NAND快闪存储器阵列的方法，其特征在于，包括：
将该至少一选择栅极串浮置，以及将电压VCG施加至该些导线，将大于该电压VCG的电压VS/D施加至该些源极/漏极区，以及将满足不等式“VEG≤VS/D”的电压VEG施加至该至少一擦除栅极串。
14.一种用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法，其特征在于，该NAND快闪存储器单元包括包括串联连接的多个存储单元的存储单元串、分别耦接至该存储单元串的两端的源极/漏极区以及耦接于该存储单元串的一端与该源极/漏极区之间的至少一选择晶体管，其中该至少一选择晶体管具有一栅极，该用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法包括：
提供电压VSG，用以施加至该至少一选择晶体管的该栅极；
提供电压VS/D，用以施加至该些源极/漏极区；
在擦除时将满足不等式“VSG≤VS/D”的该电压VSG施加至该至少一选择晶体管的该栅极。
15.一种用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法，其特征在于，该NAND快闪存储器单元包括包括串联连接的多个存储单元的存储单元串、分别耦接至该存储单元串的两端的源极/漏极区以及耦接于该存储单元串的一端与该源极/漏极区之间的至少一选择晶体管，其中该些存储单元与该至少一选择晶体管中的每一个都具有电荷捕捉层，以及
其中在擦除操作中，将电压VCG施加至该些存储单元的栅极与该至少一选择晶体管的栅极，且将正向高于电压VCG的电压VS/D施加至该些源极/漏极区，
所述用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法包括在擦除操作之后，
a)判定该选择晶体管的起始电压是否在可容许范围中；以及
b)若该选择晶体管的起始电压在该可容许范围之外，将该选择晶体管再编程以及回到步骤a)，或者若该选择晶体管的起始电压在该可容许范围中则结束。
16.根据权利要求15所述的用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法，其特征在于，将该选择晶体管再编程包括将电子注入该选择晶体管的该电荷捕捉层中。
17.根据权利要求15所述的用于减少经受擦除的NAND快闪存储器单元的至少一选择晶体管的起始电压偏移的方法，其中该可容许范围高于αV，其中α>0。
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