JP2016015193A - Ｎａｎｄフラッシュメモリユニットの動作方法 - Google Patents

Abstract

【課題】消去対象のＮＡＮＤ不揮発性メモリの選択トランジスタのＶｔシフトを低減する。
【解決手段】直列に接続するメモリセルの列、当該メモリセルの列の両端部に連結するＳ／Ｄ領域、および前記メモリセルの列の端部およびＳ／Ｄ領域の間に連結する選択トランジスタを含み、前記メモリセルの各々および前記選択トランジスタが電荷トラッピング層を有する、消去対象のＮＡＮＤフラッシュメモリユニットの選択トランジスタのＶｔシフトを低減する方法である。消去動作５１０後、前記選択トランジスタの閾値電圧（Ｖｔ）が許容範囲内であるかどうかを測定するステップ５２０と、前記選択トランジスタの前記Ｖｔが前記許容範囲外の場合５２０Ｎｏは、前記選択トランジスタを再プログラム５３０しステップ５２０に戻り、前記選択トランジスタの前記Ｖｔが前記許容範囲内の場合５２０Ｙｅｓは、当該方法を終了するステップとを含む。
【選択図】図５

Description

本発明は不揮発性メモリとその動作に関するもので、より詳細には消去対象のＮＡＮＤフラッシュメモリの選択トランジスタのＶｔシフトの低減を可能にさせるＮＡＮＤフラッシュメモリのユニット又は３Ｄ配列の新しい構造、そのＮＡＮＤフラッシュメモリユニット又は３Ｄ配列に適用される消去方法、さらに一般的なＮＡＮＤフラッシュメモリに適用されるＶｔシフトを低減する方法に関するものである。

ＮＡＮＤ構成は記憶密度を増加させるために不揮発性メモリ（ＮＶＭ）装置の設計において広く使用されている。ＮＡＮＤフラッシュメモリユニットは直列に接続するメモリセルの列と、メモリセルの列の端部とＳ／Ｄ領域の間を結合した選択トランジスタを含む。それらのセルがトラッピングタイプのセルである、すなわち各セルが電荷トラッピング層を有している場合、選択トランジスタも電荷トラッピング層を有する。

セルのゲートと選択トランジスタのゲートに０Ｖを印加し、高い正電圧をＳ／Ｄ領域に印加することで、ＮＡＮＤフラッシュメモリは消去できる。消去中に選択トランジスタのゲートとチャンネル領域の間に高電圧の差が確立されるため、ホールが選択トランジスタのゲート下のトラッピング層に注入される、またはトラッピング層から電子が排出される。したがって、選択トランジスタの閾値電圧（Ｖｔ）がシフトされ、後のＮＡＮＤフラッシュメモリ動作に悪影響をおよぼした。

本発明は消去対象のＮＡＮＤ不揮発性メモリの選択トランジスタのＶｔシフトを低減することにある。

本発明の幾つかの実施形態には、選択トランジスタのＶｔシフトを低減するために、新しい消去方法と組み合わせて、新しいＮＡＮＤフラッシュメモリのユニットまたは３Ｄ配列の新しい構造が提供される。

本発明のその他の実施形態には、一般的なＮＡＮＤフラッシュメモリ構造が既知の発明と比較して変換が無い場合、選択トランジスタのＶｔシフトを低減させるための新しい動作方法が提供される。

詳細には、本発明には以下の項目が含まれる。

［１］、直列に接続するメモリセルの列と、メモリセルの列の二つの端部に結合する二つのソース／ドレイン（Ｓ／Ｄ）領域と、メモリセルの列を選択するための列の端部とＳ／Ｄ領域の間に結合する少なくとも一つの選択トランジスタと、少なくとも一つの選択トランジスタのＶｔシフトを低減するための少なくとも一つの選択トランジスタとＳ／Ｄ領域の間に結合する少なくとも一つの消去トランジスタと、を含むＮＡＮＤフラッシュメモリユニット。

［２］、少なくとも一つの選択トランジスタが列の二つの端部と各々に結合している第一選択トランジスタ及び第二選択トランジスタを含み、少なくとも一つの消去トランジスタが第一選択トランジスタ及び第二選択トランジスタ各々に結合する第一消去トランジスタ及び第二消去トランジスタを含む、［１］のＮＡＮＤフラッシュメモリユニット。

［３］、メモリセルの複数のゲートが第一電源に結合され、少なくとも一つの選択トランジスタのゲートが第二電源に結合され、少なくとも一つの消去トランジスタのゲートが第三電源に結合されており、第一電源、第二電源、及び第三電源がそれぞれ異なる、［１］又は［２］のＮＡＮＤフラッシュメモリユニット。

［４］、各メモリセル、少なくとも一つの選択トランジスタ、および少なくとも一つの消去トランジスタが電荷トラッピング層を有する、［１］−［３］いずれかのＮＡＮＤフラッシュメモリユニット。

［５］、電荷トラッピング層がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ）複合層を含む、［４］のＮＡＮＤフラッシュメモリユニット。

［６］、［４］または［５］のＮＡＮＤフラッシュメモリユニットを消去する方法であって、電圧Ｖ_ＣＧをメモリセルのゲートに印加するステップと、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤをＳ／Ｄ領域に印加するステップと、"Ｖ_ＳＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧを少なくとも一つの選択トランジスタに印加するステップと、"Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧを少なくとも一つの消去トランジスタのゲートに印加するステップとを含む、ＮＡＮＤフラッシュメモリユニットを消去する方法。

［７］、［４］又は［５］のＮＡＮＤフラッシュメモリユニットを消去する方法であって、少なくとも一つの選択トランジスタのゲートがフロートするステップと、電圧Ｖ_ＣＧをメモリセルのゲートに印加するステップと、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤをＳ／Ｄ領域に印加するステップと、"Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧを少なくとも一つの消去トランジスタのゲートに印加するステップとを含む、ＮＡＮＤフラッシュメモリユニットを消去する方法。

［８］、並列に配置される複数の線形スタックと、各線形スタックを覆う電荷トラッピング層と、線形スタックの間にクロスオーバーし伸びている複数の導電ラインと、線形スタックの間にクロスオーバーし伸びており、複数の導電ラインと隣り合わせる少なくとも一つの選択ラインと、線形スタックの間にクロスオーバーし伸びている少なくとも一つの選択ゲートラインと隣り合わせる少なくとも一つの消去ゲートラインとを含み；各線形スタックが交互に積み重なった複数の絶縁層及び複数のチャネル層を含み、各チャンネル層がその両端部に二つのＳ／Ｄ領域を有し；チャネル層、チャネル層の側の導電ラインの一部とチャネル層の側の電荷トラッピング層の一部がメモリセルの列を構成し；チャネル層、チャネル層の側の選択ラインの一部とチャネル層の側の電荷トラッピング層の一部が、ターゲットとなるメモリセルの列を選択するための選択トランジスタを構成し；少なくとも一つの選択ゲートラインが複数の導電ラインと少なくとも一つの消去ゲートラインにあり、少なくとも一つの消去ゲートラインが選択トランジスタの閾値電圧（Ｖｔ）シフトを低減するためである、３D ＮＡＮＤフラッシュメモリ配列。

［９］、少なくとも一つの選択ゲートラインが複数の導電ラインの両側に各々ある第一選択ゲートラインおよび第二選択ゲートラインを含み、少なくとも一つの消去ゲートラインが第一選択ゲートラインおよび第二選択ゲートラインに各々隣り合わせる第一消去ゲートライン及び第二消去ゲートラインを含む［８］の３Ｄ ＮＡＮＤフラッシュメモリ配列。

［１０］、電荷トラッピング層がＯＮＯ複合層を含む［８］又は［９］の３Ｄ ＮＡＮＤフラッシュメモリ配列。

［１１］、複数の導電ライン、少なくとも一つの選択ゲートラインおよび少なくとも一つの消去ゲートラインが各々異なる電圧源に結合する［８］−［１０］いずれかの３Ｄ ＮＡＮＤフラッシュメモリ配列。

［１２］、電圧Ｖ_ＣＧを導電ラインに印加するステップと、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤをＳ／Ｄ領域に印加するステップと、"Ｖ_ＳＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧを少なくとも一つの選択ゲートラインに印加するステップと、"Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧを少なくとも一つの消去ゲートラインに印加するステップとを含む［８］−［１１］いずれかの３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法。

［１３］、［８］−［１１］いずれかの３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法であって、少なくとも一つの選択ゲートラインがフロートするステップと、電圧Ｖ_ＣＧを導電ラインに印加することと、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤをＳ／Ｄ領域に印加するステップと、"Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧを少なくとも一つの消去ゲートラインに印加するステップとを含む３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法。

［１４］消去対象となるＮＡＮＤフラッシュメモリユニットの少なくとも一つの選択トランジスタの閾値電圧（Ｖｔ）シフトを低減する方法であって、ＮＡＮＤフラッシュメモリユニットが直列に接続するメモリセルの列、メモリセルの列の両端部に各々結合する二つのＳ／Ｄ領域、メモリセルの列の端部とＳ／Ｄ領域の間を結合すると少なくとも一つの選択トランジスタを含み、各メモリセルおよび少なくとも一つの選択トランジスタが電荷トラッピング層を有し、そして消去動作時に、電圧Ｖ_ＣＧがメモリセルのゲートに印加され、電圧Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄがソース／ドレイン領域に印加され、消去中に"Ｖ_ＳＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧを印加するステップ、を含む方法である。

［１５］、少なくとも一つの選択トランジスタがメモリセルの列の両端部に各々結合する第一選択トランジスタおよび第二トランジスタを含む、[１４]の方法。

［１６］、ＮＡＮＤフラッシュメモリが３Ｄ ＮＡＮＤフラッシュメモリ配列であり、３Ｄ ＮＡＮＤフラッシュメモリ配列が並列に配置された複数の線形スタックと、各線形スタックを覆う電荷トラッピング層と、線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと隣り合う少なくとも一つの選択ゲートラインとを含み、その中、各線形スタックが交互に重ねられた複数の絶縁層および複数のチャネル層を含み、各チャネル層が両端部に二つのＳ／Ｄ領域を有する、[１４]または[１５]の方法。

［１７］、少なくとも一つの選択ゲートラインが複数の導電ラインの両側に各々ある第一選択ゲートラインおよび第二選択ゲートラインを含む、[１６]の方法。

［１８］、消去対象のＮＡＮＤフラッシュメモリの少なくとも一つの選択トランジスタのＶｔシフトを低減する方法であって、ＮＡＮＤフラッシュメモリユニットが直列に接続するメモリセルの列、メモリセルの列の両端部に結合するＳ／Ｄ領域、およびメモリセルの列の端部およびＳ／Ｄ領域の間に結合する少なくとも一つの選択トランジスタを含み、各メモリセルおよびその少なくとも一つの選択トランジスタが電荷トラッピング層を有し、消去動作において、電圧Ｖ_ＣＧがメモリセルのゲートおよび少なくとも一つの選択トランジスタのゲートに印加され、そして電圧Ｖ_ＣＧよりも正に高い電圧Ｖ_Ｓ／Ｄがソース／ドレイン領域に印加され、消去動作後、ａ）選択トランジスタの閾値電圧（Ｖｔ）が許容範囲内であるかどうかを測定するステップと、ｂ）もし選択トランジスタのＶｔが許容範囲外であれば選択トランジスタを再プログラムし、ステップａ）に戻る、又は選択トランジスタのＶｔが許容範囲内であれば終了するステップとを含む、Ｖｔシフトを低減する方法。

［１９］、再プログラムが少なくとも一つの選択トランジスタの電荷トラッピング層に電子を注入するステップを含む、［１８］の方法。

［２０］、許容範囲がαＶ(α＞０)よりも高くなっている、[１８]または［１９］の方法。

［２１］、ＮＡＮＤフラッシュメモリユニットが３Ｄ ＮＡＮＤフラッシュメモリ配列にあり、３Ｄ ＮＡＮＤフラッシュメモリ配列が並列に配置された複数の線形スタックと、各線形スタックを覆う電荷トラッピング層と、線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、線形スタックの間をクロスオーバーし伸びている複数の導電ラインと隣り合わせる少なくとも一つの選択トランジスタとを含み、その中、各線形スタックが交互に重ねられた複数の絶縁層および複数のチャネル層を含み、各チャネル層が両端部に二つのＳ／Ｄ領域を有する、[１８]から［２０］いずれかの方法。

［２２］、少なくとも一つの選択ゲートラインが複数の導電ラインの両側に各々ある第一選択ゲートライン及び第二選択ゲートラインを含む、［２１］の方法。

本発明の上記にあるいずれの実施形態を適用することで、消去対象のＮＡＮＤフラッシュメモリユニットまたは配列の選択トランジスタのＶｔシフトは低減することが可能となる。このように、ＮＡＮＤフラッシュメモリの後の動作は悪影響を受けない。

本発明の前述および他のオブジェクト、特徴、および利点を分かりやすくするため、望ましい実施形態は図面と併せて以下に詳細に記載される。

本発明の第一実施形態に基づく３Ｄ ＮＡＮＤフラッシュメモリ配列の斜視図である。 ３Ｄ ＮＡＮＤフラッシュメモリ配列のＮＡＮＤフラッシュメモリユニットのＩ−Ｉ'の断面図である。

図１ＢにあるＮＡＮＤフラッシュメモリユニットの等価回路図であり、本案の第二および第三実施形態に基いたメモリユニット又は上記３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する二つの方法である。 図１ＢにあるＮＡＮＤフラッシュメモリユニットの等価回路図であり、本案の第二および第三実施形態に基いたメモリユニット又は上記３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する二つの方法である。

本発明の第四実施形態に基づいた、消去対象のＮＡＮＤフラッシュメモリユニットの少なくとも一つの選択トランジスタのＶｔシフト問題に対処する方法である。

本発明の第五実施形態に基づいた、消去対象のＮＡＮＤフラッシュメモリユニットの少なくとも一つの選択トランジスタのＶｔシフト問題に対処するもう一つの方法である。

本発明の第四または第五実施形態の方法が適用可能な上記３Ｄ ＮＡＮＤフラッシュメモリ配列の斜視図である。 上記３Ｄ ＮＡＮＤフラッシュメモリ配列のＮＡＮＤフラッシュメモリユニットのVI-VI'断面図である。

幾つかの専門用語は利便性のためだけに以下の記述に使用されており、本発明を制限するものではない。 本発明の実施形態は、詳細な説明さらに／または図式に掲示されているのを含め、ここに記述されている新しい機能のいずれか一つ、またはそれ以上の特徴を含む。 ここに使用されているように、「少なくとも一つ」、「一つ又は複数」、および「さらに／または」は動作において接続語および離接的接続詞の両方となる変更可能な表現である。 例えば、「Ａ、ＢおよびＣの少なくとも一つ」、「Ａ、ＢまたはＣの少なくとも一つ」、「Ａ、ＢおよびＣの一つまたは複数」、「Ａ、ＢまたはＣの一つまたは複数」、および「Ａ、Ｂおよび／またはＣ」の各々の表現は、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢの両方、ＡおよびＣの両方、ＢおよびＣの両方、またはＡ、ＢおよびＣの全て、を意味する。

図１Ａは本発明の第一実施形態に基づく三次元（３Ｄ）ＮＡＮＤフラッシュメモリ配列の斜視図であり、図１Ｂは３Ｄ ＮＡＮＤフラッシュメモリ配列のＮＡＮＤフラッシュメモリユニットのＩ−Ｉ'の断面図である。ここでは、四段階のメモリセルのみ開示してある。しかしながら、段階の数は多数にまで拡大することが可能である。

図１Ａおよび１Ｂを参照すると、３Ｄ ＮＡＮＤフラッシュメモリ配列は、絶縁体基板、半導体基板、又は金属基板であることができる、基板１００に基いて形成されている。 この絶縁体基板はクオーツまたはガラスを含むことができる。他の例示の実施形態において、基板１００は下層の半導体又は他の構造部材（図示せず）の上に配置されることができる。本発明の例示の実施形態において、３Ｄ ＮＡＮＤフラッシュメモリ配列は、並列に配列された複数の線形スタック１０４、電荷トラッピング層１１６、連続的に配置された複数の導電ライン１２０ａ、二つの選択ゲートライン１２０ｂ、二つの消去ゲートライン１２０ｃ、及び回路内の構成部品または構造を互いに絶縁し、かつライン１２０ａ、１２０ｂ、１２０ｃの間を埋めるための誘電体層１２４を含み、そのなか、各スタック１０４が交互に積み重ねられた絶縁層１０８およびチャネル層１１２を含む。誘電体層１２４が図１Ａに図示されていないため、ライン１２０ａ、１２０ｂ、および１２０ｃと線形スタック１０４間の関係はより明確に図示され、この例示の実施形態において、基板１００はフラッシュメモリ配列のプログラムまたは消去に必要となる電気的な特徴をサポートしていない。

この例示の実施形態において、チャネル層１１２はビット線として構成されており、導電ライン１２０ａはワード線として作用することができ、消去ゲートライン１２０ｃは複数の線形スタック１０４上に共形に配置され、複数の導電ラインは複数の線形ストック１０４と共形する下表面を有し、複数の線形ストック１０４によって定義された溝を埋めている。

図１Ｂに開示されているように、各チャネル層１１２は両端部に二つのソース／ドレイン（Ｓ／D）領域１１２ａおよび１１２ｂを、二つのＳ／Ｄ領域１１２ａおよび１１２ｂの間にセルチャネル領域１１２ｃを有する。絶縁層１０８の材料は二酸化ケイ素でよい。チャネル層１１２は二つのＳ／Ｄ領域１１２aおよび１１２ｂが形成される前にドープポリシリコン又は非ドープポリシリコンを含むことができる。この例示の実施形態において、チャネル層１１２は二つのＳ／Ｄ領域１１２aおよび１１２ｂが形成される前にｐ型半導体材料を含むことが可能である。導電ライン１２０ａは導電型（例えばｐ^＋型）が同様または異なる半導体材料を含むことが可能である。例えば、チャネル層１１２はｐ型ポリシリコンまたはｐ型エピタキシャル単結晶シリコンを原料とすることが可能であるが、導電ライン１２０ａは比較的大量のドープｐ型ポリシリコンを原料とすることが可能である。

また、チャネル層１１２はｎ型半導体材料を含むことが可能である。導電ライン１２０ａは導電型（例えばｐ型）が同様または異なる半導体材料となることが可能である。このｎ型ストリップ配置は埋め込みチャネル、デプレッションモード電荷トラッピングメモリセルと成る。例えば、チャネル層１１２はｎ型ポリシリコンまたはｎ型エピタキシャル単結晶シリコンを原料とすることが可能であるが、導電ライン１２０ａは比較的大量のドープｐ型ポリシリコンを原料とすることが可能である。

別の例示の実施形態において、各チャネル層１１２はさらにライン１２０ａ、１２０ｂおよび１２０ｃ間にドープ領域を有することが出来る。この例示の実施形態において、電荷トラッピング層１１６は複数の線形スタック１０４を覆い、別の実施形態においては、少なくとも線形スタック１０４のサイドウォールにあり、二つの酸化シリコン層１０および１４、さらにその間のシリコン窒化物（ＳｉＮ）層１２を含むＯＮＯ複合層となることが可能である。その結果、ＮＡＮＤフラッシュ配列で構成される３Ｄ配列のＳＯＮＯＳ型メモリセルが形成される。チャネル層１１２に、ソース領域、ドレイン領域、およびチャネル領域が形成され、ゲートは導電ライン１２０ａの材料物質を含む。別の例示の実施形態において、電荷トラッピング層１１６はON-high-Kまたはオキシド−ニトリド−オキシド−ニトリド−オキシド（ＯＮＯＮＯ）複合層となることが可能で、「Ｋ」は誘電率を意味する。本発明の別の例示の実施形態において、ＮＡＮＤフラッシュメモリはメタル−オキシド−ニトリド−オキシド−シリコン（ＭＯＮＯＳ）タイプまたはタンタル−酸化アルミニウム−ニトリド−オキシド−シリコン（ＴＡＮＯＳ）タイプフラッシュメモリであることが可能である。

導電ライン１２０ａ、選択ゲートライン１２０ｂおよび消去ゲートライン１２０ｃは全て同様の導電層から定義され、導電層はドープポリシリコン又はメタルを含むことが出来る。導電ライン１２０ａ、選択ゲートライン１２０ｂおよび消去ゲートライン１２０ｃの各々は線形スタック１０４間をクロスオーバーし伸びており、電荷トラッピング層１１６によって線形スタック１０４から隔たれている。導電ライン１２０ａは互いに隣り合って配置されている。二つの選択ゲートライン１２０ｂの中には、一つは複数の導電ライン１２０ａの一側に配備され、もう一つは同様の複数の導電ライン１２０ａのもう一側に配備される。二つの消去ゲートライン１２０ｃの中には、一つは二つの選択ゲートライン１２０ｂの一つに隣り合わせて配備され、もう一つは選択ゲートライン１２０ｂのもう一方に隣り合わせて配備される。各選択ゲートライン１２０ｂは複数の導電ライン１２０ａおよび消去ゲートライン１２０ｃの間にある。

誘電体層１２４はSiO₂を含むことができる。また、選択ゲートライン１２０ｂおよび隣り合わせる消去ゲートライン１２０ｃ間の距離が十分にあるため、それらの電圧差によって起こる電界はそれらの間の誘電体層１２４の破壊 (breakdown)電界よりも低い。この例示の実施形態によると、複数の導電ライン１２０ａ、選択ゲートライン１２０ｂおよび消去ゲートライン１２０ｃは各々異なる電圧源（示せず）に結合する。

再度図１Ｂにおいて、３つの隣り合う線形スタック１０４内２つ毎の間にセルゲートとする導電ライン１２０ａの一部、電荷トラッピング層１１６の対応する一部、及びチャネル層１１２の対応する一部がメモリセル２０を構成する。詳細には、この例示の実施形態において、メモリセル２０は一つの導電ライン１２０ａおよび一つのチャネル層１１２の交点において形成されることが出来る。三つおきに二つの隣り合う線形スタック１０４間に選択ゲートとする選択ゲートライン１２０ｂの一部、電荷トラッピング層１１６の対応する一部、及びチャネル層１１２の対応する一部が、対応するメモリセルの列を選択するため、または配列にある隆線形のスタックに沿った列を選択するための選択トランジスタ２２を構成する。三つおきに二つの隣り合う線形スタック１０４間に消去ゲートとする消去ゲートライン１２０ｃの一部、電荷トラッピング層１１６の対応する一部、及びチャネル層１１２の対応する一部が、選択トランジスタ２２の閾値電圧シフト（Ｖｔ-シフト）を低減するための電子正孔対を発生させるための消去トランジスタ２４を構成する。

図２−３は図１ＢにあるＮＡＮＤフラッシュメモリユニットの等価回路図であり、本発明の第二および第三実施形態に基いたメモリユニット又は３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する二つの方法である。この例示の実施形態において、メモリセル２０の複数のゲートは第一電源（示せず）と結合しており、選択トランジスタ２２のゲートは第二電源（示せず）と結合し、消去トランジスタ２４のゲートは第三電源（示せず）と結合している。第一電源、第二電源、そして第三電源は互いに異なる。

図２において、第一消去トランジスタ２４、第一選択トランジスタ２２、メモリセル２０、第二選択トランジスタ２２および第二消去トランジスタ２４は順に直列に接続している。本発明の第二実施形態の消去動作において、電圧Ｖ_ＣＧが各セルゲート１２０ａに印加され、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域に印加され、"Ｖ_ＳＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧが各選択ゲート１２０ｃに印加され、"Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧが各消去ゲートに印加される。本発明の他の例示の実施形態において、"０Ｖ≦Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧが各消去トランジスタ２４のゲート１２０ｃに印加される。

従って、図１A、1Ｂに開示された３Ｄ ＮＡＮＤフラッシュメモリ配列全体の対応する消去において、電圧Ｖ_ＣＧが各導電ライン１２０ａに印加され、電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域１１２ａおよび１１２ｂに印加され、電圧Ｖ_ＳＧが各選択ゲートライン１２０ｂに印加され、電圧Ｖ_ＥＧが消去ゲートライン１２０ｃに印加される。

この例示の第二実施形態において、Ｖ_ＣＧ＝０Ｖ、Ｖ_Ｓ／Ｄは約２０Ｖ、Ｖ_ＳＧは１０Ｖから２０Ｖの範囲、そしてＶ_ＥＧは０Ｖから１６Ｖの範囲である。

この実施形態において、消去トランジスタはＳ／Ｄ領域及び選択ゲート間に挿入されているため、電子正孔対は消去トランジスタのチャネル領域の端部で発生する。発生した正孔はチャネル層１１２内で蓄積されるため、チャネル層１１２の電位は高くなる。従って、選択トランジスタのＶｔシフトは低減され、ＮＡＮＤフラッシュメモリの後に続く動作は悪影響を受けない。

図３において、本発明の第三実施形態の消去動作では、各選択ゲート１２０ｂはフロートされ、電圧Ｖ_ＣＧが各セルゲート１２０ａに印加され、Ｖ_ＣＧより正に高い電圧Ｖ_ＣＧがＳ／Ｄ領域に印加され、そして"Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧが各消去ゲート１２０ｃに印加される。本発明の別の例示の実施形態においては、"０Ｖ≦Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＥＧが各消去トランジスタ２４のゲート１２０ｃに印加される。

従って、図１A／Ｂに開示された３Ｄ ＮＡＮＤフラッシュメモリ配列全体の対応する消去において、各選択ゲートライン１２０ｂがフロートされ (Floating)、電圧Ｖ_ＣＧが各導電ライン１２０ａに印加され、電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域１１２ａおよび１１２ｂに印加され、電圧Ｖ_ＥＧが各消去ゲートライン１２０ｃに印加される。

この例示の第三実施形態において、Ｖ_ＣＧ＝０Ｖ、Ｖ_Ｓ／Ｄは約２０Ｖ、Ｖ_ＳＧは１０Ｖから２０Ｖの範囲、そしてＶ_ＥＧは０Ｖから１６Ｖの範囲である。

この実施形態において、消去トランジスタはＳ／Ｄ領域及び選択ゲート間に挿入されているため、電子正孔対は消去トランジスタのチャネル領域の端部で発生する。発生した正孔はチャネル層１１２内で蓄積されるため、チャネル層１１２の電位は高くなる。 従って、選択トランジスタのＶｔシフトは低減され、ＮＡＮＤフラッシュメモリの後に続く動作は悪影響を受けない。

また、消去ゲートを有する本発明の新しいＮＡＮＤフラッシュメモリユニットに適用する上記の第二または第三実施形態の消去動作において、選択していないブロックの消去ゲートを含む全てのゲートがフロートすることが可能になる。

反対に、新しいＮＡＮＤフラッシュメモリユニットのプログラミングまたは読取りにおいて、選択していないブロックの全ての消去ゲートをフロートさせ、選択ブロックの全ての消去ゲートに正の電圧を適用することは可能であるが、選択していないブロックおよび選択ブロックにあるセルゲートと選択ゲートに印加される電圧は、先行技術において適用されているのと同様である。

図４は本発明の第四実施形態に基づいた、消去対象のＮＡＮＤフラッシュメモリユニットの少なくとも一つの選択トランジスタのＶｔシフト問題に対処する方法である。この方法は消去トランジスタを装備しない一般的なＮＡＮＤフラッシュメモリユニット構造に適応される。

図４において、一般的なＮＡＮＤフラッシュメモリユニット構造は消去トランジスタが欠けている点において、図２または図３に開示されているのと異なる。この実施形態の消去動作において、電圧Ｖ_ＣＧはメモリセル４０のゲートに印加され、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域に印加され、そして"０Ｖ＜Ｖ_ＳＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧが選択レジスタ４２のゲートに印加される。

この実施形態において、各選択レジスタ４２のゲートは"０Ｖ＜Ｖ_ＳＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧに適応されるため、電子正孔対は選択トランジスタ４２のチャネル領域の端部で発生する。発生した正孔はチャネル層内で蓄積されるため、チャネル層の電位は高くなる。選択ゲート電圧は０Ｖより高いため、選択ゲートのＶｔシフトを低減することが可能になる。これにより、ＮＡＮＤフラッシュメモリの後に続く動作は悪影響を受けない。

図５は本発明の第五実施形態に基づいた、消去対象の一般的なＮＡＮＤフラッシュメモリユニット構造（図４）の少なくとも一つの選択トランジスタのＶｔシフト問題に対処するもう一つの方法である。これは電圧Ｖ_ＣＧがメモリセルのゲートおよび少なくとも一つの選択トランジスタのゲートに印加され、電圧Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域に印加される一般的な消去動作後に適応される方法である。

図５において、消去動作５１０後、選択トランジスタのＶｔが許容範囲以内であるかどうかが測定される（ステップ５２０）。もし選択トランジスタのＶｔが許容範囲外であると測定されると、選択トランジスタは再プログラム（ステップ５３０）され、動作がステップ５２０に戻る。もしＶｔが許容範囲内であると測定されると、動作は終了となる。

実施形態において、許容範囲はαＶ（α＞０）より高く、再プログラムは少なくとも一つの選択トランジスタの電荷トラッピング層に電子が注入されることを含むことがある。

本発明の上記第五実施形態の方法によって、消去することが原因となる選択トランジスタのＶｔシフトが取り除かれるため、ＮＡＮＤフラッシュメモリの後に続く動作には悪影響を受けない。

本発明の上記第四および第五実施形態の方法は、図６Ａに斜視図が開示されている一般的な３Ｄ ＮＡＮＤフラッシュメモリ配列など、様々な一般的なＮＡＮＤフラッシュメモリ構造に適応されることが可能である。図６Ｂは図６Ａに開示された一般的な３ＤＮＡＮＤフラッシュメモリ配列にあるＮＡＮＤフラッシュメモリユニットのＶＩ−ＶＩ'断面図である。

図６Ａおよび６Ｂにおいて、一般的な３Ｄ ＮＡＮＤフラッシュメモリ配列は、基板６００、線形スタック６０４、線形スタック６０４にある絶縁層６０８およびチャネル層６１２（各々が二つのＳ／Ｄ領域６１２ａと６１２ｂの間にあるセルチャネル領域６１２ｃを含む）、電荷トラッピング層６１６、導電ライン６２０ａ、選択ゲートライン６２０ｂ、誘電体層６２４、メモリセル６０及び選択トランジスタ６２は第一実施形態にあるそれらの類似物１００、１０４、１０８、１１２、１１６、１２０ａ、２０および２２と類似しているが、消去ゲートライン及び消去トランジスタが欠けている点において、本発明の第一実施形態のものとは異なる。

本発明の第四実施形態の方法が一般的な３Ｄ ＮＡＮＤフラッシュメモリ配列に適応される時、電圧Ｖ_ＣＧが導電ライン６２０ａまたはメモリセル６０のゲートに印加され、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／ＤがＳ／Ｄ領域６１２aおよび６１２ｂに印加され、そして"０Ｖ＜Ｖ_ＳＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧Ｖ_ＳＧが選択ゲートライン６２０ｂまたは選択トランジスタ６２のゲートに印加される。

本発明の上記いずれかの実施形態を適応することによって、消去対象となるＮＡＤＮフラッシュメモリユニットまたは配列の選択レジスタのＶｔシフトを低減することが可能となる。このように、ＮＡＮＤフラッシュメモリの後の動作には悪影響を受けない。

本発明の上記第二から第五実施形態の方法も、ＢｉＣＳおよび基板接点の無い他の種類のＮＡＮＤフラッシュメモリなど、セミコンダクタ−オン−インシュレータ（ＳＯＩ）基板、垂直チャネル３Ｄ ＮＡＮＤフラッシュメモリに電子を蓄積するために、誘電体電荷トラッピング構造にあるＳｉＮまたは他の要素の使用によって、電荷蓄積層を有するＮＡＮＤフラッシュメモリに適応されることが可能である。

本発明の新しいＮＡＮＤフラッシュメモリユニットまたは配列構造は、本発明の新しい動作方法と組み合わせることで、様々な不揮発性メモリ（ＮＶＭ）装置に適応されることが可能である。本発明の他の新しいＮＶＭ動作方法は、従来のＮＡＮＤフラッシュメモリユニットまたは配列に適応されることが可能である。

本発明は上記の好ましい実施形態において開示されているが、それに限定されるものではない。当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

１０、１４：酸化シリコン層；１２：シリコン窒化物（ＳｉＮ）層；２０、４０、６０：メモリセル；２２、４２、６２：選択トランジスタ；２４：消去トランジスタ；１００、６００：基板；１０４、６０４：線形スタック；１０８、６０８：絶縁層；１１２、６１２：電荷トラッピング層；１２０ａ、６２０ａ：導電ライン；１２０ｂ、６２０ｂ：選択ゲートライン；１２０ｃ：消去ゲートライン；１２４、６２４：誘電体層；５１２−５３０：ステップ。

Claims (22)

1. 直列に接続するメモリセルの列と、
   前記メモリセルの列の二つの端部に結合する二つのソース／ドレイン（Ｓ／Ｄ）領域と、
   前記メモリセルの列を選択するための前記列の端部と前記Ｓ／Ｄ領域の間に結合する少なくとも一つの選択トランジスタと、
   前記少なくとも一つの選択トランジスタの閾値電圧（Ｖｔ）シフトを低減するための前記少なくとも一つの選択トランジスタと前記Ｓ／Ｄ領域の間に結合する少なくとも一つの消去トランジスタと
   を含むＮＡＮＤフラッシュメモリユニット。
2. 前記少なくとも一つの選択トランジスタが前記列の一方の端部と結合している第一選択トランジスタおよび前記列の他方の端部と結合している第二選択トランジスタを含み、前記少なくとも一つの消去トランジスタが前記第一選択トランジスタに結合する第一消去トランジスタ及び前記第二選択トランジスタに結合する第二消去トランジスタを含む、請求項１に記載のＮＡＮＤフラッシュメモリユニット。
3. 前記メモリセルの複数のゲートが第一電源に結合され、前記少なくとも一つの選択トランジスタのゲートが第二電源に結合され、前記少なくとも一つの消去トランジスタのゲートが第三電源に結合されており、前記第一電源、前記第二電源、及び前記第三電源がそれぞれ異なる、請求項１または２に記載のＮＡＮＤフラッシュメモリユニット。
4. 前記メモリセルの各々、前記少なくとも一つの選択トランジスタ、および前記少なくとも一つの消去トランジスタが電荷トラッピング層を有する、請求項１から３のいずれか１項に記載のＮＡＮＤフラッシュメモリユニット。
5. 前記電荷トラッピング層がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ）複合層を含む、請求項４に記載のＮＡＮＤフラッシュメモリユニット。
6. 請求項４または５に記載のＮＡＮＤフラッシュメモリユニットを消去する方法であって、
   電圧Ｖ_ＣＧを前記メモリセルのゲートに印加するステップと、
   Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄを前記Ｓ／Ｄ領域に印加するステップと、"Ｖ_ＳＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_SGを前記少なくとも一つの選択トランジスタに印加するステップと、
   "Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_EGを前記少なくとも一つの消去トランジスタのゲートに印加するステップと
   を含む、ＮＡＮＤフラッシュメモリユニットを消去する方法。
7. 請求項４または５に記載のＮＡＮＤフラッシュメモリユニットを消去する方法であって、
   前記少なくとも一つの選択トランジスタのゲートがフロートするステップと、
   電圧Ｖ_ＣＧを前記メモリセルのゲートに印加するステップと、
   Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄを前記Ｓ／Ｄ領域に印加するステップと、
   "Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_EGを前記少なくとも一つの消去トランジスタのゲートに印加するステップと
   を含む、ＮＡＮＤフラッシュメモリユニットを消去する方法。
8. 並列に配置される複数の線形スタックと、
   前記複数の線形スタックの各々を覆う電荷トラッピング層と、
   前記線形スタックの間にクロスオーバーし伸びている複数の導電ラインと、
   前記線形スタックの間にクロスオーバーし伸びており、前記複数の導電ラインと隣り合わせる少なくとも一つの選択ゲートラインと、
   前記線形スタックの間にクロスオーバーし伸びている前記少なくとも一つの選択ゲートラインと隣り合わせる少なくとも一つの消去ゲートラインと
   を含み、
   前記複数の線形スタックの各々が交互に積み重なった複数の絶縁層及び複数のチャネル層を含み、前記複数のチャネル層の各々がその両端部に二つのＳ／Ｄ領域を有し、
   チャネル層、当該チャネル層の側の前記導電ラインの一部及び当該チャネル層の側の前記電荷トラッピング層の一部がメモリセルの列を構成し、
   チャネル層、当該チャネル層の側の前記選択ゲートラインの一部、及び当該チャネル層の側の前記電荷トラッピング層の一部が、ターゲットとなるメモリセルの列を選択するための選択トランジスタを構成し、
   前記少なくとも一つの選択ゲートラインが前記複数の導電ラインと前記少なくとも一つの消去ゲートラインにあり、前記少なくとも一つの消去ゲートラインが前記選択トランジスタの閾値電圧（Ｖｔ）シフトを低減するためである、３Ｄ ＮＡＮＤフラッシュメモリ配列。
9. 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートラインおよび前記複数の導電ラインの他方側にある第二選択ゲートラインを含み、前記少なくとも一つの消去ゲートラインが前記第一選択ゲートラインに隣り合わせる第一消去ゲートライン及び前記第二選択ゲートラインに隣り合わせる第二消去ゲートラインを含む、請求項８に記載の３Ｄ ＮＡＮＤフラッシュメモリ配列。
10. 前記電荷トラッピング層がＯＮＯ複合層を含む、請求項８または９に記載の３Ｄ ＮＡＮＤフラッシュメモリ配列。
11. 前記複数の導電ライン、前記少なくとも一つの選択ゲートラインおよび前記少なくとも一つの消去ゲートラインが各々異なる電圧源に結合する、請求項８から１０のいずれか１項に記載の３Ｄ ＮＡＮＤフラッシュメモリ配列。
12. 請求項８から１１のいずれか１項に記載の３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法であって、
    電圧Ｖ_ＣＧを前記導電ラインに印加するステップと、
    Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄを前記Ｓ／Ｄ領域に印加するステップと、
    "Ｖ_ＳＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_SGを前記少なくとも一つの選択ゲートラインに印加するステップと、
    "Ｖ_ＥＧ＜Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_EGを前記少なくとも一つの消去ゲートラインに印加するステップと
    を含む３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法。
13. 請求項８から１１のいずれか１項に記載の３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法であって、
    前記少なくとも一つの選択ゲートラインがフロートするステップと、
    電圧Ｖ_ＣＧを前記導電ラインに印加するステップと、Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄを前記Ｓ／Ｄ領域に印加するステップと、
    "Ｖ_ＥＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_EGを前記少なくとも一つの消去ゲートラインに印加するステップと
    を含む３Ｄ ＮＡＮＤフラッシュメモリ配列を消去する方法。
14. 直列に接続するメモリセルの列と、当該メモリセルの列の両端部に各々結合する二つのＳ／Ｄ領域と、前記メモリセルの列の端部とＳ／Ｄ領域の間を結合する少なくとも一つの選択トランジスタとを含み、前記メモリセルの各々および前記少なくとも一つの選択トランジスタが電荷トラッピング層を有する、消去対象となるＮＡＮＤフラッシュメモリユニットの前記少なくとも一つの選択トランジスタの閾値電圧（Ｖｔ）シフトを低減する方法であって、
    消去動作時に、電圧Ｖ_ＣＧが前記メモリセルのゲートに印加され、電圧Ｖ_ＣＧより正に高い電圧Ｖ_Ｓ／Ｄがソース／ドレイン領域に印加され、
    消去中に"Ｖ_ＳＧ≦Ｖ_Ｓ／Ｄ"の不等式を満たす電圧V_SGを前記少なくとも一つの選択トランジスタのゲートに印加するステップを含む方法。
15. 前記少なくとも一つの選択トランジスタが前記メモリセルの列の一方の端部に結合する第一選択トランジスタおよび前記メモリセルの列の他方の端部に結合する第二トランジスタを含む、請求項１４に記載の方法。
16. 前記ＮＡＮＤフラッシュメモリユニットが３Ｄ ＮＡＮＤフラッシュメモリ配列であり、かつ前記３Ｄ ＮＡＮＤフラッシュメモリ配列が
    並列に配置された複数の線形スタックと、
    前記複数の線形スタックの各々を覆う電荷トラッピング層と、
    前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、
    前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと隣り合う少なくとも一つの選択ゲートラインとを含み、
    前記複数の線形スタックの各々が交互に重ねられた複数の絶縁層および複数のチャネル層を含み、前記複数のチャネル層の各々が両端部に二つのＳ／Ｄ領域を有する請求項１４または１５に記載の方法。
17. 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートラインおよび前記複数の導電ラインの他方側にある第二選択ゲートラインを含む、請求項１６に記載の方法。
18. 直列に接続するメモリセルの列、当該メモリセルの列の両端部に結合するＳ／Ｄ領域、および前記メモリセルの列の端部およびＳ／Ｄ領域の間に結合する少なくとも一つの選択トランジスタを含み、前記メモリセルの各々および前記少なくとも一つの選択トランジスタが電荷トラッピング層を有する、消去対象のＮＡＮＤフラッシュメモリユニットの少なくとも一つの選択トランジスタのＶｔシフトを低減する方法であって、
    消去動作において、電圧Ｖ_ＣＧが前記メモリセルのゲートおよび前記少なくとも一つの選択トランジスタのゲートに印加され、そして前記電圧Ｖ_ＣＧよりも正に高い電圧Ｖ_Ｓ／Ｄがソース／ドレイン領域に印加され、
    前記消去動作後、
    ａ）前記選択トランジスタの閾値電圧（Ｖｔ）が許容範囲内であるかどうかを測定するステップと、
    ｂ）前記選択トランジスタの前記Ｖｔが前記許容範囲外の場合は前記選択トランジスタを再プログラムし前記ステップａ）に戻り、前記選択トランジスタの前記Ｖｔが前記許容範囲内の場合は当該方法を終了するステップと
    を含む、Ｖｔシフトを低減する方法。
19. 前記再プログラムが前記少なくとも一つの選択トランジスタの前記電荷トラッピング層に電子を注入するステップを含む、請求項１８に記載の方法。
20. 前記許容範囲がαＶ (α＞０)よりも高い、請求項１８または１９に記載の方法。
21. 前記ＮＡＮＤフラッシュメモリユニットが３Ｄ ＮＡＮＤフラッシュメモリ配列にあり、かつ前記３Ｄ ＮＡＮＤフラッシュメモリ配列が
    並列に配置された複数の線形スタックと、
    前記複数の線形スタックの各々を覆う電荷トラッピング層と、
    前記線形スタックの間をクロスオーバーし伸びている複数の導電ラインと、
    前記線形スタックの間をクロスオーバーし伸びている前記複数の導電ラインと隣り合わせる少なくとも一つの選択トランジスタと
    を含み、
    前記複数の線形スタックの各々が交互に重ねられた複数の絶縁層および複数のチャネル層を含み、前記複数のチャネル層の各々が両端部に二つのＳ／Ｄ領域を有する、請求項１８から２０のいずれか１項に記載の方法。
22. 前記少なくとも一つの選択ゲートラインが前記複数の導電ラインの一方側にある第一選択ゲートライン及び前記複数の導電ラインの他方側にある第二選択ゲートラインを含む、請求項２１に記載の方法。

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