TWI495048B - Ｎａｎｄ快閃記憶體單元、ｎａｎｄ快閃記憶體陣列及其操作方法 - Google Patents
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Description
本發明是有關於一種非揮發性記憶體及其操作方法，且特別是有關於一種可以減少經受抹除的NAND快閃記憶體的選擇電晶體的起始電壓偏移(Vt-shift)的NAND快閃記憶體單元或3D陣列的新結構、用於NAND快閃記憶體單元或3D陣列的抹除方法以及用於一般的(referenced)NAND快閃記憶體的用以減少起始電壓偏移的方法。
NAND結構被廣泛用於非揮發性記憶體裝置的設計中，以增加儲存密度。NAND快閃記憶體單元通常包括串聯連接的記憶胞的串列以及耦接於記憶胞的串列的一端與源極/汲極區之間的選擇電晶體。當記憶胞為捕獲型(trapping-type)記憶胞時(即每一個記憶胞具有電荷捕捉層)，選擇電晶體亦具有電荷捕捉層。
NAND快閃記憶體可藉由施加0 V至記憶胞閘極與選擇電晶體的閘極以及施加高的正電壓至源極/汲極區來進行抹除。對於在抹除時建立在選擇電晶體的閘極與通道區之間的高電壓差，電洞被注入或電子被拉出選擇電晶體的閘極下方的捕捉層，因此選擇電晶體的起始電壓(Vt)產生偏移而不利地影響NAND快閃記憶體的後續操作。
本發明的目的在於減少經受抹除的NAND非揮發性記憶體的選擇電晶體的起始電壓偏移。
在本發明的一些實施例中，提供NAND快閃記憶體單元或3D陣列的新結構以及抹除方法，以減少選擇電晶體的起始電壓偏移。
在本發明的其他實施例中，當一般的NAND快閃記憶體結構未改變時，提供操作方法，以減少選擇電晶體的起始電壓偏移。
本發明的NAND快閃記憶體單元包括串聯連接的記憶胞的串列、耦接至串列的二端的源極/汲極區、耦接於串列的一端與源極/汲極區之間的至少一個選擇電晶體以及耦接於所述至少一個選擇電晶體與源極/汲極區之間的至少一個抹除電晶體(erase transistor)。選擇電晶體用以選擇記憶胞的串列。抹除電晶體用以減少選擇電晶體的起始電壓偏移。
在一些實施例中，記憶胞、至少一個選擇電晶體與至少一個抹除電晶體皆分別具有電荷捕捉層。在用於抹除本發明的上述NAND快閃記憶體單元的方法的實施例中，將電壓VCG
施加至記憶胞的閘極，將大於(positively higher)電壓VCG
的電壓VS/D
施加至源極/汲極區，將滿足不等式“VSG
<VS/D
”的電壓VSG
施加至所述至少一個選擇電晶體的閘極，以及將滿足不等式“VEG
<VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。在本發明的另一個示例性實
施例中，將滿足不等式“0VVEG
<VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。在另一個示例性實施例中，所述至少一個選擇電晶體的閘極為浮置(floated)，且將電壓VCG
施加至記憶胞的閘極，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，以及將滿足不等式“VEG VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。在本發明的另一個示例性實施例中，將滿足不等式“0VVEG VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。
本發明的3D NAND快閃記憶體陣列包括多個線形堆疊(linear stack)、電荷捕捉層、多個導線、至少一個選擇閘極串以及至少一個抹除閘極串。這些線形堆疊彼此平行配置，每一者包括交替堆疊的絕緣層與通道層，其中每一通道層具有位於其二個末端部分的二個源極/汲極區。電荷捕捉層覆蓋每一線形堆疊。導線跨越線形堆疊且延伸進入線形堆疊之間，其中導線位於通道層旁的部分、通道層以及電荷捕捉層位於通道層旁的部分構成記憶胞的串列。所述至少一個選擇閘極串配置於鄰近所述多個導線，跨越線形堆疊且延伸進入線形堆疊之間，其中所述至少一個選擇閘極串位於通道層旁的部分、通道層以及電荷捕捉層位於通道層旁的部分構成選擇電晶體，其用於選擇記憶胞的目標串列(target string)。所述至少一個抹除閘極串配置於鄰近所述至少一個選擇閘極串，跨越線形堆疊且延伸進入線形堆疊之間，其中所述至少一個選擇閘極串位於所述多個
導線與所述至少一個抹除閘極串之間，且所述至少一個抹除閘極串用以減少選擇電晶體的起始電壓偏移。
在用於抹除本發明的上述3D NAND快閃記憶體陣列的方法的示例性實施例中，將電壓VCG
施加至導線，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，將滿足不等式“VSG
<VS/D
”的電壓VSG
施加至所述至少一個選擇閘極串，以及將滿足不等式“VEG
<VS/D
”的電壓VEG
施加至所述至少一個抹除閘極串。在另一示例性實施例中，將滿足不等式“0VVEG
<VS/D
”的電壓VEG
施加至所述至少一個抹除閘極串。在另一示例性實施例中，所述至少一個選擇閘極串為浮置，且將電壓VCG
施加至導線，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，以及將滿足不等式“VEG VS/D
”的電壓VEG
施加至所述至少一個抹除閘極串。在另一示例性實施例中，將滿足不等式“0VVEG VS/D
”的電壓VEG
施加所述至少一個抹除閘極串。
本發明的施加至一般的NAND快閃記憶體單元結構的操作方法還包括在抹除時將電壓VCG
施加至記憶胞的閘極以及將大於電壓VCG
的電壓VS/D
施加至源極/汲極區。
本發明的操作方法的實施例還包括在抹除時將滿足不等式“VSG VS/D
”的電壓VSG
施加至所述至少一個選擇電晶體的閘極，以減少起始電壓偏移。在另一示例性實施例中，在抹除時將滿足不等式“0V<VSG VS/D
”的電壓VSG
施加至所述至少一個選擇電晶體的閘極，以減少起始電壓偏移。
本發明的操作方法的另一示例性實施例包括在其中至少一個選擇電晶體的閘極亦被施加電壓VCG
(施加至記憶胞的閘極的電壓)的抹除操作之後，進行以下步驟：a)判定選擇電晶體的Vt是否在可容許範圍(tolerable range)中；以及b)若選擇電晶體的Vt在可容許範圍之外，將選擇電晶體再程式化(reprogfam)以及回到步驟a)，或者若選擇電晶體的Vt在可容許範圍中則結束。上述步驟可消除任何由抹除所引起的起始電壓偏移。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為依照本發明的第一實施例所繪示的三維(3D)NAND快閃記憶體陣列的示意圖。圖1B為3D NAND快閃記憶體陣列中沿著I-I’剖面所繪示的NAND快閃記憶體單元的剖面示意圖。在圖式中，僅繪示出4層通道層。然而，通道層的數量可以為更多層。
請同時參照圖1A與圖1B，在基底100上形成3D NAND快閃記憶體陣列。基底100可以是絕緣基底、半導體基底或金屬基底。絕緣基底可以包括石英或玻璃。在另一示例性實施例中，基底100可以配置於下層半導體或其他結構(未繪示)上。在本發明的一示例性實施例中，3D NAND快閃記憶體陣列包括平行排列的多個線形堆疊104，且每一個線形堆疊104包括交互堆疊的絕緣層108與通道層112、電荷捕
捉層116、連續排列的多個導線120a、二個選擇閘極串120b、二個抹除閘極串120c以及介電層124。介電層124用以使電路中的構件或結構彼此隔離，且填入導線120a、選擇閘極串120b與抹除閘極串120c之間。值得注意的是，圖1A中未繪示出介電層124，以使導線120a、選擇閘極串120b、抹除閘極串120c與線形堆疊104之間的關係更清楚，且在示例性實施例中，基底100不具有程式化或抹除快閃記憶體陣列所需的電性特性。
在此示例性實施例中，通道層112可作為位元線；導線120a可作為字元線；抹除閘極串120c與線形堆疊104垂直排列，且位於線形堆疊104上；導線具有120a具有與線形堆疊104共形的表面，且填入由線形堆疊104所定義出的溝渠中。
每一通道層112具有位於其二個末端部分的二個源極/汲極(S/D)區112a與112b以及位於源極/汲極區112a與112b之間的記憶胞通道區112c，如圖1B所示。絕緣層108的材料可以包括二氧化矽。通道層112可以包括經摻雜的多晶矽或未經摻雜的多晶矽。在此示例性實施例中，通道層112可具有p型半導體材料。導線120a可為具有相同導電型或不同導電型的半導體材料(例如p+
型)。舉例來說，通道層112可使用p型多晶矽或p型磊晶單晶矽製成，而導線120a可使用相對重摻雜的p+
型多晶矽製成。
或者，通道層112可為n型半導體材料。導線120a可為具有相同導電型或不同導電型的半導體材料(例如p+
型)。
n型條狀排列產生埋入式通道(buried-channel)、空乏(depletion)模式電荷捕捉記憶胞。舉例來說，通道層112可使用n型多晶矽或n型磊晶單晶矽製成，而導線120a可使用相對重摻雜的p+
型多晶矽製成。
在另一示例性實施例中，每一通道層112在導線120a、選擇閘極串120b與抹除閘極串120c之間的部分中可進一步具有摻雜區。在此示例性實施例中，電荷捕捉層116覆蓋這些線形堆疊104，且在另一示例性實施例中，至少位於線形堆疊104的側壁上。電荷捕捉層116可為包括二層氧化矽層10、14以及位於二者之間的氮化矽(SiN)層12的ONO複合層。因此，形成了NAND快閃記憶體陣列中的SONOS型記憶胞的3D陣列。源極區、汲極區與通道區形成於矽(S)通道層112中，且閘極包括導線120a的多晶矽(S)。在另一示例性實施例中，電荷捕捉層116可為ON-高介電常數(high-K)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)複合層。在本發明的另一示例性實施例中，NAND快閃記憶體可以為金屬-氧化物-氮化物-氧化物-矽(MONOS)型或鉭-氧化鋁-氮化物-氧化物-矽(TANOS)型快閃記憶體。
導線120a、選擇閘極串120b與抹除閘極串120c皆由相同的導體層所定義，此導體層可以包括經摻雜的多晶矽或金屬。導線120a、選擇閘極串120b與抹除閘極串120c中的每一者跨越線形堆疊104，且延伸進入線形堆疊104之間，並藉由電荷捕捉層116與線形堆疊104隔離開。導線120彼此
鄰近配置。二條選擇閘極串120b包括配置在這些導線120a一側的第一選擇閘極串以及配置在這些導線120a另一側的第二選擇閘極串。二條抹除閘極串120c包括鄰近二條選擇閘極串120b中的一條而配置的第一抹除閘極串以及鄰近二條選擇閘極串120b中的另一條而配置的第二抹除閘極串。每一條選擇閘極串120b位於這些導線120a與一條抹除閘極串120c之間。
介電層124可以包括二氧化矽。此外，選擇閘極串120b與鄰近的抹除閘極串120c之間的距離足夠大，以使得由二者之間的電壓差所引起的電場低於二者之間的介電層124的崩潰電場(breakdown electric field)。在本示例性實施例中，導線120a、選擇閘極串120b與抹除閘極串120c各自耦接至不同的電壓源(未繪示)。
請再次參照圖1B，作為二個線形堆疊104之間的記憶胞閘極的部分導線120a、電荷捕捉層116的對應部分以及通道層112的對應部分構成記憶胞20。具體來說，在本示例性實施例中，記憶胞20可形成在導線120a與通道層112的交會處。作為二個線形堆疊104之間的選擇閘極的部分選擇閘極串120b、電荷捕捉層116的對應部分以及通道層112的對應部分構成選擇電晶體22，其用以選擇對應的記憶胞的串列，或選擇陣列中沿著脊狀(ridge-shaped)堆疊的行(column)。作為二個線形堆疊104之間的抹除閘極的部分抹除閘極串120c、電荷捕捉層116的對應部分以及通道層
112的對應部分構成構成抹除電晶體24，以產生電子-電洞對，以減少選擇電晶體22處的起始電壓偏移。
圖2與圖3為根據本發明的第二實施例與第三實施例所繪示的圖1B中的NAND快閃記憶體單元的等效電路圖以及用以抹除記憶體單元或3D NAND快閃記憶體陣列的二個方法。在此示例性實施例中，記憶胞20的閘極耦接至第一電壓源(未繪示)，選擇電晶體22的閘極耦接至第二電壓源(未繪示)，且抹除電晶體24的閘極耦接至第三電壓源(未繪示)，其中第一電壓源、第二電壓源與第三電壓源可彼此不同。
請參照圖2，第一抹除電晶體24、第一選擇電晶體22、記憶胞20、第二選擇電晶體22與第二抹除電晶體24依序串聯連接。在本發明的第二實施例的抹除方法中，將電壓VCG
施加至每一個記憶胞閘極(部分導線120a)，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，將滿足不等式“VSG
<VS/D
”的電壓VSG
施加至每一個選擇閘極(部分選擇閘極串120b)，以及將滿足不等式“VEG
<VS/D
”的電壓VEG
施加至每一個抹除閘極(部分抹除閘極串120c)。在本發明另一示例性實施例中，將滿足不等式“0VVEG
<VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。
因此，在對應圖1A與圖1B所示的整個3D NAND快閃記憶體陣列的抹除中，將電壓VCG
施加至每一條導線120a，將電壓VS/D
施加至源極/汲極區112a與112b，將電壓VSG
施加至每一條選擇閘極串120b，以及將電壓VEG
施加至
每一條抹除閘極串120c。
在第二實施例的一個例子中，VCG
=0 V，VS/D
為約20 V，VSG
介於10 V至20 V之間，且VEG
介於0 V至16 V之間。
在本實施例中，由於抹除電晶體位於源極/汲極區與選擇閘極之間，因此電子-電洞對產生於抹除電晶體的通道區的邊緣處。所產生的電洞將累積在通道層112中，使得通道層112的電位變高。因此，選擇電晶體的起始電壓偏移減小，且不會對NAND快閃記憶體的後續操作產生不利的影響。
請參照圖3，在本發明的第三實施例的抹除方法中，每一個選擇閘極(部分選擇閘極串120b)為浮置，且將電壓VCG
施加至每一個記憶胞閘極(部分導線120a)，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，以及將滿足不等式“VEG VS/D
”的電壓VEG
施加至每一個抹除閘極(部分抹除閘極串120c)。在本發明的另一示例性實施例中，將滿足不等式“0VVEG VS/D
”的電壓VEG
施加至所述至少一個抹除電晶體的閘極。
因此，在對應圖1A與圖1B所示的整個3D NAND快閃記憶體陣列的抹除中，每一條選擇閘極串120b為浮置，且將電壓VCG
施加至每一條導線120a，將電壓VS/D
施加至源極/汲極區112a與112b，以及將電壓VEG
施加至每一條抹除閘極串120c。
在第三實施例的一個例子中，VCG
=0 V，VS/D
為約20 V，且VEG
介於0 V至16 V之間。
在本實施例中，由於抹除電晶體位於源極/汲極區與選擇閘極之間，因此電子-電洞對產生於抹除電晶體的通道區的邊緣處。所產生的電洞將累積在通道層112中，使得通道層112的電位變高。因此，選擇電晶體的起始電壓偏移減小，且不會對NAND快閃記憶體的後續操作產生不利的影響。
此外，在上述應用於本發明的NAND快閃記憶體單元(具有抹除閘極)的第二實施例或第三實施例的抹除操作中，未經選擇的區塊中的全部的閘極(包括抹除閘極)可為浮置。
另一方面，在NAND快閃記憶體單元的程式化或讀取中，未經選擇的區塊中的全部的抹除閘極可為浮置，且將正電壓施加至經選擇的區塊中的全部的抹除閘極，且施加至未經選擇的區塊與經選擇的區塊中的記憶胞閘極與選擇閘極的電壓與先前技術中所施加的電壓相同。
圖4為根據本發明第四實施例所繪示的用以解決經受抹除的NAND快閃記憶體單元的至少一個選擇電晶體的起始電壓偏移問題的方法。此方法應用至一般的NAND快閃記憶體單元結構(不具有抹除電晶體)。
請參照圖4，一般的NAND快閃記憶體單元結構與圖2或圖3所示的結構不同，其不具有抹除電晶體。在此抹除操作的實施例中，將電壓VCG
施加至記憶胞40的閘極，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區，以及將滿足不
等式“0V<VSG VS/D
”的電壓VSG
施加至每一個選擇電晶體42的閘極。
在此實施例中，由於每一個選擇電晶體42的閘極被施加滿足不等式“0V<VSG VS/D
”的電壓VSG
，因此電子-電洞對產生於選擇電晶體42的通道區的邊緣處。所產生的電洞將累積在通道層112中，使得通道層112的電位變高。由於選擇閘極電壓高於0 V，因此選擇閘極的起始電壓偏移可減小。藉此，NAND快閃記憶體的後續操作不會受到不利的影響。
圖5為根據本發明第五實施例所繪示的用以解決經受抹除的一般的NAND快閃記憶體單元結構(請參照圖4)的至少一個選擇電晶體的起始電壓偏移問題的另一方法。此方法應用於一般的抹除操作之後，其中將電壓VCG
施加至記憶胞的閘極與所述至少一個選擇電晶體的閘極，且將大於電壓VCG
的電壓VS/D
施加至源極/汲極區。
請參照圖5，在抹除操作(步驟510)之後，判定選擇電晶體的Vt是否在可容許範圍中(步驟520)。若選擇電晶體的Vt經判定為在可容許範圍之外，將選擇電晶體再程式化(步驟530)，且此操作回到步驟520。若Vt經判定為在可容許範圍中，則此操作結束。
在一實施例中，可容許範圍高於α V(α>0)，且再程式化可包括將電子注入所述至少一個選擇電晶體的電荷捕捉層中。
利用本發明的第五實施例的方法，可排除由抹除所導
致的選擇電晶體的起始電壓偏移，使得NAND快閃記憶體的後續操作不會受到不利的影響。
本發明的第四實施例與第五實施例的方法可以應用於各種一般的NAND快閃記憶體結構，例如一般的3D NAND快閃記憶體陣列(其剖面示意圖如圖6A所示)。圖6B繪示出圖6A中一般的3D NAND快閃記憶體陣列中的NAND快閃記憶體單元的剖面示意圖(沿VI-VI’剖面)。
請參照圖6A與圖6B，一般的3D NAND快閃記憶體陣列不同於本發明的第一實施例的結構，其不具有抹除閘極串與抹除電晶體，而基底600、線形堆疊604、線形堆疊604中的絕緣層608與通道層612(包括位於源極/汲極區612a與612b之間的記憶胞通道區612c)、電荷捕捉層616、導線620a、選擇閘極串620b、介電層624、記憶胞60以及選擇電晶體62相似於第一實施例中的類似物(標號100、104、108、112、116、120a、120b、124、20以及22)。
當本發明的第四實施例的方法應用於3D NAND快閃記憶體陣列時，將電壓VCG
施加至導線620a或記憶胞60的閘極，將大於電壓VCG
的電壓VS/D
施加至源極/汲極區612a與612b，以及將滿足不等式“0 V<VSG VS/D
”的電壓VSG
施加至選擇閘極串620b或選擇電晶體62的閘極。
藉由應用本發明的任一實施例，經受抹除的快閃記憶體單元或陣列的選擇電晶體的起始電壓偏移可被減小。因此，NAND快閃記憶體的後續操作不會受到不利的影響。
本發明第二實施例和第五實施例的方法亦可應用於
在絕緣層上半導體(semiconductor-on-insulator，SOI)基板上的介電電荷捕捉結構中具有使用SiN或另一構件的電荷儲存層以儲存電子的NAND快閃記憶體、垂直通道(vertical-channel)3D NAND快閃記憶體(例如BiCS)以及沒有基底接點(substrate contact)的其他類型的NAND快閃記憶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、14‧‧‧氧化矽層
12‧‧‧氮化矽層
20、40、60‧‧‧記憶胞
22、42、62‧‧‧選擇電晶體
24‧‧‧抹除電晶體
100、600‧‧‧基底
104、604‧‧‧線形堆疊
108、608‧‧‧絕緣層
112、612‧‧‧通道層
112a、112b、612a、612b‧‧‧源極/汲極區
112c、612c‧‧‧記憶胞通道區
116、616‧‧‧電荷捕捉層
120a、620a‧‧‧導線
120b、620b‧‧‧選擇閘極串
120c‧‧‧抹除閘極串
124、624‧‧‧介電層
510、520、530‧‧‧步驟
VCG
、VEG
、VS/D
、VSG
‧‧‧電壓
圖1A為依照本發明的第一實施例所繪示的3D NAND快閃記憶體陣列的示意圖。
圖1B為3D NAND快閃記憶體陣列中沿著圖1A中的I-I’剖面所繪示的NAND快閃記憶體單元的剖面示意圖。
圖2與圖3為根據本發明的第二實施例與第三實施例所繪示的圖1B中的NAND快閃記憶體單元的等效電路圖以及用以抹除記憶體單元或3D NAND快閃記憶體陣列的二個方法。
圖4為根據本發明第四實施例所繪示的用以解決經受抹除的NAND快閃記憶體單元的至少一個選擇電晶體的起始電壓偏移問題的方法。
圖5為根據本發明第五實施例所繪示的用以解決經受抹除的NAND快閃記憶體單元的至少一個選擇電晶體的起始電壓偏移問題的另一方法。
圖6A為應用本發明的第四實施例或第五實施例的方法的一般3D NAND快閃記憶體陣列的剖面示意圖。
圖6B為沿圖6A中的VI-VI’剖面的一般的3D NAND快閃記憶體陣列中的NAND快閃記憶體單元的剖面示意圖。
10、14‧‧‧氧化矽層
12‧‧‧氮化矽層
20‧‧‧記憶胞
22‧‧‧選擇電晶體
24‧‧‧抹除電晶體
112‧‧‧通道層
112a、112b‧‧‧源極/汲極區
112c‧‧‧記憶胞通道區
116‧‧‧電荷捕捉層
120a‧‧‧導線
120b‧‧‧選擇閘極串
120c‧‧‧抹除閘極串
124‧‧‧介電層
Claims (17)
- 一種NAND快閃記憶體單元，包括：串聯連接的多個記憶胞的一串列；二個源極/汲極區，耦接至該些記憶胞的該串列的二端；至少一選擇電晶體，耦接於該串列的一端與該些源極/汲極區中的一者之間，用以選擇該些記憶胞的該串列；以及至少一抹除電晶體，耦接於該至少一選擇電晶體與該些源極/汲極區中的一者之間，用以減少該至少一選擇電晶體的起始電壓偏移。
- 如申請專利範圍第1項所述之NAND快閃記憶體單元，其中該至少一選擇電晶體包括分別耦接至該串列的二端的一第一選擇電晶體與一第二選擇電晶體，且該至少一抹除電晶體包括分別耦接至該第一選擇電晶體與該第二選擇電晶體的一第一抹除電晶體與一第二抹除電晶體。
- 如申請專利範圍第1項所述之NAND快閃記憶體單元，其中該些記憶胞、該至少一選擇電晶體與該至少一抹除電晶體皆分別具有一電荷捕捉層。
- 如申請專利範圍第3項所述之NAND快閃記憶體單元，其中該電荷捕捉層包括氧化矽-氮化矽-氧化矽複合層。
- 如申請專利範圍第1項所述之NAND快閃記憶體單元，其中該些記憶胞的閘極耦接至一第一電壓源，該至 少一選擇電晶體的閘極耦接至一第二電壓源，且該至少一抹除電晶體的閘極耦接至一第三電壓源，其中該第一電壓源、該第二電壓源與該第三電壓源彼此不同。
- 一種用於抹除如申請專利範圍第3項所述之NAND快閃記憶體單元的方法，包括：將電壓VCG 施加至該些記憶胞的閘極，將大於該電壓VCG 的電壓VS/D 施加至該些源極/汲極區，將滿足不等式“VSG <VS/D ”的電壓VSG 施加至該至少一選擇電晶體的閘極，以及將滿足不等式“VEG <VS/D ”的電壓VEG 施加至該至少一抹除電晶體的閘極。
- 一種用於抹除如申請專利範圍第3項所述之NAND快閃記憶體單元的方法，包括：將該至少一選擇電晶體的閘極浮置，以及將電壓VCG 施加至該些記憶胞的閘極，將大於該電壓VCG的電壓VS/D 施加至該些源極/汲極區，以及將滿足不等式“VEG VS/D ”的電壓VEG 施加至該至少一抹除電晶體的閘極。
- 一種三維NAND快閃記憶體陣列，包括：平行排列的多個線形堆疊，每一線形堆疊包括交替堆疊的多個絕緣層與多個通道層，其中每一通道層具有二個源極/汲極區，該些源極/汲極區分別位於該通道層的二個末端部分中；一電荷捕捉層，覆蓋每一線形堆疊；多個導線，跨越該些線形堆疊且延伸進入該些線形堆疊之間，其中該些導線的位於該些通道層中的一者旁的部 分、該通道層以及該電荷捕捉層位於該通道層旁的部分構成多個記憶胞的一串列；至少一選擇閘極串，鄰近該些導線，跨越該些線形堆疊且延伸進入該些線形堆疊之間，其中該至少一個選擇閘極串的位於該些通道層中的一者旁的部分、該通道層以及該電荷捕捉層的位於該通道層旁的部分構成一選擇電晶體，該選擇電晶體用於選擇該些記憶胞的一目標串列；以及至少一抹除閘極串，鄰近該至少一選擇閘極串，跨越該些線形堆疊且延伸進入該些線形堆疊之間，其中該至少一選擇閘極串位於該些導線與該至少一抹除閘極串之間，且該至少一抹除閘極串用以減少該選擇電晶體的起始電壓偏移。
- 如申請專利範圍第8項所述之三維NAND快閃記憶體陣列，其中該至少一選擇閘極串包括一第一選擇閘極串與一第二選擇閘極串，該第一選擇閘極串與該第二選擇閘極串分別位於該些導線的二側，且該至少一抹除閘極串包括一第一抹除閘極串與一第二抹除閘極串，該第一抹除閘極串與該第二抹除閘極串分別鄰近該第一選擇閘極串與該第二選擇閘極串。
- 如申請專利範圍第8項所述之三維NAND快閃記憶體陣列，其中該電荷捕捉層包括氧化矽-氮化矽-氧化矽複合層。
- 如申請專利範圍第8項所述之三維NAND快閃記 憶體陣列，其中該些導線、該至少一選擇閘極串與該至少一抹除閘極串分別耦接至不同的電壓源。
- 一種用於抹除如申請專利範圍第8項所述之三維NAND快閃記憶體陣列的方法，包括：將電壓VCG 施加至該些導線，將大於該電壓VCG 的電壓VS/D 施加至該些源極/汲極區，將滿足不等式“VSG <VS/D ”的電壓VSG 施加至該至少一選擇閘極串，以及將滿足不等式“VEG <VS/D ”的電壓VEG 施加至該至少一抹除閘極串。
- 一種用於抹除如申請專利範圍第8項所述之三維NAND快閃記憶體陣列的方法，包括：將該至少一選擇閘極串浮置，以及將電壓VCG 施加至該些導線，將大於該電壓VCG 的電壓VS/D 施加至該些源極/汲極區，以及將滿足不等式“VEG VS/D ”的電壓VEG 施加至該至少一抹除閘極串。
- 一種用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法，其中該NAND快閃記憶體單元包括串聯連接的多個記憶胞的一串列、分別耦接至該串列的二端的二個源極/汲極區以及耦接於該串列的一端與該些源極/汲極區中的一者之間的至少一選擇電晶體，其中該至少一選擇電晶體具有一閘極，該用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法包括：提供一電壓VSG ，用以施加至該至少一選擇電晶體的該閘極； 提供一電壓VS/D ，用以施加至該些源極/汲極區；在抹除時將滿足不等式“VSG VS/D ”的該電壓VSG 施加至該至少一選擇電晶體的該閘極。
- 一種用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法，其中該NAND快閃記憶體單元包括串聯連接的多個記憶胞的一串列、分別耦接至該串列的二端的多個源極/汲極區以及耦接於該串列的一端與該些源極/汲極區中的一者之間的至少一選擇電晶體，其中該些記憶胞與該至少一選擇電晶體中的每一者具有一電荷捕捉層，以及其中在抹除操作中，將電壓VCG 施加至該些記憶胞的閘極與該至少一選擇電晶體的閘極，且將正向高於電壓VCG 的電壓VS/D 施加至該些源極/汲極區，所述用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法包括在抹除操作之後，a)判定該選擇電晶體的起始電壓是否在一可容許範圍中；以及b)若該選擇電晶體的起始電壓在該可容許範圍之外，將該選擇電晶體再程式化以及回到步驟a)，或者若該選擇電晶體的起始電壓在該可容許範圍中則結束。
- 如申請專利範圍第15項所述之用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法，其中將該選擇電晶體再程式化包括將電 子注入該選擇電晶體的該電荷捕捉層中。
- 如申請專利範圍第15項所述之用於減少經受抹除的NAND快閃記憶體單元的至少一選擇電晶體的起始電壓偏移的方法，其中該可容許範圍高於α V，其中α>0。
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| US7245533B2 (en) * | 2004-09-07 | 2007-07-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device with reduced number of high-voltage transistors |
| US8018782B2 (en) * | 2008-06-23 | 2011-09-13 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of erasing non-volatile memory devices |
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