KR102370618B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판 상에 배치되며, 각각 게이트 절연층과 채널층을 가지며 상기 기판 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조물, 상기 기판과 상기 복수의 채널 구조물 사이에 배치되며, n형 도전형을 갖는 제1 반도체층을 포함하는 공통 소스 연장 영역, 상기 공통 소스 연장 영역 상에 배치되며 상기 복수의 채널 구조물 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들, 상기 기판 상에서 상기 공통 소스 연장 영역과 접촉하며, n형 도전형을 갖는 제2 반도체층을 포함하는 공통 소스 영역을 포함하고, 상기 복수의 채널 구조물 각각의 상기 게이트 절연층은 상기 공통 소스 연장 영역의 상면 및 바닥면의 적어도 일부분을 덮도록 연장된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor devices and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 수직 채널층을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 수직 채널층을 포함한다. 그러나 메모리 장치의 다운스케일링에 따라 수직 채널층의 신뢰성이 저하될 뿐만 아니라 제조 공정이 복잡해지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 우수한 신뢰성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 단순화된 공정에 의한 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 각각 게이트 절연층과 채널층을 가지며 상기 기판 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조물; 상기 기판과 상기 복수의 채널 구조물 사이에 배치되며, n형 도전형을 갖는 제1 반도체층을 포함하는 공통 소스 연장 영역; 상기 공통 소스 연장 영역 상에 배치되며 상기 복수의 채널 구조물 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들; 상기 기판 상에서 상기 공통 소스 연장 영역과 접촉하며, n형 도전형을 갖는 제2 반도체층을 포함하는 공통 소스 영역;을 포함하고, 상기 복수의 채널 구조물 각각의 상기 게이트 절연층은 상기 공통 소스 연장 영역의 상면 및 바닥면의 적어도 일부분을 덮도록 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, n형 도전형을 갖는 베이스층; 상기 베이스층 상에 배치되며, n형 도전형을 갖는 제1 반도체층을 포함하는 공통 소스 연장 영역; 상기 공통 소스 연장 영역 상에 배치되며 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 각각 게이트 절연층과 채널층을 갖는 복수의 채널 구조물; 상기 공통 소스 연장 영역 상에 배치되며 상기 복수의 채널 구조물 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들; 상기 기판 상에서 상기 공통 소스 연장 영역의 바닥면 일부분과 접촉하며, n형 도전형을 갖는 제2 반도체층을 포함하는 공통 소스 영역;을 포함하고, 상기 복수의 채널 구조물 각각의 상기 게이트 절연층의 일부분은 상기 공통 소스 연장 영역의 상면 및 바닥면의 적어도 일부분을 덮도록 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층을 형성하는 단계; 상기 희생층 상에 교대로 배치되는 복수의 제1 물질층과 복수의 제2 물질층을 포함하는 게이트 몰드 구조를 형성하는 단계; 상기 게이트 몰드 구조를 관통하여 상기 희생층을 노출시키는 복수의 채널홀을 형성하는 단계; 상기 희생층을 제거하여 제1 리세스를 형성하는 단계; 상기 제1 리세스의 내벽 및 상기 복수의 채널홀의 내벽 상에 게이트 절연층을 형성하는 단계; 상기 제1 리세스를 채우는 공통 소스 연장 영역을 형성하는 단계; 상기 게이트 몰드 구조를 관통하는 공통 소스 개구부를 형성하는 단계; 및 상기 공통 소스 개구부의 바닥부를 채우는 공통 소스 영역을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 장치는, 복수의 채널 구조물 아래에 배치되는 n형 도전형을 갖는 공통 소스 연장 영역과, 공통 소스 연장 영역과 접촉하며 n형 도전형을 갖는 공통 소스 영역을 포함한다. 이러한 반도체 소자는 공통 소스 연장 영역 형성을 위하여 희생층을 사용하고, 공통 소스 개구부의 바닥부를 확장시키기 위한 습식 식각 공정을 수행하는 방법에 의해 제조될 수 있다. 따라서, 단순화된 제조방법에 의해 반도체 장치가 얻어질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이고, 도 3은 도 2의 III-III' 부분을 따른 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(11, string)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면(main surface)에 대하여 수직 방향(z 방향)으로 연장된 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직 방향(z 방향)으로 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 포함되고, 각각 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 반도체 장치의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain) 측에는 각각 제2 방향(y 방향)으로 연장되는 복수의 비트 라인(BL1, L2, ..., BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source) 측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 동일층에 배열된 메모리 셀들(예컨대, MC1과 동일층에 배열된 메모리 셀들)의 각 게이트 전극들에는 제1 방향(x 방향)으로 연장되는 워드 라인(예컨대, WL1)이 공통으로 연결될 수 있다. 워드 라인(WL1, WL, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 도출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(예컨대, BL1)과 최상부 메모리 셀(MCn)의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이것의 게이트 전극에 연결되는 스트링 선택 라인(SSL1, SSL2)에 의해 각각의 비트 라인(BL1, BL2, ..., BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 최하부 메모리 셀(MC1)과 공통 소스 라인(CSL)의 사이에 배열될 수 있다. 메모리 셀 어레이(10)에서 각각의 접지 선택 트랜지스터(GST)는 이것의 게이트 전극에 각각 연결되는 접지 선택 라인(GSL1, GSL2)에 의해 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL)의 사이에서의 데이터 전송을 제어할 수 있다.
예시적인 실시예들에 따르면, 접지 선택 라인(GSL1, GSL2)과 공통 소스 라인(CSL) 사이에는 n형 도전형을 갖는 공통 소스 연장 영역(122, 도 2 참조)이 형성될 수 있고, 이에 따라 메모리 셀 어레이(10)의 소거 동작은 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 방식을 사용하여 수행될 수 있다. 예를 들어, 공통 소스 라인(CSL)에 소거 전압(Ver)이 인가되고, 그라운드 선택 라인(GSL)에 기준전압(Vref)이 인가될 때, 소거 전압(Ver)과 기준 전압(Vref)의 포텐셜 차이에 의해 그라운드 선택 라인(GSL)에 인접한 공통 소스 연장 영역(122) 내에 높은 전계(electric field)가 발생할 수 있고, 이러한 높은 전계에 의해 공통 소스 연장 영역(122) 내에서 전자들 및 홀들이 생성될 수 있다. 공통 소스 연장 영역(122)에서 생성된 홀들은 메모리 셀 스트링(11)으로 주입되어 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
예시적인 실시예들에 따르면, 도 1에 도시된 것과는 달리 접지 선택 라인(GSL1, GSL2)은 상기 기판의 주면에 대하여 수직 방향(z 방향)을 따라 각각 배치되는 제1 접지 선택 라인(도시 생략)과 제2 접지 선택 라인(도시 생략)을 포함하는 2 층 구조로 형성될 수도 있다. 이러한 경우에, 상기 제1 및 제2 접지 선택 라인들 중 하나가 소거 동작을 위한 홀 생성용 게이트 전극으로 작용할 수 있고, 다른 하나가 접지 선택 트랜지스터(GST)의 게이트 전극으로 작용할 수 있다.
비교예에 따른 반도체 장치에 따르면, 기판 바디를 사용한 소거 방법을 사용하며, 상기 기판과 전기적으로 연결된 메모리 셀 스트링에 상기 기판으로부터 직접 홀이 주입되는 방식으로 복수의 메모리 셀의 소거 동작이 수행된다. 그러나 상기 기판으로부터 상기 메모리 셀 스트링에 홀의 주입 경로를 제공하기 위하여 복잡한 공정에 의해 하부 구조를 형성할 필요가 있었다. 그러나 예시적인 실시예들에 따른 반도체 장치에 따르면, 단순화된 구조를 통해 GIDL 방식의 소거 동작이 구현될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 사시도이고, 도 3은 도 2의 III-III' 부분을 따른 단면도이다. 도 2에는 도시의 편의를 위하여 비트 라인, 비트 라인 콘택, 워드 라인 콘택 플러그, 워드 라인 콘택 패드 등과 같은 일부 구성요소들이 생략되었다.
도 2 및 도 3을 참조하면, 기판(110)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 주면을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 기판(110) 상에는 복수의 셀 스트링 어레이 그룹 영역(CG)이 배치되는 셀 영역과 상기 셀 영역 외부에 배치되는 주변 영역이 정의될 수 있다.
기판(110)의 상기 셀 영역 상에는 연결 영역(IA)이 배치되고, 연결 영역(IA) 상에는 셀 스트링 어레이 그룹 영역(CG)이 배치될 수 있다. 한편, 상기 주변 영역에는 셀 스트링 어레이 그룹 영역(CG)이 배치되지 않고, 그에 따라, 주변 영역에는 연결 영역(IA)이 배치되지 않을 수 있다.
셀 스트링 어레이 그룹 영역(CG)은 기판(110) 상의 셀 영역에 복수 개 배치될 수 있다. 셀 스트링 어레이 그룹 영역(CG)은 연결 영역(IA) 상에 배치되고, 제1 방향(x 방향)을 따라 분리 영역(180)에 의해 서로 분리될 수 있다. 각각의 셀 스트링 어레이 그룹 영역(CG)에는 복수의 메모리 셀 스트링(도 1의 11)이 배치될 수 있다. 각각의 상기 메모리 셀 스트링은 채널층(130)의 측벽을 따라 배치된 접지 선택 트랜지스터(도 1의 GST), 복수의 메모리 셀(도 1의 MC1, MC2, ..., MCn-1, MCn), 및 스트링 선택 트랜지스터(도 1의 SST)를 포함할 수 있다. 경우에 따라, 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터는 2개씩 구비될 수도 있다.
채널층(130)은 연결 영역(IA) 상에서 제3 방향(z 방향)으로 연장하는 구조를 가질 수 있다. 도 2에 도시된 바와 같이, 채널층(130)은 제1 방향(x 방향)과 제2 방향(y 방향)으로 서로 이격하여 배치될 수 있다. 또한, 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 어느 한 라인에 속하는 채널층(130)은 인접하는 라인에 속하는 채널층(130)과 엇갈려 배치될 수 있다.
한편, 도 2에서 예시하는 반도체 장치(100)에서 채널층(130)이 제1 방향(x 방향)으로 4개 배치되었지만 채널층(130)의 배열 구조가 그에 한정되는 것은 아니다. 예를 들어, 채널층(130)은 제1 방향(x 방향)으로 3개 이하로 배치되거나 5개 이상으로 배열될 수 있다. 채널층(130)은 예를 들어, 실린더 형태로 형성될 수 있다. 또한, 채널층(130)은 실린더 형태에 한정되지 않고, 원기둥이나 사각기둥 등과 같은 필라(pillar) 형태로 형성되거나 또는 사각기둥의 양 측면과 하부 면에만 형성된 형태를 가질 수도 있다.
채널층(130)은 폴리실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 반도체 물질에는 p-형 또는 n-형 불순물 이온이 도핑될 수 있다. 채널층(130)의 내부에는 매립 절연층(175)이 형성될 수 있다. 예시적인 실시예들에 있어서, 매립 절연층(175)은 원기둥 필라 구조를 가질 수 있거나, 또는 매립 절연층(175) 내부에 보이드(void)가 형성될 수도 있다. 채널층(130)이 필라 구조로 형성되는 경우에 매립 절연층(175)은 생략될 수 있다.
게이트 절연층(140)은 채널층(130)의 측벽을 따라 배치되는 제1 게이트 절연층(140-1)과 채널층(130)의 바닥부에서 수평 방향으로 연장되는 제2 게이트 절연층(140-2)을 포함할 수 있다. 제1 게이트 절연층(140-1) 및 제2 게이트 절연층(140-2) 각각은 터널링 절연층(142), 전하 저장층(144), 및 블로킹 절연층(146)이 차례로 적층된 구조를 가질 수 있다. 터널링 절연층(142)은 채널층(130)으로부터 전하를 전하 저장층(144)으로 터널링시킬 수 있다. 예를 들어 터널링 절연층(142)은 실리콘 산화물을 포함할 수 있다. 전하 저장층(144)은 전하 트랩층을 포함할 수 있다. 한편, 전하 저장층(144)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 블로킹 절연층(146)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미할 수 있다.
스트링 선택 트랜지스터들(도 1의 SST)의 드레인 측에 비트 라인(193, 도 1의 BL1, BL2, ..., BLm)이 연결될 수 있다. 예컨대, 비트 라인(193)은 제1 방향(x 방향)으로 연장하고 제2 방향(y 방향)으로 서로 이격된 라인 형태로 형성될 수 있다. 비트 라인(193)은 채널층(130) 상에 형성된 콘택 플러그(195)를 통해 스트링 선택 트랜지스터들(도 1의 SST)에 전기적으로 연결될 수 있다.
분리 영역(180)은 서로 다른 게이트 전극(150)을 사용하는 인접한 메모리 셀 스트링들의 사이에 형성될 수 있다. 분리 영역(180)은 제2 방향(y 방향)으로 연장하고, 제1 방향(x 방향)을 따라 이격 배치되며, 제1 방향(x 방향)으로 게이트 전극(150)을 서로 분리할 수 있다. 분리 영역(180) 아래의 연결 영역(IA)에는 불순물 영역이 배치될 수 있고, 접지 선택 트랜지스터들(도 1의 GST)은 이들에 인접한 상기 불순물 영역에 전기적으로 연결될 수 있다.
분리 영역(180)은 메탈층(182)과 절연 스페이서(184)를 포함할 수 있다. 분리 영역(180)의 메탈층(182)은 상기 불순물 영역 상에 배치될 수 있다. 메탈층(182)은 공통 소스 라인에 해당할 수 있다. 메탈층(182)의 하단에는 메탈실리사이드, 예컨대, 코발트실리사이드(CoSix) 또는 텅스텐실리사이드(WSix)가 형성될 수 있다. 메탈층(182)은 예컨대 W, Al, Cu 등으로 형성될 수 있다. 한편, 메탈층(182)은 Ti/TiN 등의 장벽 메탈층과 텅스텐 등의 배선 메탈층이 적층된 구조를 가질 수도 있다.
예시적인 실시예들에 있어서, 메탈층(182)과 절연 스페이서(184)는 스트링 선택 트랜지스터들(도 1의 SST)의 게이트 전극(150-s)보다 상부로 연장하는 구조를 가질 수 있다. 그러나 분리 영역(180)의 구조가 그에 한정되는 것은 아니며, 예를 들어, 메탈층(182)이 최하부의 층간 절연층(161)보다 높이 연장되지 않도록 상기 불순물 영역에 인접하여 얇은 두께로 형성되고 그 상부에는 매립 절연층이 배치되는 구조로 분리 영역(180)이 형성될 수 있다. 이러한 구조의 경우, 절연 스페이서는 생략될 수 있다. 이와는 달리, 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)의 측벽까지만 절연 스페이서(184)가 형성되어 절연 스페이서(184) 사이에 메탈층(182)이 소정 높이로 형성되고, 그 상부에는 매립 절연층이 배치되는 구조로 분리 영역(180)이 형성될 수도 있다.
게이트 전극(150)은 채널층(130)의 측면을 따라 연결 영역(IA)으로부터 제3 방향(z 방향)으로 층간 절연층(160)과 교대로 적층되는 구조로 배치될 수 있다.
게이트 전극(150)은 접지 선택 트랜지스터(도 1의 GST), 다수의 메모리 셀(도 1의 MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(도 1의 SST)의 게이트 전극(150-g, 150-m1, ..., 150-mn, 150-s)과 더미 게이트 전극(150-m0)을 포함할 수 있다. 게이트 전극(150)은 메모리 셀 스트링들에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(도 1의 SST)의 게이트 전극(150-s)은 스트링 선택 라인(도 1의 SSL)에 연결될 수 있다. 메모리 셀들(도 1의 MC1, MC2, MCn-1, MCn)의 게이트 전극들(150-m1, ..., 150-mn)은 워드 라인들(도 1의 WL1, WL2, WLn-1, WLn)에 연결될 수 있다. 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)은 접지 선택 라인(도 1의 GSL)에 연결될 수 있다. 게이트 전극(150)은 메탈, 예컨대 텅스텐(W)으로 형성될 수 있다. 또한, 도시되지는 않았지만, 게이트 전극(150)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
층간 절연층들(160)이 게이트 전극들(150) 사이에 배열될 수 있다. 층간 절연층(160)도 게이트 전극(150)과 마찬가지로 제3 방향(z 방향)으로 서로 이격되고 제2 방향(y 방향)으로 연장하도록 배치될 수 있다. 예를 들어, 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 최하부 층간 절연층(161), 최하부의 게이트 전극(150-g)과 더미 게이트 전극(150-m0)의 사이의 층간 절연층(162), 메모리 셀들의 게이트 전극(150-m1, ..., 150-mn) 사이의 층간 절연층(163), 및 최상부 층간 절연층(165)은 통틀어 집합적으로 층간 절연층(160)으로 지칭될 수 있다.
참고로, 접지 선택 트랜지스터(도 1의 GST)의 게이트 전극(150-g)의 상부의 게이트 전극(150-m0)은 더미 게이트 전극으로서, 메모리 셀을 구성하지 않을 수 있다. 기존의 VNAND 구조에서 최하부의 게이트 전극(150-g)과 더미 게이트 전극(150-m0)의 사이의 층간 절연층(162)은 메모리 셀들의 게이트 전극(150-m1, ..., 150-mn) 사이의 층간 절연층(163)보다 두껍게 형성될 수 있다. 예시적인 실시예들에 있어서, 층간 절연층(162)은 메모리 셀들 부분의 층간 절연층(163)과 실질적으로 동일한 두께로 형성될 수 있다.
연결 영역(IA)은 기판(110)과 셀 스트링 어레이 그룹 영역(CG) 사이에 배치될 수 있다. 연결 영역(IA)은 분리 절연층(112), 베이스층(114), 하부 절연층(116), 공통 소스 영역(120) 및 공통 소스 연장 영역(122)을 포함할 수 있다.
분리 절연층(isolation insulating layer, 112)은 기판(110) 상에 배치될 수 있다. 분리 절연층(112)은 기판(110)을 복수의 셀 스트링 어레이 그룹 영역(CG)으로부터 전기적으로 절연시킬 수 있다. 도 2에 예시적으로 도시된 것과 같이, 분리 절연층(112)은 기판(110)의 직접 상부에 배치될 수도 있다. 이와는 달리, COP(cell over periphery) 구조로 지칭되는 바와 같이, 기판(110)과 분리 절연층(112) 사이에 셀 스트링 어레이 그룹 영역(CG)을 구동하기 위한 구동 트랜지스터 영역(도시 생략)이 더 형성될 수도 있고, 이러한 경우에 분리 절연층(112)은 상기 구동 트랜지스터 영역을 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다.
분리 절연층(112) 상에 n형 도전형을 갖는 반도체층을 포함하는 베이스층(114)이 형성될 수 있다. 예를 들어 베이스층(114)은 n형 도전형을 갖는 불순물들이 도핑된 폴리실리콘층을 포함할 수 있다. 베이스층(114)은 셀 스트링 어레이 그룹 영역(CG)과 오버랩되는 기판(110)의 실질적으로 전체 영역 상에 배치될 수 있다.
분리 절연층(112) 상에, 및 분리 영역(180) 아래에 공통 소스 영역(120)이 배치될 수 있다. 공통 소스 영역(120)의 측벽은 베이스층(114)과 접촉하며, 분리 절연층(112) 상에서 제2 방향(y 방향)을 따라 연장될 수 있다. 도 2 및 도 3에서는 공통 소스 영역(120)이 베이스층(114)의 바닥면과 동일한 레벨에 위치하는 바닥면을 갖는 것이 예시적으로 도시되었다. 그러나 본 발명이 이에 한정되는 것은 아니며, 공통 소스 영역(120)이 분리 절연층(112)과 직접 접촉하지 않도록 베이스층(114)의 일부분이 공통 소스 영역(120)과 분리 절연층(112) 사이에 개재되고 공통 소스 영역(120)의 바닥면이 베이스층(114)에 의해 둘러싸일 수도 있다.
공통 소스 영역(120) 상에는 분리 영역(180)의 메탈층(182)이 배치될 수 있고, 공통 소스 영역(120)과 메탈층(182) 사이에는 금속 실리사이드층(도시 생략)이 형성될 수 있다. 공통 소스 영역(120)은 n형 도전형을 갖는 반도체층을 포함할 수 있다. 예를 들어, 공통 소스 영역(120)은 n형 도전형을 갖는 불순물들이 도핑된 폴리실리콘층을 포함할 수 있다. 공통 소스 영역(120)은 메탈층(182)과의 오믹 콘택을 위한 고농도 불순물 영역일 수 있다.
도 2에 예시적으로 도시된 것과 같이, 공통 소스 영역(120)은 게이트 전극들(150)을 분리하는 분리 영역(180)의 하부에 배치될 수 있다. 분리 영역(180)은 워드 라인 컷(WL Cut) 부분에 형성될 수 있다. 워드 라인 컷은 게이트 전극들(150)을 분리하기 위하여 제2 방향(y 방향)으로 연장하는 형태로 형성된 분리용 트렌치 또는 공통 소스 개구부(도 12의 Twl 참조)를 의미할 수 있다.
공통 소스 연장 영역(122)은 베이스층(114)과 셀 스트링 어레이 그룹 영역(CG) 사이에 배치될 수 있다. 공통 소스 연장 영역(122)의 바닥면 일부(예를 들어, 분리 영역(180)에 인접한 공통 소스 연장 영역(122) 양 단부의 바닥면)는 공통 소스 영역(120)과 접촉할 수 있다. 공통 소스 연장 영역(122)은 n형 도전형을 갖는 반도체층을 포함할 수 있다. 예를 들어, 공통 소스 연장 영역(122)은 n형 도전형을 갖는 불순물들이 도핑된 폴리실리콘층을 포함할 수 있다.
도 2 및 3에 예시적으로 도시된 것과 같이, 공통 소스 연장 영역(122)의 상면, 측벽 및 바닥면 일부분은 제2 게이트 절연층(140-2)에 의해 둘러싸일 수 있다. 전술한 바와 같이, 게이트 절연층(140)은 제1 게이트 절연층(140-1)과 제2 게이트 절연층(140-2)을 포함하며, 제1 게이트 절연층(140-1)이 채널층(130) 측벽을 따라 제3 방향(z 방향)으로 연장될 수 있다. 제2 게이트 절연층(140-2)이 채널층(130)의 바닥부에서부터 수평 방향으로 연장되어 공통 소스 연장 영역(122)의 상면, 측벽 및 바닥면을 콘포말하게 커버할 수 있다. 제2 게이트 절연층(140-2)에 의해 커버되지 않는 공통 소스 연장 영역(122)의 바닥면 중 일부분은 공통 소스 영역(120)과 접촉할 수 있다. 제2 게이트 절연층(140-2)은 공통 소스 연장 영역(122)과 공통 소스 영역(120)의 접촉 지점까지 연장되고 공통 소스 영역(120)과 접촉할 수 있다.
제2 게이트 절연층(140-2)은 제1 게이트 절연층(140-1)과 실질적으로 동일한 층상 구조 또는 실질적으로 동일한 물질 구성(예를 들어 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)이 순차적으로 형성된 구조)을 가질 수 있다. 예를 들어, 제2 게이트 절연층(140-2)은 제1 게이트 절연층(140-1)과 동일한 공정에서 형성될 수 있다. 여기서 제2 게이트 절연층(140-2)은 제1 게이트 절연층(140-1)과 실질적으로 동일한 층상 구조를 가질 뿐 게이트 절연층으로서의 기능을 하는 것은 아니다.
제1 하부 절연층(116)은 베이스층(114)과 공통 소스 연장 영역(122) 사이에 형성될 수 있고, 공통 소스 영역(120) 측벽과 접촉할 수 있다. 제2 하부 절연층(126)은 분리 영역(180)과 공통 소스 연장 영역(122) 사이에서 공통 소스 영역(120) 상면을 덮을 수 있다. 도 2 및 도 3에 도시된 것과 달리, 제1 및 제2 하부 절연층(116, 127)은 공통 소스 연장 영역(122)의 측벽 및 바닥면을 커버하는 한편 공통 소스 영역(120)의 상면을 커버하도록, 서로 구분되지 않는 하나의 하부 절연층으로 형성될 수도 있다.
도 3에 도시된 바와 같이, 공통 소스 연장 영역(122)과 베이스층(114) 사이의 제1 하부 절연층(116) 부분에는 언더컷 영역(116-u)이 형성될 수 있고, 공통 소스 영역(120)은 언더컷 영역(116-u)을 채우는 돌출부(120-p)를 구비할 수 있다. 예를 들어, 분리 영역(180)을 형성하기 위한 공통 소스 개구부(도 12의 Twl 참조)를 형성하고, 공통 소스 개구부(Twl)의 하부를 확장하는 선택적 식각 공정에 의해 언더컷 영역(116-u)이 형성될 수 있다. 또한, 상기 확장된 공통 소스 개구부(Twl)를 채우도록 공통 소스 영역(120)을 형성하는 공정에 의해, 언더컷 영역(116-u)의 프로파일을 따라 외측으로 돌출하는 형상을 갖는 돌출부(120-p)가 형성될 수 있다.
도 3에 도시된 바와 같이, 공통 소스 영역(120)의 상면은 제1 레벨(LV1)에 위치하고, 공통 소스 연장 영역(122)의 바닥면은 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)에 위치할 수 있다. 예를 들어, 공통 소스 개구부(Twl)의 하부를 확장하는 선택적 식각 공정에 의해 제2 하부 절연층(126)의 일부분이 또한 제거될 수 있고, 이에 따라 공통 소스 영역(120)의 상면은 공통 소스 연장 영역(122)의 바닥면보다 높은 레벨에 위치할 수 있다.
공통 소스 연장 영역(122)은 셀 스트링 어레이 그룹 영역(CG)의 GIDL 방식의 소거 동작을 위한 홀 생성 영역으로 기능할 수 있다. 구체적으로, 접지 선택 트랜지스터(GST)를 위한 게이트 전극(150-g)에 인가된 기준 전압(Vref)과, 공통 소스 라인(CSL)에 인가된 소거 전압(Ver)의 포텐셜 차이에 의해 공통 소스 연장 영역(122)에 높은 전계가 인가될 수 있고, 이에 따라 공통 소스 연장 영역(122)에서 전자들 및 홀들이 생성될 수 있다. 공통 소스 연장 영역(122)에서 생성되는 홀들은 셀 메모리 스트링(도 1의 11)으로 주입되어 메모리 셀들(도 1의 MC1, MC2, ..., MCn-1, MCn)이 소거될 수 있다. 즉, 도 1을 참조로 설명한 바와 같이 GIDL 방식의 소거 동작이 구현될 수 있다.
비교예에 따른 반도체 장치들은 기판 바디를 사용한 소거 방법을 사용하여 구동된다. 이러한 반도체 장치들에서, 상기 기판과 전기적으로 연결된 메모리 셀 스트링에 상기 기판으로부터 홀들이 주입될 수 있다. 그러나 상기 기판으로부터 상기 메모리 셀 스트링까지 홀의 주입 경로를 제공하기 위하여 복잡한 공정에 의해 하부 구조를 형성할 필요가 있었다. 예를 들어, 메모리 셀 스트링의 채널홀 바닥부로부터 소정의 높이까지 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정에 의해 반도체층을 형성하고, 상기 채널홀 내벽 상에 게이트 절연층을 형성한 후, 상기 반도체층 상면을 노출시키도록 상기 채널홀 바닥부의 상기 게이트 절연층 부분을 제거하는 이방성 식각 공정이 수행될 필요가 있다. 이러한 공정은 복잡할 뿐 아니라 채널홀의 스케일링 다운이 어려울 수 있다. 또한 복잡한 제조 공정에 의해 반도체 장치의 신뢰성 문제가 발생할 수 있다.
그러나 예시적인 실시예들에 따른 반도체 장치에 따르면, n형 도전형을 갖는 공통 소스 연장 영역(122)과, 공통 소스 연장 영역(122) 상에 배치되는 채널층(130)에 의해 GIDL 방식의 소거 동작이 구현될 수 있다. 따라서 복잡한 제조 방법에 의해 하부 구조를 형성할 필요가 없으며, 이에 따라 단순화된 제조 방법에 의하여 신뢰성 있는 반도체 장치(100)가 얻어질 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 단면도이다. 도 4에서, 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100a)는 공통 소스 영역(120a)의 형상을 제외하면, 도 2 및 도 3을 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 4를 참조하면, 공통 소스 영역(120a)은 그 상부(upper portion)에 오목부(120a-c)를 구비할 수 있다. 이에 따라 오목부(120a-c)의 상면은 제1 레벨(LV1a)에 위치하고, 공통 소스 연장 영역(122)의 바닥면은 제1 레벨(LV1a)보다 높은 제2 레벨(LV2)에 위치할 수 있다. 예를 들어, 분리 영역(180)을 형성하기 위한 공통 소스 개구부(도 12의 Twl 참조)를 형성할 때, 공통 소스 개구부(Twl) 형성 과정에서 베이스층(114) 상측이 함께 제거될 수 있다. 베이스층(114)의 상측이 상대적으로 깊이 제거된 경우, 공통 소스 개구부(Twl)의 측벽 상에 형성되는 절연 스페이서(184)에 의해 공통 소스 개구부(Twl)의 하부를 확장하는 선택적 식각 공정에서 확장된 공통 소스 개구부(Twl)의 상면에 높이 차이 또는 단차부가 발생할 수 있다. 따라서, 확장된 공통 소스 개구부(Twl) 바닥부(또는 확장된 제2 리세스(도 14의 R2-e 참조)를 채우는 공통 소스 영역(120) 상면에 오목부(120a-c)가 형성될 수 있다. 오목부(120a-c)는 제2 방향(y 방향)(예를 들어, 분리 영역(180)의 연장 방향)을 따라 연장될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)를 나타내는 단면도이다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100b)는 공통 소스 영역(120b)의 형상을 제외하면, 도 2 및 도 3을 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 5를 참조하면, 공통 소스 영역(120b)의 상면은 제1 레벨(LV1b)에 위치하고, 공통 소스 연장 영역(122)의 상면은 제1 레벨(LV1b)보다 낮거나 유사한 제3 레벨(LV3)에 위치할 수 있다. 공통 소스 연장 영역(122)의 측벽 상에는 제2 게이트 절연층(140-2)이 배치되지 않을 수 있고, 공통 소스 연장 영역(122)의 상기 측벽의 실질적으로 전체 영역(예를 들어 공통 소스 연장 영역(122)의 측벽들 중 공통 소스 영역(120)과 오버랩되는 측벽의 실질적으로 전체 영역)이 공통 소스 영역(120)에 의해 둘러싸일 수 있다. 이러한 구조에 따르면, 공통 소스 연장 영역(122)과 공통 소스 영역(120) 사이의 접촉 면적이 상대적으로 클 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100c)를 나타내는 단면도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100c)는 공통 소스 영역(120c)의 형상을 제외하면, 도 2 및 도 3을 참조로 설명한 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 6을 참조하면, 공통 소스 영역(120c)은 공통 소스 반도체층(120c-1) 및 지지층(120c-2)을 포함할 수 있다.
공통 소스 반도체층(120c-1)은 분리 절연층(112) 상에서 베이스층(114)에 대하여 측방향으로 배치될 수 있다. 공통 소스 반도체층(120c-1)은 n형 도전형을 갖는 반도체층을 포함할 수 있다. 예를 들어, 공통 소스 반도체층(120c-1)은 n형 도전형을 갖는 불순물들이 도핑된 폴리실리콘층일 수 있다.
지지층(120c-2)은 공통 소스 연장 영역(122)과 이격되도록 공통 소스 반도체층(120c-1) 상에 배치될 수 있다. 지지층(120c-2)은 n형 도전형을 갖는 반도체층 또는 금속층을 포함할 수 있다. 지지층(120c-2)은 공통 소스 반도체층(120c-1)을 통해 공통 소스 연장 영역(122)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 지지층(120c-2)은 분리 영역(180)의 하측벽을 둘러싸며 제2 방향(y 방향)을 따라 연장될 수 있다.
공통 소스 연장 영역(122)의 상면은 제3 레벨(LV3)에 위치하고, 지지층(120c-2)의 상면은 제3 레벨(LV3)보다 높은 제4 레벨(LV4)에 위치할 수 있다. 예를 들어, 지지층(120c-2)은 공통 소스 연장 영역(122)을 형성하기 위한 복수의 제1 희생층(도 7의 222S 참조)을 형성한 후에, 인접한 제1 희생층들(222S) 사이의 공간을 도전 물질로 채움에 의해 형성될 수 있다. 이 때, 지지층(120c-2)과 제1 희생층(222S) 사이에는 절연 라이너(242)가 더 형성되어, 지지층(120c-2)과 제1 희생층(222S) 사이의 접촉을 방지할 수 있다. 이후, 분리 영역(180)을 형성하기 위한 공통 소스 개구부(도 18의 Twl-c 참조)를 형성할 때, 지지층(120c-2)은 식각 정지층으로서 작용할 수 있고, 이에 따라 공통 소스 개구부(Twl-c)의 확장을 위한 식각 공정이 정밀하게 조절될 수 있다. 또한, 인접한 공통 소스 연장 영역(122) 사이의 간격이 작더라도, 메탈층(182)과 지지층(120c-2)과의 사이, 및 메탈층(182)과 공통 소스 반도체층(120c-1) 사이에 상대적으로 넓은 접촉 면적이 확보될 수 있다. 또한 인접한 공통 소스 연장 영역(122) 사이의 간격이 작더라도 상대적으로 큰 부피를 갖는 공통 소스 영역(120)이 형성될 수 있으므로, 반도체 장치(100c)의 안정적 구동이 가능할 수 있다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다. 도 7 내지 도 16에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 기판(110) 상에 분리 절연층(112)을 형성하고, 분리 절연층(112) 상에 베이스층(114)을 형성할 수 있다. 이후, 베이스층(114) 상에 제1 하부 절연층(116)을 형성할 수 있다.
예시적인 실시예들에 있어서, 분리 절연층(112) 및 제1 하부 절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성할 수 있다. 베이스층(114)은 예를 들어 폴리실리콘 등의 반도체 물질을 사용하여 CVD 공정 또는 ALD 공정에 의해 형성할 수 있다. 베이스층(114)의 형성 공정에서 n형 도전형을 갖는 불순물들을 인시츄(in situ) 도핑할 수 있다.
이후, 제1 하부 절연층(116) 상에 도전층(도시되지 않음)을 형성하고, 상기 도전층 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전층을 패터닝함으로써 복수의 제1 희생층(222S)을 형성할 수 있다. 예를 들어 복수의 제1 희생층(222S)은 폴리실리콘을 사용하여 형성될 수 있다. 그러나, 복수의 제1 희생층(222S)의 물질이 이에 한정되는 것은 아니며, 복수의 제1 희생층(222S) 아래에 배치되는 제1 하부 절연층(116) 및 후속 공정에서 형성될 게이트 몰드 구조(230) 내의 제2 희생층(230S)과의 식각 선택비를 갖는 물질이라면 어느 것이라도 복수의 제1 희생층(222S)으로 사용될 수 있다.
복수의 제1 희생층(222S) 및 제1 하부 절연층(116) 상에 절연 물질을 사용하여 복수의 제1 희생층(222S) 사이의 공간을 채운 후, 복수의 제1 희생층(222S) 상면이 노출될 때까지 평탄화 공정 등에 의해 상기 절연 물질 상부를 제거하여 제2 하부 절연층(126)을 형성할 수 있다.
이후, 제2 하부 절연층(126) 상에 복수의 층간 절연층(160) 및 복수의 제2 제2 희생층(230S)을 교대로 형성하여, 복수의 층간 절연층(160)과 복수의 제2 희생층(230S)이 교대 적층된 게이트 몰드 구조(230)를 형성할 수 있다. 복수의 제2 희생층(230S) 및 복수의 층간 절연층(160)의 개수 또는 이들 각각의 두께는 반도체 장치(100)의 용량 및 설계에 따라 달라질 수 있다. 예를 들어, 복수의 층간 절연층(160) 중 최하부 층간 절연층(161)의 두께는 나머지 층간 절연층(160)의 두께보다 더 크거나 동일하게 형성될 수 있다. 또한 복수의 층간 절연층(160) 중 최상부 층간 절연층(165)의 두께는 나머지 층간 절연층(160)의 두께보다 더 크게 형성될 수 있다
비교예에 따른 반도체 장치의 경우, 선택적 에피택셜 공정(SEG) 공정을 위해 최하부 층간 절연층 또는 최하부의 희생층이 비교적 두껍게 형성될 수 있다. 그러나, 예시적인 실시예에 따르면, 상기 SEG 공정이 수행되지 않기 때문에 최하부 층간 절연층(161) 또는 최하부의 제2 희생층(230S)이 다른 층간 절연층(160) 또는 다른 제2 희생층(230S)과 각각 실질적으로 동일한 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 층간 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 복수의 제2 희생층(230S)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 복수의 층간 절연층(160)과 복수의 제2 희생층(230S)은 서로에 대하여 식각 선택비를 갖고, 또한 복수의 제1 희생층(222S)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 복수의 제1 희생층(222S)이 폴리실리콘을 포함하고, 복수의 층간 절연층(160)은 실리콘 산화물을 포함하며, 복수의 제2 희생층(230S)은 실리콘 질화물을 포함할 수 있다.
이후, 게이트 몰드 구조(230)를 관통하여 제1 희생층(222S)의 상면을 노출시키는 채널 홀(Hch)이 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 몰드 구조(230) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 희생층(222S)의 상면이 노출될 때까지 복수의 층간 절연층(160) 및 복수의 제2 희생층(230S)을 순차적으로 이방성 식각하여 채널 홀(Hch)이 형성될 수 있다.
도 8을 참조하면, 채널 홀(Hch)에 의해 노출된 제1 희생층(222S)을 선택적 식각 공정에 의해 제거하여, 제1 희생층(222S)이 제거된 부분에 제1 리세스(R1)를 형성할 수 있다. 이에 따라 채널 홀(Hch)이 기판(110)의 상면에 수직한 제3 방향(z 방향)을 따라 연장되고, 제1 리세스(R1)는 기판(110)의 상면에 평행한 제2 방향(y 방향)을 따라 연장되며, 채널 홀(Hch)의 바닥부는 제1 리세스(R1)와 연통될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 식각 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다.
도 9를 참조하면, 채널 홀(Hch)의 내벽과 제1 리세스(R1)의 내벽 상에 ALD 공정, CVD 공정 등을 사용하여 블로킹 절연층(146), 전하 저장층(144) 및 터널링 절연층(142)을 순차적으로 형성할 수 있다. 여기서, 블로킹 절연층(146), 전하 저장층(144) 및 터널링 절연층(142)은 통틀어 게이트 절연층(140)으로 지칭할 수 있다. 블로킹 절연층(146), 전하 저장층(144) 및 터널링 절연층(142)의 물질은 도 2 및 도 3을 참조로 설명한 바를 참조한다.
게이트 절연층(140)은 채널 홀(Hch)의 내벽과 제1 리세스(R1)의 내벽 상에 콘포말하게 형성될 수 있다. 여기서는 편의상 채널 홀(Hch)의 내벽 상에 배치되는 게이트 절연층(140) 부분을 제1 게이트 절연층(140-1)으로, 제1 리세스(R1)의 내벽 상에 배치되는 게이트 절연층(140) 부분을 제2 게이트 절연층(140-2)으로 지칭하도록 한다.
이후, 채널 홀(Hch)의 내벽과 제1 리세스(R1)의 내벽 상에 도전층(122P)을 형성할 수 있다. 예를 들어, 도전층(122P)은 폴리실리콘을 사용하여 형성될 수 있고, 도전층(122P)을 형성하는 과정에서 n형 불순물이 인시츄 도핑될 수 있다. 도 9에 예시적으로 도시된 것과 같이, 도전층(122P)은 제1 리세스(R1)의 내부를 완전히 채우는 한편 채널 홀(Hch)의 내부를 완전히 채우지 않는 두께로 형성될 수 있다.
다른 실시예들에 있어서, 채널 홀(Hch)의 내벽과 제1 리세스(R1)의 내벽 상에 도전층(122P)을 소정의 두께로 형성한 후, 채널 홀(Hch) 내벽 상에 배치되는 도전층(122P) 부분을 에치백 공정 등에 의해 제거하고, 제1 리세스(R1)의 내부가 완전히 채워질 때까지 다시 채널 홀(Hch)의 내벽과 제1 리세스(R1)의 내벽 상에 도전층(122P)을 형성할 수도 있다.
도 10을 참조하면, 채널 홀(Hch)의 측벽 상에 형성되는 도전층(122P)(도 9 참조)을 에치백 공정 등에 의해 제거함으로써 제1 리세스(R1)의 내부를 채우는 공통 소스 연장 영역(122)을 남길 수 있다. 이 때, 채널 홀(Hch)의 측벽에는 제1 게이트 절연층(140-1)이 노출될 수 있다.
도 11을 참조하면, 게이트 몰드 구조(230) 상면 및 채널 홀(Hch)의 내벽 상에 채널층(130)을 형성할 수 있다. 예를 들어, 채널층(130)은 폴리실리콘을 사용하여 ALD 공정, CVD 공정 등에 의해 형성될 수 있다. 채널층(130)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있고, 또는 n형 불순물 또는 p형 불순물이 소량 도핑된 폴리실리콘을 사용하여 형성될 수도 있다. 채널층(130)은 채널 홀(Hch)의 바닥부에서 공통 소스 연장 영역(122)의 상면과 접촉할 수 있다.
비교예에 따른 반도체 장치에 따르면, 채널 홀 바닥부에 SEG 공정에 의해 바디 콘택용 반도체 층을 소정의 높이까지 형성하고, 상기 채널 홀 측벽 및 상기 반도체 층 상면 상에 게이트 절연층을 형성한다. 이후 이방성 식각 공정에 의해 상기 채널 홀 바닥부의 상기 게이트 절연층 부분을 제거하여 상기 반도체 층의 상면을 노출시킨 후, 상기 채널 홀 내벽 상에 채널층을 형성한다. 이 때, 상기 반도체 층의 형성 공정의 난이도가 높거나(예를 들어, 상기 반도체층 높이의 정밀한 조절이 어렵거나) 및/또는 게이트 절연층 제거 공정의 난이도가 높을 수 있다(예를 들어, 사이즈가 작은 채널 홀 바닥부의 상기 게이트 절연층 제거의 정밀한 조절이 어려울 수 있다). 따라서 일부 채널 홀 내에서는 상기 반도체 층과 상기 채널 홀이 접촉하지 않거나 접촉 면적이 작아질 수 있고, 이에 따라 상기 반도체 장치의 신뢰성 문제가 발생할 수 있다.
그러나 예시적인 실시예들에 따른 제조 방법에 따르면, 상기 SEG 공정 또는 상기 게이트 절연층의 이방성 식각 공정이 수행되지 않는다. 따라서 상대적으로 작은 사이즈의 채널 홀(Hch) 내에서도 공통 소스 연장 영역(122)과 채널층(130) 사이의 충분한 접촉이 확보될 수 있다.
도 11에는 채널층(130)이 채널 홀(Hch)을 완전히 채우지 않고 채널 홀(Hch)의 내벽 상에 콘포말하게 형성되는 것이 예시적으로 도시되었으나, 이와는 달리 채널층(130)이 채널 홀(Hch) 내벽을 완전히 채우도록 형성될 수도 있다.
도 12를 참조하면, 채널층(130) 상에 채널 홀(Hch) 내부를 채우는 매립 절연층(175)을 형성할 수 있다. 이후, 매립 절연층(175) 상측 일부를 제거하여 채널 홀(Hch) 상부를 다시 오픈하고, 오픈된 상기 채널 홀(Hch)을 도전층(도시 생략)을 사용하여 채움으로써, 채널 홀(Hch) 내부에서 매립 절연층(175)을 둘러싸는 실린더 형상의 채널층(130)이 형성될 수 있다. 채널층(130)의 최상면은 게이트 몰드 구조(230)(도 11 참조)의 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다.
이후 게이트 몰드 구조(230) 및 채널층(130) 상에 상부 절연층(192)을 형성하고, 상부 절연층(192) 및 게이트 몰드 구조(230)를 식각하여 베이스층(114)을 노출시키는 공통 소스 개구부(Twl)를 형성할 수 있다. 공통 소스 개구부(Twl)는 제2 방향(y 방향)으로 연장하고, 제1 방향(x 방향)을 따라 서로 이격된 구조로 형성될 수 있다. 이러한 공통 소스 개구부(Twl)는 분리용 트렌치 또는 워드 라인 컷에 해당할 수 있다.
이때, 도 12에 예시적으로 도시된 것과 같이, 공통 소스 개구부(Twl)에 의해 베이스층(114) 상측 일부분이 리세스될 수 있다.
이후, 공통 소스 개구부(Twl)에 의해 노출되는 복수의 제2 희생층(230S)(도 11 참조)을 선택적으로 제거하고, 공통 소스 개구부(Twl)와 복수의 제2 희생층(230S)이 제거된 부분에 메탈층을 형성한다. 상기 메탈층은 예컨대 텅스텐으로 형성될 수 있다. 이후, 공통 소스 개구부(Twl)에 대응하는 부분을 다시 이방성 식각하여 복수의 제2 희생층(230S)이 제거된 부분에만 메탈층이 남도록 함으로써, 복수의 게이트 전극(150)을 형성한다.
도 13을 참조하면, 공통 소스 개구부(Twl)의 내벽 상에 절연층을 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 공통 소스 개구부(Twl)의 측벽 상에 절연 스페이서(184)를 형성할 수 있다.
이후, 공통 소스 개구부(Twl)의 바닥부에 노출된 베이스층(114)을 제거하여 공통 소스 개구부(Twl)의 바닥부를 확장할 수 있다. 상기 베이스층(114)의 제거 공정은 습식 공정 또는 건식 공정을 포함하는 선택적 식각 공정일 수 있다.
확장된 공통 소스 개구부(Twl)의 상기 바닥부는 제2 리세스(R2)로 지칭할 수 있다. 제2 리세스(R2)는 공통 소스 개구부(Twl)의 상기 바닥부와 연통될 수 있다. 제2 리세스(R2)는 그 상부(top)와 바닥부가 각각 제1 하부 절연층(116) 및 분리 절연층(112)에 의해 한정되고, 그 측벽부가 베이스층(114)에 의해 한정되는 공간일 수 있다.
도 14를 참조하면, 공통 소스 개구부(Twl)의 측벽 상에 예를 들어 폴리실리콘을 사용하여 보호 라이너(240)을 형성할 수 있다. 구체적으로, 공통 소스 개구부(Twl)의 내벽 및 상부 절연층(192) 상에 도전층(도시 생략)을 매우 얇은 두께로 형성한 후 상기 도전층에 이방성 식각 공정을 수행하여 공통 소스 개구부(Twl)의 측벽 상에만 보호 라이너(240)를 남길 수 있다.
이후, 제2 리세스(R2)(도 13 참조)에 의해 노출되는 제1 하부 절연층(116), 제2 하부 절연층(126) 및 절연 스페이서(184) 부분을 제거하여 확장된 제2 리세스(R2-e)를 형성할 수 있다. 확장된 제2 리세스(R2-e)에 의해 공통 소스 연장 영역(122)의 바닥면 및 측벽을 둘러싸는 제2 게이트 절연층(140-2)이 노출될 수 있다. 이후 확장된 제2 리세스(R2-e)에 의해 노출된 제2 게이트 절연층(140-2)을 더 제거하여 공통 소스 연장 영역(122)의 바닥면 일부분 및 측벽 일부분을 노출시킬 수 있다.
확장된 제2 리세스(R2-e)를 형성하는 과정에서, 공통 소스 연장 영역(122)과 베이스층(114) 사이의 제1 하부 절연층(116) 및 제2 게이트 절연층(140-2) 부분이 함께 제거되어 언더컷 영역(116-u)이 형성될 수 있다. 언더컷 영역(116-u)의 형상 또는 크기는 설명 편의를 위하여 예시적으로 그려진 것이며, 상기 제거 공정의 조건 및/또는 제2 게이트 절연층(140-2)의 물질 구성에 따라 도 14에 예시적으로 도시된 것과는 다른 형상 또는 크기를 가질 수 있다.
도 15를 참조하면, 공통 소스 개구부(Twl)와 확장된 제2 리세스(R2-e) 내벽상에 도전층을 형성하고, 공통 소스 개구부(Twl)에 대응되는 부분을 다시 이방성 식각하여 확장된 제2 리세스(R2-e) 내부에만 상기 도전층이 남도록 함으로써, 공통 소스 영역(120)을 형성할 수 있다. 공통 소스 영역(120)은 폴리실리콘을 사용하여 형성할 수 있고, 상기 공통 소스 영역(120)을 형성하는 동안 n형 도전형을 갖는 불순물이 인시츄 도핑될 수 있다. 이와는 달리, 도핑되지 않은 폴리실리콘을 사용하여 공통 소스 영역(120)을 형성한 후에, n형 도전형을 갖는 불순물을 이온 주입 공정 등에 의해 공통 소스 영역(120) 내로 주입시킬 수도 있다.
선택적으로, 보호 라이너(240)가 제거될 수 있다.
도 16을 참조하면, 상부 절연층(192) 상에 및 공통 소스 개구부(Twl) 내에 도전층(도시 생략)을 형성하고, 상부 절연층(192) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 공통 소스 개구부(Twl)를 채우는 메탈층(182)을 형성할 수 있다.
선택적으로, 메탈층(182)을 형성하기 전에 공통 소스 영역(120) 상에 메탈실리사이드층을 형성할 수 있다. 또는 메탈층(182)을 형성한 이후에 공통 소스 영역(120)과 메탈층(182) 사이에 메탈 실리사이드층을 형성할 수도 있다.
전술한 공정을 수행하여 반도체 장치(100)가 완성될 수 있다.
상기 반도체 장치(100)의 제조 방법에 따르면, SEG 공정 또는 게이트 절연층의 이방성 식각 공정이 수행되지 않는다. 따라서 단순화된 공정에 의해 신뢰성이 향상된 반도체 장치(100)를 제조할 수 있다.
한편, 도 12를 참조로 설명한 공통 소스 개구부(Twl)를 형성하기 위한 공정에서, 베이스층(114) 상측의 리세스되는 깊이에 따라 도 4에 따른 반도체 장치(100a)가 형성되거나, 도 5에 따른 반도체 장치(100b)가 형성될 수 있다. 예를 들어, 베이스층(114)의 상측이 상대적으로 깊이 제거된 경우, 확장된 제2 리세스(R2-e)의 상면에 높이 차이가 발생할 수 있고, 이에 따라 확장된 제2 리세스(R2-e)를 채우는 공통 소스 영역(120a) 상면에 오목부(120a-c)가 형성될 수 있다. 이러한 경우에 도 4에 따른 반도체 장치(100a)가 형성될 수 있다. 반대로, 베이스층(114)의 상측이 상대적으로 얕게 제거된 경우 확장된 제2 리세스(R2-e)의 상면이 공통 소스 연장 영역(122)의 상면 레벨(LV3)과 실질적으로 동일한 레벨에 위치할 수 있고, 이러한 경우에 도 5에 따른 반도체 장치(100b)가 형성될 수 있다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 장치(100c)의 제조 방법을 나타내는 단면도들이다. 도 17 내지 도 19에서, 도 1 내지 도 16에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
우선, 도 7을 참조로 설명한 공정을 수행하여 기판(110) 상에 분리 절연층(112), 베이스층(114), 제1 하부 절연층(116)과 복수의 제1 희생층(222S)을 형성할 수 있다.
복수의 제1 희생층(222S)과 제1 하부 절연층(116) 상에 절연 물질을 사용하여 콘포말하게 절연 라이너(242)를 형성할 수 있다. 절연 라이너(242)는 복수의 제1 희생층(222S)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
이후, 절연 라이너(242) 상에 도전층(도시 생략)을 형성하여 복수의 제1 희생층(222S) 사이의 공간을 채우고, 절연 라이너(242) 상면이 노출될 때까지 상기 도전층의 상부를 평탄화하여 복수의 제1 희생층(222S) 사이에 배치되는 지지층(120c-2)을 형성할 수 있다. 지지층(120c-2)은 절연 라이너(242) 상면과 동일한 레벨 상에 형성되는 상면을 가질 수 있다.
이후, 도 8 내지 도 12를 참조로 설명한 공정들을 수행하여 채널층(130) 및 층간 절연층(160) 상에 상부 절연층(192)이 형성되는 구조를 완성한다.
도 18을 참조하면, 상부 절연층(192) 및 게이트 몰드 구조(230)를 식각하여 지지층(120c-2)을 노출시키는 공통 소스 개구부(Twl-c)를 형성할 수 있다.
도 19를 참조하면, 공통 소스 개구부(Twl-c)의 바닥부에 노출되는 지지층(120c-2)을 더 제거하고, 제1 하부 절연층(116) 및 베이스층(114)을 순차적으로 제거하여 공통 소스 개구부(Twl-c)의 바닥부와 연통되는 확장된 제2 리세스(R2-ec)가 형성될 수 있다.
이후, 도 12 내지 도 16을 참조로 설명한 공정들을 수행하여 반도체 장치(100c)가 완성될 수 있다.
전술한 제조 방법에 따르면, 공통 소스 개구부(Twl-c) 및 확장된 제2 리세스(R2-ec)를 형성하기 위한 공정에서, 지지층(120c-2)은 식각 정지층으로서 작용할 수 있고, 이에 따라 공통 소스 개구부(Twl-c)의 확장을 위한 식각 공정이 정밀하게 조절될 수 있다. 또한, 공통 소스 연장 영역(122) 사이의 간격이 작더라도, 메탈층(182)과 지지층(120c-2)과의 사이, 및 메탈층(182)과 공통 소스 반도체층(120c-1) 사이에 상대적으로 넓은 접촉 면적이 확보될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 110: 기판
112: 분리 절연층 114: 베이스층
116: 하부 절연층 120: 공통 소스 영역
120c-1: 공통 소스 반도체층 120c-2: 지지층
122: 공통 소스 연장 영역 180: 분리 영역
182: 메탈층 184: 절연 스페이서

Claims (20)

  1. 기판 상에 배치되며, 각각 게이트 절연층과 채널층을 가지며 상기 기판 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조물;
    상기 기판과 상기 복수의 채널 구조물 사이에 배치되며, n형 도전형을 갖는 제1 반도체층을 포함하는 공통 소스 연장 영역;
    상기 공통 소스 연장 영역 상에 배치되며 상기 복수의 채널 구조물 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들;
    상기 기판 상에서 상기 공통 소스 연장 영역과 접촉하며, n형 도전형을 갖는 제2 반도체층을 포함하는 공통 소스 영역;을 포함하고,
    상기 복수의 채널 구조물 각각의 상기 게이트 절연층은 상기 공통 소스 연장 영역의 상면 및 바닥면의 적어도 일부분을 덮도록 연장되고,
    상기 공통 소스 연장 영역의 바닥면 일부분이 상기 공통 소스 영역과 접촉하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 게이트 절연층의 일부분이 상기 채널층의 측벽으로부터 연장되고, 상기 게이트 절연층의 상기 일부분이 상기 공통 소스 연장 영역의 상면, 측벽 및 바닥면의 일부분을 둘러싸는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제2 반도체층은 상기 공통 소스 연장 영역의 상면보다 낮거나 같은 레벨에 배치되는 상면을 갖는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 공통 소스 연장 영역과 상기 기판 사이에 배치되며, n형 도전형을 갖는 베이스층; 및
    상기 베이스층과 상기 공통 소스 연장 영역 사이에 배치되는 하부 절연층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 청구항 5에 있어서,
    상기 공통 소스 영역은 상기 베이스층의 바닥면과 동일 레벨에 배치되는 바닥면을 가지며,
    상기 하부 절연층에 의해 상기 복수의 채널홀이 상기 기판으로부터 전기적으로 절연되는 것을 특징으로 하는 반도체 장치.
  7. 청구항 5에 있어서,
    상기 공통 소스 연장 영역과 상기 하부 절연층 사이에 상기 게이트 절연층의 일부분이 개재되는 것을 특징으로 하는 반도체 장치.
  8. 청구항 5에 있어서,
    상기 공통 소스 연장 영역과 상기 베이스층 사이의 상기 하부 절연층 부분에 언더컷 영역이 형성되고,
    상기 공통 소스 영역은, 상기 언더컷 영역을 채우며 상기 하부 절연층과 접촉하는 돌출부를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 공통 소스 영역은,
    상기 제2 반도체층 상에 배치되고, 상기 공통 소스 연장 영역과 이격되어 배치되며, 상기 공통 소스 영역의 상기 제2 반도체층에 의해 상기 공통 소스 연장 영역과 전기적으로 연결되는 지지층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 지지층의 상면은 상기 공통 소스 연장 영역의 상면보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  11. 청구항 9에 있어서,
    상기 공통 소스 영역 상에 배치되는 공통 소스 라인으로서, 상기 지지층이 상기 공통 소스 라인의 하부 측벽을 둘러싸는 상기 공통 소스 라인을 더 포함하는 반도체 장치.
  12. 기판 상에 배치되며, n형 도전형을 갖는 베이스층;
    상기 베이스층 상에 배치되며, n형 도전형을 갖는 제1 반도체층을 포함하는 공통 소스 연장 영역;
    상기 공통 소스 연장 영역 상에 배치되며 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 각각 게이트 절연층과 채널층을 갖는 복수의 채널 구조물;
    상기 공통 소스 연장 영역 상에 배치되며 상기 복수의 채널 구조물 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들;
    상기 기판 상에서 상기 공통 소스 연장 영역의 바닥면 일부분과 접촉하며, n형 도전형을 갖는 제2 반도체층을 포함하는 공통 소스 영역;을 포함하고,
    상기 복수의 채널 구조물 각각의 상기 게이트 절연층의 일부분은 상기 공통 소스 연장 영역의 상면 및 바닥면의 적어도 일부분을 덮도록 연장되는 것을 특징으로 하는 반도체 장치.
  13. 청구항 12에 있어서,
    상기 베이스층과 상기 공통 소스 연장 영역 사이에 배치되는 하부 절연층을 더 포함하고,
    상기 하부 절연층에 의해 상기 복수의 채널 구조물이 상기 기판으로부터 전기적으로 절연되는 것을 특징으로 하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 공통 소스 연장 영역과 상기 베이스층 사이의 상기 하부 절연층 부분에는 언더컷 영역이 형성되고,
    상기 공통 소스 영역은 상기 언더컷 영역을 채우며 상기 하부 절연층과 접촉하는 돌출부를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 청구항 12에 있어서,
    상기 공통 소스 영역의 바닥면은 상기 베이스층의 바닥면과 동일 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  16. 청구항 12에 있어서,
    상기 공통 소스 영역은,
    상기 제2 반도체층 상에 배치되고, 상기 공통 소스 연장 영역의 상면보다 높은 레벨에 위치하는 상면을 갖는 지지층을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 기판 상에 희생층을 형성하는 단계;
    상기 희생층 상에 교대로 배치되는 복수의 제1 물질층과 복수의 제2 물질층을 포함하는 게이트 몰드 구조를 형성하는 단계;
    상기 게이트 몰드 구조를 관통하여 상기 희생층을 노출시키는 복수의 채널홀을 형성하는 단계;
    상기 희생층을 제거하여 제1 리세스를 형성하는 단계;
    상기 제1 리세스의 내벽 및 상기 복수의 채널홀의 내벽 상에 게이트 절연층을 형성하는 단계;
    상기 제1 리세스를 채우는 공통 소스 연장 영역을 형성하는 단계;
    상기 게이트 몰드 구조를 관통하는 공통 소스 개구부를 형성하는 단계; 및
    상기 공통 소스 개구부의 바닥부를 채우는 공통 소스 영역을 형성하는 단계;를 포함하는 반도체 장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 공통 소스 연장 영역을 형성하는 단계는,
    n형 도전형을 갖는 제1 반도체층으로 상기 제1 리세스 내부를 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 청구항 17에 있어서,
    상기 희생층을 형성하는 단계 이전에,
    상기 기판 상에 n형 도전형을 갖는 베이스층을 형성하는 단계를 더 포함하고,
    상기 공통 소스 개구부를 형성하는 단계 이후에,
    상기 공통 소스 개구부에 의해 노출되는 상기 베이스층의 일부분을 제거하여 상기 공통 소스 개구부의 상기 바닥부를 확장하는 단계를 더 포함하고,
    상기 공통 소스 영역은 상기 공통 소스 개구부의 확장된 상기 바닥부를 채우는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 청구항 19에 있어서,
    상기 공통 소스 개구부의 상기 바닥부를 확장하는 단계는,
    상기 공통 소스 연장 영역의 바닥면이 노출되도록 상기 게이트 절연층의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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