KR20210015078A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20210015078A
KR20210015078A KR1020190093370A KR20190093370A KR20210015078A KR 20210015078 A KR20210015078 A KR 20210015078A KR 1020190093370 A KR1020190093370 A KR 1020190093370A KR 20190093370 A KR20190093370 A KR 20190093370A KR 20210015078 A KR20210015078 A KR 20210015078A
Authority
KR
South Korea
Prior art keywords
layer
channel
gate
disposed
bit line
Prior art date
Application number
KR1020190093370A
Other languages
English (en)
Inventor
손영환
강서구
한지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190093370A priority Critical patent/KR20210015078A/ko
Priority to DE102020109683.6A priority patent/DE102020109683A1/de
Priority to US16/844,429 priority patent/US11729972B2/en
Priority to CN202010721833.2A priority patent/CN112310088A/zh
Priority to SG10202007137WA priority patent/SG10202007137WA/en
Priority to JP2020127280A priority patent/JP2021027347A/ja
Publication of KR20210015078A publication Critical patent/KR20210015078A/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H01L27/11524—
    • H01L27/11529—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물의 측벽 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 게이트 전극; 및 상기 복수의 게이트 전극 각각과 상기 채널 구조물 사이에 배치되는 게이트 절연층을 포함하고, 상기 채널 구조물은 상기 제1 방향으로 연장되는 바디 게이트층; 상기 바디 게이트층의 측벽을 둘러싸는 전하 저장 구조물; 및 상기 전하 저장 구조물의 측벽을 둘러싸는 채널층을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor devices and operating method for the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 동작 방법에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치 및 이의 동작 방법 및 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 수직 방향으로 적층되는 게이트 전극층의 개수가 증가되고, 이에 따라 제조 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 수직 높이를 가지면서도 전기적 특성이 향상될 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 수직 높이를 가지면서도 전기적 특성이 향상될 수 있는 반도체 장치의 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물로서, 상기 제1 방향으로 연장되는 바디 게이트층; 상기 바디 게이트층의 측벽을 둘러싸는 전하 저장 구조물; 및 상기 전하 저장 구조물의 측벽을 둘러싸는 채널층을 포함하는, 상기 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물의 측벽 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 게이트 전극; 및 상기 복수의 게이트 전극 각각과 상기 채널 구조물 사이에 배치되는 게이트 절연층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 게이트 전극; 상기 복수의 게이트 전극을 관통하여 상기 제1 방향으로 연장되는 채널홀 내에 배치되는 채널 구조물로서, 상기 채널홀의 내벽 상에 배치되는 채널층; 및 상기 채널홀의 내벽 상에서 상기 채널층 상에 배치되는 전하 저장 구조물을 포함하는, 상기 채널 구조물; 및 상기 복수의 게이트 전극 각각과 상기 채널층 사이에 배치되며, 상기 복수의 게이트 전극 각각의 상면 및 바닥면을 커버하는 게이트 절연층을 포함하고, 상기 채널층은 상기 복수의 게이트 전극 각각과 상기 전하 저장 구조물 사이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물로서, 상기 제1 방향으로 연장되는 바디 게이트층; 상기 바디 게이트층의 측벽을 둘러싸는 전하 저장 구조물; 및 상기 전하 저장 구조물의 측벽을 둘러싸는 채널층을 포함하는, 상기 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물의 측벽 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 게이트 전극; 상기 복수의 게이트 전극 각각과 상기 채널 구조물 사이에 배치되는 게이트 절연층; 상기 복수의 게이트 전극 중 최상부의 게이트 전극보다 높은 레벨에 형성되고, 상기 채널층 상에 배치되는 비트 라인 패드; 상기 비트 라인 패드에 연결되는 비트 라인 콘택; 및 상기 비트 라인 콘택에 연결되며 상기 기판의 상면에 평행한 제2 방향으로 연장되는 비트 라인을 포함한다.
본 발명의 기술적 사상에 의한 반도체 장치는, 바디 게이트층, 전하 저장 구조물, 및 채널층을 포함하는 채널 구조물과, 채널층 측벽 상에서 수직 방향으로 이격되는 복수의 게이트 전극을 포함한다. 따라서, 상기 전하 저장 구조물과 상기 게이트 전극 사이에 상기 채널층이 배치된다. 상기 반도체 장치는 채널홀 바닥부에 에피택셜 공정에 의해 셀 콘택층을 형성하는 공정 또는 채널홀 바닥부에서 전하 저장 구조물 일부분을 식각하는 공정과 같은 난이도가 높은 제조 공정을 필요로 하지 않을 수 있고, 통상의 반도체 장치에 비하여 수직 방향으로의 높이 증가, 즉 높은 집적도의 반도체 장치를 구현할 수 있다. 또한 상기 반도체 장치는 바디 게이트층에 프로그래밍 전압을 인가하여 프로그래밍 동작을 수행함으로써 인접 워드 라인 간에 발생할 수 있는 디스터번스(disturbance)가 감소되어 향상된 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1 부분의 개략적인 사시도이다.
도 4a 및 도 4b는 도 2의 A2 부분의 확대 평면도들이다.
도 5는 도 2의 B1-B1' 선을 따른 단면도이다.
도 6은 도 2의 B2-B2' 선을 따른 단면도이다.
도 7은 도 6의 CX1 부분의 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 예시적인 프로그래밍 동작에서 프로그래밍되는 메모리 셀에 인가되는 프로그래밍 전압의 타이밍도를 나타낸다.
도 9는 예시적인 실시예들에 따른 프로그래밍 동작에서 프로그램 스트링, 인히빗 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다.
도 10은 도 9의 스텝 3에서 프로그래밍되는 메모리 셀에 포함된 구성요소들의 개략적인 에너지 밴드 다이어그램을 나타낸다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 예시적인 독출 동작에서 독출이 수행되는 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 예시적인 소거 동작에서 소거가 수행되는 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 도 13의 CX2 부분의 확대 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 16은 도 15의 CX3 부분의 확대 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 18은 도 17의 CX4 부분의 확대 단면도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 21 내지 도 30은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
도 31 및 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
도 33 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 메모리 셀 스트링들(MCS11 내지 MCS33), 워드 라인들(WL1 내지 WL8), 그라운드 선택 라인(GSL), 스트링 선택 라인(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다.
제1 비트 라인(BL1), 제1 바디 게이트 라인(BGL1), 및 공통 소스 라인(CSL) 사이에 메모리 셀 스트링들(MCS11, MCS21, MCS31)이 제공되고, 제2 비트 라인(BL2), 제2 바디 게이트 라인(BGL2), 및 공통 소스 라인(CSL) 사이에 메모리 셀 스트링들(MCS12, MCS22, MCS32)이 제공되며, 제3 비트 라인(BL3), 제3 바디 게이트 라인(BGL3), 및 공통 소스 라인(CSL) 사이에 메모리 셀 스트링들(MCS13, MCS23, MCS33)이 제공된다. 각 메모리 셀 스트링들(예를 들어, MCS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCT1 내지 MCT8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MCT1 내지 MCT8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 도 1에서는 세 개의 스트링 선택 라인들(SSL1 내지 SSL3)이 동일 높이의 워드 라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이다. 도 3은 도 2의 A1 부분의 개략적인 사시도이고, 도 4a 및 도 4b는 도 2의 A2 부분의 확대 평면도들이다. 도 5는 도 2의 B1-B1' 선을 따른 단면도이고, 도 6은 도 2의 B2-B2' 선을 따른 단면도이며, 도 7은 도 6의 CX1 부분의 확대도이다. 도 2 내지 도 4b에서, 도시 및 이해의 편의를 위하여 반도체 장치(100)의 일부 구성들만이 개략적으로 표시되었다.
도 2 내지 도 7을 참조하면, 기판(110)은 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR) 상에는 메모리 셀 어레이(MCA)가 배치될 수 있고, 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다. 주변회로 영역(PERI) 상에는 메모리 셀 어레이(MCA)를 구동하기 위한 주변회로 트랜지스터(190T)가 배치될 수 있다. 주변회로 트랜지스터(190T)는 주변회로 활성 영역(192)과, 주변회로 활성 영역(192) 상에 배치되는 주변회로 게이트 전극(194), 주변회로 활성 영역(192) 및 주변회로 게이트 전극(194)에 연결되는 주변회로 콘택(196)을 포함할 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 배치되는 메모리 셀 어레이(MCA)를 주변회로 트랜지스터(190T)에 연결하기 위한 패드부(PAD)가 형성되는 영역일 수 있다.
기판(110)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110)의 메모리 셀 영역(MCR) 상에는 복수의 제1 절연층(120)과 복수의 게이트 전극(130)이 기판(110)의 주면(110M)에 수직한 제3 방향(Z 방향)을 따라 교대로 배치될 수 있다. 예를 들어, 기판(110) 상에는 제1 절연층(120)과 게이트 전극(130)이 교대로 및 반복적으로 배치될 수 있다. 최상부의 게이트 전극(130) 상에는 제2 절연층(122)이 배치될 수 있다.
복수의 게이트 전극(130)은 금속층(130M)과, 금속층(130M)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(130UB)을 포함할 수 있다. 도전 배리어층(130UB)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있다. 금속층(130M)은 코발트(Co), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 복수의 게이트 전극(130) 각각은 제3 방향(Z 방향)을 따라 약 1 내지 30 nm의 두께를 가질 수 있다. 그러나 복수의 게이트 전극(130) 각각의 두께가 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 복수의 게이트 전극(130)은 메모리 셀 스트링(MCS11 내지 MCS33)(도 1 참조)을 구성하는 그라운드 선택 라인(GSL1 내지 GSL3), 워드 라인(WL1 내지 WL8) 및 스트링 선택 라인(SSL1 내지 SSL3)에 대응될 수 있다. 예를 들어, 최하부의 게이트 전극(130)은 그라운드 선택 라인(GSL1 내지 GSL3)으로 기능하고, 최상부의 게이트 전극(130)은 스트링 선택 라인(SSL1 내지 SSL3)으로 기능하며, 나머지 게이트 전극(130)은 워드 라인(WL1 내지 WL8)으로 기능할 수 있다. 일부 실시예들에서, 최상부의 게이트 전극(130) 바로 아래에 배치되는 게이트 전극(130) 또는 최하부의 게이트 전극(130) 바로 위에 배치되는 게이트 전극(130)은 더미 워드 라인으로 기능할 수도 있다. 이에 따라 그라운드 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀(MCT1 내지 MCT8)이 직렬 연결된 메모리 셀 스트링(MCS11 내지 MCS33)이 제공될 수 있다.
복수의 채널 구조물(C140)은 메모리 셀 영역(MCR)에서 기판(110)의 주면(110M)으로부터 복수의 게이트 전극(130)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(C140)은 제1 방향(X 방향), 제2 방향(Y 방향) 및 제4 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(C140)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(C140) 각각은 복수의 게이트 전극(130), 복수의 제1 절연층(120), 및 제2 절연층(122)을 관통하는 채널홀(C140H) 내에 배치될 수 있다. 채널홀(C140H)의 내벽 상에 채널층(142), 전하 저장 구조물(144), 및 바디 게이트층(146)이 순차적으로 배치될 수 있다.
채널층(142)은 채널홀(C140H)의 내벽 상에 콘포말하게 형성되고, 채널층(142)은 기판(110)과 접촉하는 바닥부(142L)를 포함할 수 있다. 채널층(142)의 바닥부(142L)(또는 채널 구조물(C140)의 바닥면(C142L))는 기판(110)의 주면(110M)보다 낮은 레벨에 배치될 수 있다. 예를 들어, 채널홀(C140H)의 바닥부가 기판(110)의 주면(110M)으로부터 리세스될 수 있고, 채널층(142)의 바닥부(142L)가 채널홀(C140H)의 상기 바닥부에 배치되며 채널홀(C140H)의 바닥부에 배치되는 기판(110)의 상면과 접촉할 수 있다.
전하 저장 구조물(144)은 채널층(142)의 측벽(142IS) 상에 순차적으로 형성된 터널링 유전막(144A), 전하 저장막(144B), 및 블로킹 유전막(144C)을 포함하는 구조를 가질 수 있다. 즉, 채널홀(C140H)의 내벽 상에 순서대로 채널층(142), 터널링 유전막(144A), 전하 저장막(144B), 및 블로킹 유전막(144C)이 배치될 수 있다. 전하 저장 구조물(144)을 이루는 터널링 유전막(144A), 전하 저장막(144B), 및 블로킹 유전막(144C)의 상대적인 두께는 도 7에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
예시적인 실시예들에서, 터널링 유전막(144A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(144B)은 채널층(142)으로부터 터널링 유전막(144A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(144C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
바디 게이트층(146)은 전하 저장 구조물(144) 상에서 채널홀(C140H)의 잔류 공간을 채울 수 있다. 예시적인 실시예들에서, 바디 게이트층(146)은 도핑된 폴리실리콘층을 포함할 수 있으나 이에 한정되는 것은 아니다. 메모리 셀(MCT1 내지 MCT8)(도 1 참조)의 데이터 쓰기 동작, 읽기 동작, 또는 소거 동작이 수행될 때, 바디 게이트층(146)에 바디 게이트 라인(BGL1 내지 BGL3)(도 1 참조)으로부터 소정의 전압(또는 신호)이 인가될 수 있다.
예시적인 실시예들에서, 바디 게이트층(146)은 채널홀(C140H) 내에서 수직 방향(Z 방향)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 바디 게이트층(146)의 상면은 제2 절연층(122)의 상면과 동일한 레벨에 배치될 수 있으며, 바디 게이트층(146)의 바닥면은 최하부의 게이트 전극(130)의 바닥면보다 더 낮은 레벨에 배치될 수 있다. 바디 게이트층(146)의 측벽(146S)과 바닥면은 전하 저장 구조물(144)과 접촉할 수 있다. 예를 들어, 도 7에 도시된 것과 같이, 바디 게이트층(146)의 측벽(146S)을 전하 저장 구조물(144)이 둘러싸고, 전하 저장 구조물(144)의 외측벽(144S)을 채널층(142)이 둘러쌀 수 있다. 채널층(142)의 외측벽을 게이트 전극(130)이 둘러쌀 수 있고, 채널층(142)의 내측벽(142IS)은 전하 저장 구조물(144)의 외측벽(144S)과 접촉할 수 있다.
게이트 전극(130)과 채널 구조물(C140) 사이에는 게이트 절연층(132)이 배치될 수 있다. 게이트 절연층(132)은 게이트 전극(130)과 채널층(142)의 사이와 게이트 전극(130)과 제1 절연층(120)의 사이에 개재될 수 있고, 게이트 전극(130)의 상면(130U)과 게이트 전극(130)의 바닥면(130L)을 커버할 수 있다. 예시적인 실시예들에서, 게이트 절연층(132)은 실리콘 산화물을 포함할 수 있으나 이에 한정되는 것은 아니다.
채널 구조물(C140) 상에는 채널층(142)과 전기적으로 연결되는 비트 라인 패드(150)가 배치될 수 있다. 예를 들어, 도 4a에 도시된 것과 같이 비트 라인 패드(150)는 환형 형상을 가질 수 있고, 비트 라인 패드(150)의 내측벽에 의해 개구부(150OP)가 정의될 수 있다. 비트 라인 패드(150)는 바디 게이트층(146)과는 수직 오버랩되지 않을 수 있고, 이에 따라 비트 라인 패드(150)는 바디 게이트층(146)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 평면도에서 비트 라인 패드(150)의 외측벽이 타원형을 가지고, 비트 라인 패드(150)의 내측벽이 원형을 가질 수 있다. 평면도에서, 비트 라인 패드(150)의 내측벽(예를 들어, 개구부(150OP)의 경계)은 소정의 간격에 의해 바디 게이트층(146)의 측벽을 둘러싸도록 배치될 수 있고, 이에 따라 비트 라인 패드(150)와 바디 게이트층(146)이 서로 이격될 수 있다. 다른 실시예들에서, 비트 라인 패드(150)의 외측벽이 라운드진 사각형, 다각형, 원형, 및 타원형 중 하나를 가질 수 있고, 비트 라인 패드(150)의 내측벽이 라운드진 사각형, 다각형, 원형, 및 타원형 중 하나를 가질 수 있다.
제2 절연층(122) 상에는 제3 절연층(124)이 배치될 수 있고, 제3 절연층(124)이 비트 라인 패드(150)의 측벽을 둘러싸며, 비트 라인 패드(150)와 동일한 수직 레벨에 배치될 수 있다. 제3 절연층(124) 상에는 제4 절연층(126)이 배치될 수 있다.
제4 절연층(126) 상에는 복수의 비트 라인(164)이 제2 방향(Y 방향)으로 연장될 수 있다. 제4 절연층(126)을 관통하는 비트 라인 콘택홀(162H) 내에 비트 라인 콘택(162)이 배치될 수 있고, 비트 라인 콘택(162)은 비트 라인 패드(150)와 비트 라인(164)을 전기적으로 연결할 수 있다. 제4 절연층(126) 상에는 복수의 바디 게이트 라인(168)이 제2 방향(Y 방향)으로 연장될 수 있다. 제4 절연층(126) 및 제3 절연층(124)을 관통하는 바디 게이트 콘택홀(166H) 내에 바디 게이트 콘택(166)이 배치될 수 있고 바디 게이트 콘택(166)은 바디 게이트 라인(168)과 바디 게이트층(146)을 전기적으로 연결할 수 있다. 제4 절연층(126) 상에는 복수의 비트 라인(164)과 복수의 바디 게이트 라인(168)의 측벽을 둘러싸는 제5 절연층(128)이 배치될 수 있다.
예시적인 실시예들에서, 도 4a에 도시된 것과 같이, 비트 라인 콘택(162)은 채널 구조물(C140)의 중심으로부터 예를 들어 제1 방향(X 방향)으로 오프셋되거나 이격될 수 있다. 비트 라인 패드(150)는 제1 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 제2 방향(Y 방향)을 따라 제1 폭(w11)보다 작은 제2 폭(w12)을 가질 수 있다. 이에 따라 비트 라인 패드(150) 상에(예를 들어, 채널 구조물(C140)의 중심으로부터 더욱 멀리 이격된 위치에) 비트 라인 콘택(162)이 배치되고, 바디 게이트층(146) 상에(예를 들어, 채널 구조물(C140)의 중심으로부터 비트 라인 콘택(162)보다 더 가깝게 이격된 위치에) 바디 게이트 콘택(166)이 배치될 수 있고, 복수의 바디 게이트 라인(168)은 복수의 비트 라인(164)과 동일한 레벨에서 배치될 수 있다. 나란히 배치된 2개의 비트 라인(164)이 나란히 배치된 2개의 바디 게이트 라인(168)과 교대로 및 반복적으로 배치될 수 있다.
예시적인 실시예들에서, 도 4a에 도시된 바와 같이, 스트링 분리 절연층(184)과 워드 라인 컷 영역(WLC) 사이에 제2 방향(Y 방향)으로 2개의 채널 구조물(C140)이 배치되는 경우에, 2개의 채널 구조물(C140) 중 하나인 제1 채널 구조물(C140_1)에 연결되는 제1 비트 라인(164_1) 및 제1 바디 게이트 라인(168_1)과, 2개의 채널 구조물(C140) 중 다른 하나인 제2 채널 구조물(C140_2)에 연결되는 제2 비트 라인(164_2) 및 제2 바디 게이트 라인(168_2)이 서로 평행하게 제2 방향(Y 방향)을 따라 연장될 수 있다. 이에 따라, 제1 비트 라인(164_1), 제1 바디 게이트 라인(168_1), 제2 바디 게이트 라인(168_2), 및 제2 비트 라인(164_2)이 제1 방향(X 방향)으로 순차적으로 배치될 수 있다.
다른 실시예에서, 도 4b에 도시된 바와 같이, 제2 방향(Y 방향)으로 나란히 배치되는 2개의 채널 구조물(C140) 중 하나인 제1 채널 구조물(C140_1)에 연결되는 제1 비트 라인(164_1) 및 제1 바디 게이트 라인(168_1)과, 2개의 채널 구조물(C140) 중 다른 하나인 제2 채널 구조물(C140_2)에 연결되는 제2 비트 라인(164_2) 및 제2 바디 게이트 라인(168_2)이 서로 평행하게 제2 방향(Y 방향)을 따라 연장되며, 여기에서 제1 비트 라인(164_1), 제2 바디 게이트 라인(168_2), 제1 바디 게이트 라인(168_1), 및 제2 비트 라인(164_2)이 제1 방향(X 방향)으로 순차적으로 배치될 수 있다. 이러한 경우에, 제1 비트 라인(164_1)에 연결되는 제1 비트 라인 콘택(162)과 제1 바디 게이트 라인(168_1)에 연결되는 제1 바디 게이트 콘택(166) 사이의 이격 거리가 상대적으로 크므로, 비트 라인 콘택홀(162H) 및 바디 게이트 콘택홀(166H) 형성 공정에서의 공정 마진이 증가할 수 있다.
또 다른 실시예들에서, 도 4a 및 도 4b에 도시된 것과 달리, 복수의 바디 게이트 라인(168)은 복수의 비트 라인(164)과 다른 수직 레벨에서 각각 제2 방향(Y 방향)을 따라 연장될 수도 있다.
도 2에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 주면(110M)과 평행한 제1 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 복수의 게이트 전극(130)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷 영역(WLC)은 복수의 게이트 전극(130)의 제2 방향(Y 방향)을 따른 폭을 한정할 수 있다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)과 수직 오버랩되는 복수의 공통 소스 라인(180)이 제1 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 라인(180)의 양 측벽 상에는 절연 스페이서(182)가 배치될 수 있다. 도 5에서 복수의 공통 소스 라인(180)은 기판(110)의 주면(110M)보다 낮은 레벨에 배치되는 바닥면을 갖는 것으로 도시되었으나, 다른 실시예들에서 복수의 공통 소스 라인(180)은 기판(110)의 주면(110M)과 동일한 레벨에 배치되는 바닥면을 가질 수도 있다.
공통 소스 라인(180) 아래의 기판(110) 내부에는 복수의 공통 소스 영역(112)이 제1 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(112)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(112)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(112)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다.
도 2에 도시된 것과 같이, 하나의 블록 내에서 최상부의 게이트 전극(130)은 스트링 분리 절연층(184)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수 있다. 도시되지는 않았으나, 스트링 분리 절연층(184)은 제2 절연층(122)의 상면과 동일한 레벨에서부터 최상부의 게이트 전극(130)의 바닥면보다 낮은 레벨까지 연장될 수 있다.
연결 영역(CON)에서 복수의 게이트 전극(130)이 연장되어 패드부(PAD)를 구성할 수 있다. 복수의 게이트 전극(130)은 기판(110)의 주면(110M)으로부터 멀어짐에 따라 제1 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 복수의 게이트 전극(130)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 복수의 게이트 전극(130) 상에는 제2 절연층(122)이 배치될 수 있고, 연결 영역(CON)에서 제2 절연층(122)을 관통하여 복수의 게이트 전극(130)에 연결되는 패드 콘택(172)이 배치될 수 있다.
도 5에 도시된 것과 같이, 복수의 더미 채널 구조물(D140)은 연결 영역(CON)에서 복수의 게이트 전극(130)을 관통하는 더미 채널홀(D140H) 내부에 배치되며, 기판(110)의 주면(110M)으로부터 제3 방향(Z 방향)으로 연장될 수 있다. 더미 채널 구조물(D140)은 반도체 장치(100)의 제조 공정에서 반도체 장치(100)의 구조적 안정성을 확보하기 위하여 형성될 수 있다. 복수의 더미 채널 구조물(D140) 각각은 채널 구조물(C140)과 동일한 구조를 가질 수 있다. 복수의 더미 채널 구조물(D140) 각각은 채널 구조물(C140)과 동일한 폭을 가질 수 있거나, 더 큰 폭을 가질 수 있다.
일반적으로 반도체 장치는 게이트 전극과 채널층 사이에 배치되는 전하 저장 구조물에 F-N 터널링(Fowler-Nordheim tunneling) 방식으로 전하를 주입하여 데이터를 저장하는 방식을 사용하므로, 채널홀 내에 전하 저장 구조물과 채널층을 순서대로 형성한다. 그러나 반도체 장치의 수직 높이가 증가함에 따라, 채널층과 기판이 전기적으로 연결되도록 하기 위하여 채널홀 바닥부에 선택적 에피택셜 성장(SEG)에 의해 셀 콘택층을 형성하는 공정 또는 채널홀 바닥부에서 전하 저장 구조물을 식각하는 공정의 난이도가 현저히 증가하여, 반도체 장치의 수직 높이 증가에 제약이 되고 있다.
그러나 전술한 예시적인 실시예들에 따르면, 채널홀(C140H) 내에 채널층(142), 전하 저장 구조물(144), 및 바디 게이트층(146)을 순차적으로 형성하고 게이트 전극(130)과 바디 게이트층(146)에 각각 독립적으로 인가된 전압에 의해 전하 저장 구조물(144)에 전하를 주입하여 데이터를 저장할 수 있다. 즉, 채널홀(C140H) 바닥부에서 SEG에 의해 셀 콘택을 형성하는 공정 또는 채널홀(C140H) 바닥부에서 전하 저장 구조물(144)을 식각하는 공정과 같은 난이도가 높은 제조 공정을 필요로 하지 않을 수 있다. 따라서, 반도체 장치(100)는 수직 방향으로의 높이 증가 또는 높은 집적도를 구현할 수 있다. 또한 아래에서 설명하는 바와 같이 바디 게이트층(146)을 통해 프로그래밍 전압을 인가함에 따라 워드 라인 사이의 디스터번스가 현저히 감소될 수 있고, 이에 따라 반도체 장치(100)는 향상된 셀 동작 특성 또는 향상된 전기적 특성을 가질 수 있다.
아래에서는 도 8 내지 도 12를 참조하여 반도체 장치(100)의 예시적인 구동 방법에 대하여 설명한다.
도 8은 반도체 장치(100)의 예시적인 프로그래밍 동작에서 프로그래밍되는 메모리 셀에 인가되는 프로그래밍 전압의 타이밍도를 나타낸다. 도 9는 프로그래밍 동작에서 프로그램 스트링, 인히빗 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다. 도 10은 도 9의 스텝 3에서 프로그래밍되는 메모리 셀에 포함된 구성요소들의 개략적인 에너지 밴드 다이어그램을 나타낸다. 도 11은 반도체 장치(100)의 예시적인 독출 동작에서 독출이 수행되는 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다. 도 12는 반도체 장치(100)의 예시적인 소거 동작에서 소거가 수행되는 스트링 및 바디 게이트 라인에 인가되는 전압을 나타내는 회로도이다.
도 8 내지 도 12에서는, 하나의 비트 라인(BL1)(도 1 참조)과 하나의 바디 게이트 라인(BGL1)(도 1 참조), 하나의 워드 라인(WL1)(도 1 참조) 사이에 제공되는 하나의 메모리 셀(MCT1)(도 1 참조)의 프로그래밍, 독출, 및 제거 동작에 대하여 예시적으로 설명할 것이다.
우선 도 7 내지 도 9를 참조하면, 반도체 장치(100)의 예시적인 프로그래밍 동작은 스텝 1 내지 스텝 3을 순서대로 포함하는 시퀀스에 의해 수행될 수 있다.
스텝 1에서, 프로그래밍될 메모리 셀(MCPG)을 포함하는 스트링(STRpg)(이하에서는 "프로그래밍 스트링"으로 지칭한다)에 이에 연결된 비트 라인을 통해 0 V의 전압이 인가된다. 프로그래밍 스트링(STRpg)에 연결되는 비트 라인을 제외한 나머지 비트 라인에 연결되는 스트링들(STRin)(이하에서는 "인히빗 스트링(inhibit string)")에는 비트 라인을 통해 전원 전압(Vcc)이 인가된다. 모든 워드 라인(WL(Unsel), WL(Sel))(즉, 비선택된 워드 라인(WL(Unsel))과 선택된 워드 라인(WL(Sel)) 모두)에는 패스 전압(Vpass)이 인가된다. 프로그래밍될 메모리 셀(MCPG)에 인접하게 배치되는 바디 게이트 라인(BGpg)(이하에서는 "프로그래밍 바디 게이트 라인")에 0 V의 전압이 인가된다. 스텝 1 동안에 프로그래밍 스트링(STRpg)의 채널에 전자(e)의 차지(charge)가 수행될 수 있다.
스텝 2에서, 선택된 워드 라인(WL(Sel))에 패스 전압(Vpass)이 인가되는 동안 비선택된 워드 라인(WL(Unsel))에 0 V의 전압이 인가되고, 프로그래밍 바디 게이트 라인(BGpg)에 0 V의 전압이 인가된다. 스텝 2 동안에 선택된 워드 라인(WL(Sel))의 채널에 전자(e)가 축적될 수 있다.
스텝 3에서, 프로그래밍 바디 게이트 라인(BGpg)에 프로그래밍 전압(Vpgm)이 인가되며, 선택된 워드 라인(WL(Sel))에 0 V의 전압이 인가될 수 있다. 한편 프로그래밍 스트링(STRpg)에 연결된 비트 라인과 비선택된 워드 라인(WL(Unsel))을 플로팅시킬 수 있다. 예시적인 실시예들에서, 프로그래밍 전압(Vpgm)은 패스 전압(Vpass)보다 더 큰 값을 가질 수 있다. 스텝 3에서, 도 10에 예시적으로 도시된 것과 같이, 선택된 워드 라인(WL(Sel))(예를 들어, 선택된 게이트 전극(130))에 의해 구성되는 메모리 셀(MCPG)의 채널층(142)으로부터 바디 게이트층(146)을 향해 전자가 터널링할 수 있고 채널층(142)과 바디 게이트층(146) 사이에 배치되는 전하 저장 구조물(144)(예를 들어, 전하 저장막(144B))에 전자(e)가 주입될 수 있다. 다른 실시예들에서, 프로그래밍 전압(Vpgm)은 통상의 반도체 장치에서 선택된 워드 라인에 인가되는 프로그래밍 전압보다 더 낮은 값을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 11을 참조하면, 반도체 장치(100)의 예시적인 독출 동작은 페이지 단위로 수행될 수 있다. 예를 들어 독출 동작이 수행될 스트링(STRread)의 선택된 워드 라인(WL(Sel))에 스윕 전압(Vsweep)이 인가되고 비선택된 워드 라인(WL(Unsel))에 독출 전압(Vread)이 인가되며, 독출 동작이 수행될 바디 게이트 라인(BGread)에 0 V의 전압이 인가되어, 독출 동작이 수행될 수 있다. 이때, 독출 동작이 수행될 스트링(STRread)의 스트링 선택 라인(SSL)과 그라운드 선택 라인(GSL)에는 각각 스트링 선택 전압(Vssl)과 그라운드 선택 전압(Vgsl)이 인가될 수 있다.
도 12를 참조하면, 반도체 장치(100)의 예시적인 소거 동작은 블록 단위로 수행될 수 있다. 예를 들어 소거 동작이 수행될 스트링(STRers)의 웰 영역(PPW)에 소거 전압(Vers)이 인가되고, 소거 동작이 수행될 바디 게이트 라인(BGers)에 0 V의 전압이 인가되며, 모든 워드 라인(WL)을 플로팅시킴에 의해 메모리 셀 블록의 소거 동작이 수행될 수 있다.
전술한 예시적인 실시예들에 따르면, 반도체 장치(100)는 스텝 1 내지 스텝 3을 순서대로 포함하는 시퀀스에 의해, 특히 스텝 3 동안에 프로그래밍 바디 게이트 라인(BGpg)에 프로그래밍 전압(Vpgm)을 인가하여 메모리 셀(MCPG)의 프로그래밍 동작을 수행할 수 있다. 종래의 반도체 장치에서는 선택된 워드 라인에 프로그래밍 전압을 인가하고 비선택된 워드 라인에 패스 전압을 인가하여 프로그래밍 동작을 수행한다. 이러한 경우에, 상대적으로 작은 이격 거리를 갖는 인접한 워드 라인 사이에 상대적으로 큰 전압 차이가 인가될 수 있고, 인접한 워드 라인 사이의 디스터번스(disturbance)에 의한 셀 동작 불량이 발생할 수 있다. 그러나, 예시적인 실시예들에 따르면, 바디 게이트 라인에 인가되는 프로그래밍 전압과 대비하여 워드 라인에 상대적으로 낮은 전압(예를 들어 패스 전압)이 인가되므로, 워드 라인 간의 디스터번스가 현저히 감소될 수 있고, 이에 따라 반도체 장치(100)는 향상된 셀 동작 특성 또는 향상된 전기적 특성을 가질 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이고, 도 14는 도 13의 CX2 부분의 확대 단면도이다. 도 13 및 도 14에서, 도 1 내지 도 12에서와 유사한 참조 부호는 유사한 구성요소를 의미한다.
도 13 및 도 14를 참조하면, 채널 구조물(C140A)은 전하 저장 구조물(144)과 바디 게이트층(146) 사이에 배치되는 도전 배리어층(148)을 더 포함할 수 있다. 이에 따라 바디 게이트층(146)의 측벽(146S)은 도전 배리어층(148)에 의해 둘러싸일 수 있다.
예시적인 실시예들에서, 바디 게이트층(146)은 코발트(Co), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다. 도전 배리어층(148)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있다. 선택적으로, 도전 배리어층(148)과 전하 저장 구조물(144) 사이에 고유전율(high-k) 절연막(도시 생략)이 더 형성될 수도 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이고, 도 16은 도 15의 CX3 부분의 확대 단면도이다. 도 15 및 도 16에서, 도 1 내지 도 14에서와 유사한 참조 부호는 유사한 구성요소를 의미한다.
도 15 및 도 16을 참조하면, 채널 구조물(C140B)의 측벽(140S)과 게이트 전극(130B) 사이에 게이트 절연층(132B)이 배치될 수 있고, 게이트 절연층(132B)은 게이트 전극(130B)과 제1 절연층(120) 사이에 개재되지 않을 수 있다. 게이트 전극(130)의 상면(130U) 및 바닥면(130L)은 제1 절연층(120)과 접촉할 수 있고, 제1 절연층(120)이 채널 구조물(C140B)의 측벽(C140S)(예를 들어 채널층(142)의 외측벽)과 접촉할 수 있다.
예시적인 실시예들에서, 게이트 절연층(132B)은 열산화 공정에 의해 형성된 열산화막을 포함할 수 있다. 예를 들어, 게이트 절연층(132B)은 희생층(310)(도 31 참조)을 제거하여 게이트 공간(130GS)을 형성한 후, 게이트 공간(130GS)에 노출되는 채널층(142)의 측벽에 열산화 공정을 수행하여 형성될 수 있으나 이에 한정되는 것은 아니다.
도 17은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이고, 도 18은 도 17의 CX4 부분의 확대 단면도이다. 도 17 및 도 18에서, 도 1 내지 도 16에서와 유사한 참조 부호는 유사한 구성요소를 의미한다.
도 17 및 도 18을 참조하면, 채널 구조물(C140C)의 바닥부는 제1 반도체층(174) 및 제2 반도체층(176)에 의해 둘러싸일 수 있다. 제1 반도체층(174)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있고, 제2 반도체층(176)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 반도체층(174)은 공통 소스 라인 연장 영역(common source line extension region)으로 작용하며, 도 1의 공통 소스 라인(CSL)에 대응되는 일부분일 수 있다. 제2 반도체층(176)은 제1 반도체층(174) 형성을 위한 희생층의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
채널 구조물(C140C)은 제1 반도체층(174) 및 제2 반도체층(176)을 관통하여 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다. 게이트 절연층(132C)은 채널홀(C140H)의 내벽 상에 배치될 수 있고, 제1 반도체층(174)에 의해 둘러싸이는 채널 구조물(C140C)의 측벽(C140S) 부분을 제외하고, 채널 구조물(C140C)의 측벽(C140S) 전체와 바닥면 전체를 둘러싸도록 배치될 수 있다. 게이트 절연층(132C)은 이에 따라 채널층(142)과 게이트 전극(130) 사이, 및 채널층(142)과 제1 절연층(120) 사이에 배치될 수 있고, 게이트 전극(130)의 상면(130U)과 바닥면(130L)은 제1 절연층(120)과 접촉할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 단면도이다. 도 19에서, 도 1 내지 도 18에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 19를 참조하면, 바디 게이트층(146)은 제2 절연층(122)의 상면보다 낮은 레벨에 배치되는 상면을 가질 수 있고, 바디 게이트층(146) 상에서 채널홀(C140H)의 상측 입구를 채우는 제6 절연층(129)이 배치될 수 있고, 바디 게이트 콘택(166)이 제3 절연층(124), 제4 절연층(126) 및 제6 절연층(129)을 관통하여 바디 게이트층(146)에 연결될 수 있다. 예를 들어, 바디 게이트층(146)의 상면이 제2 절연층(122)의 상면보다 낮은 레벨에 배치됨에 따라, 비트 라인 패드(150)의 패터닝 공정에서 오정렬이 발생하더라도 비트 라인 패드(150)와 바디 게이트층(146)의 원치 않는 전기적 연결 또는 쇼트가 방지될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다. 도 20에서, 도 1 내지 도 19에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 20을 참조하면, 기판(110)보다 낮은 수직 레벨에 하부 기판(210)이 배치될 수 있다. 하부 기판(210)에는 소자 분리막(222)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 복수의 구동 트랜지스터(230T)가 형성될 수 있다. 복수의 구동 트랜지스터(230T)는 구동 회로 게이트 구조물(232)과, 구동 회로 게이트 구조물(232)의 양 측의 하부 기판(210) 일부분에 배치되는 불순물 영역(212)을 포함할 수 있다.
하부 기판(210) 상에는 복수의 배선층(242)과, 복수의 배선층(242) 각각 사이 또는 복수의 배선층(242)과 구동 트랜지스터(230T) 사이를 연결하는 복수의 콘택 플러그(246)와, 복수의 배선층(242) 및 복수의 콘택 플러그(246)를 커버하는 하부 층간 절연막(250)이 배치될 수 있다.
하부 층간 절연막(250) 상에는 기판(110)이 배치될 수 있다. 기판(110) 상에는 복수의 제1 절연층(120) 및 복수의 게이트 전극(130), 채널 구조물(C140), 비트 라인(164)(도 5 참조) 및 바디 게이트 라인(168)이 배치될 수 있다.
도 21 내지 도 30은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 21 내지 도 30은 도 2의 B2-B2' 선을 따른 단면에 대응하는 단면들이다. 도 21 내지 도 30에서, 도 1 내지 도 20에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 21를 참조하면, 기판(110)의 주면(110M) 상에 복수의 제1 절연층(120) 및 복수의 희생층(310)을 교대로 형성할 수 있다. 예시적인 실시예들에서, 복수의 제1 절연층(120)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 희생층(310)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 도시되지는 않았지만, 연결 영역(CON)(도 2 참조)에서 복수의 제1 절연층(120) 및 복수의 희생층(310)을 순차적으로 패터닝함에 의해 패드부(PAD)(도 2 참조)를 형성할 수 있다. 예시적인 실시예들에서, 패드부(PAD)는 제1 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
이후, 최상부의 희생층(310) 및 패드부(PAD)를 커버하는 제2 절연층(122)을 형성할 수 있다. 제2 절연층(122)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 22를 참조하면, 제2 절연층(122) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제2 절연층(122), 복수의 제1 절연층(120) 및 복수의 희생층(310)의 일부분을 식각하여 채널홀(C140H)을 형성할 수 있다. 채널홀(C140H)은 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다.
도 23을 참조하면, 채널홀(C140H)의 내벽 상에 채널층(142), 터널링 유전막(144A), 전하 저장막(144B), 블로킹 유전막(144C), 및 바디 게이트층(146)을 순차적으로 형성할 수 있다. 이후 제2 절연층(122) 상에 형성된 채널층(142), 터널링 유전막(144A), 전하 저장막(144B), 블로킹 유전막(144C), 및 바디 게이트층(146) 부분을 제거하기 위하여 평탄화 공정을 더 수행할 수 있다. 여기서, 터널링 유전막(144A), 전하 저장막(144B), 및 블로킹 유전막(144C)은 전하 저장 구조물(144)로 지칭될 수 있다. 상기 평탄화 공정의 결과로, 바디 게이트층(146)은 전하 저장 구조물(144), 채널층(142) 및 제2 절연층(122)의 상면들과 실질적으로 동일 평면에 배치되는 상면을 가질 수 있다.
예시적인 실시예들에서, 채널홀(C140H)의 바닥부에 노출된 기판(110)의 상면 상에 채널층(142)의 바닥면이 접촉할 수 있다. 따라서 종래에 요구되던 SEG 공정과 같은 높은 난이도의 제조 공정이 불필요할 수 있고, 채널 구조물(C140)을 형성하기 위한 제조 공정의 난이도가 상대적으로 낮을 수 있다.
도 24를 참조하면, 제2 절연층(122) 및 채널 구조물(C140) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 희생층(310)과 제1 절연층(120)을 제거하여 워드 라인 컷 개구부(180H)를 형성할 수 있다. 워드 라인 컷 개구부(180H)의 바닥부에 기판(110)의 상면이 노출될 수 있다.
도 25를 참조하면, 워드 라인 컷 개구부(180H)에 의해 노출되는 복수의 희생층(310)(도 24 참조)을 제거하여, 복수의 희생층(310)이 제거된 위치에 복수의 게이트 공간(130GS)을 형성할 수 있다. 복수의 게이트 공간(130GS)에 채널층(142)의 측벽이 노출될 수 있다. 예시적인 실시예들에서, 복수의 희생층(310)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다.
도 26을 참조하면, 워드 라인 컷 개구부(180H)와 복수의 게이트 공간(130GS)의 내벽 상에 게이트 절연층(132)과 예비 게이트 전극층(130P)을 형성할 수 있다. 예비 게이트 전극층(130P)을 형성하기 위하여 도전 배리어층(130UB)(도 7 참조)과 금속층(130M)(도 7 참조)을 순차적으로 형성할 수 있다.
도 27을 참조하면, 제2 절연층(122) 상에 및 워드 라인 컷 개구부(180H)의 내벽 상에 배치되는 게이트 절연층(132)과 예비 게이트 전극층(130P) 부분을 제거할 수 있고, 이에 따라 복수의 게이트 공간(130GS) 내에 게이트 절연층(132)과 게이트 전극(130)이 형성될 수 있다.
이후, 워드 라인 컷 개구부(180H)의 바닥부에 다시 노출된 기판(110) 내부에 불순물을 주입하여 워드 라인 컷 개구부(180H) 바닥부에 배치되는 기판(110) 부분에 공통 소스 영역(112)을 형성할 수 있다. 이후, 워드 라인 컷 개구부(180H)의 측벽 상에 절연 스페이서(182)를 형성하고, 절연 스페이서(182) 상에 워드 라인 컷 개구부(180H) 내부를 채우는 공통 소스 라인(180)을 형성할 수 있다.
도 28을 참조하면, 채널 구조물(C140) 및 제2 절연층(122) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 비트 라인 패드(150)를 형성할 수 있다. 비트 라인 패드(150)는 도 4a에 도시된 것과 같이 환형 형상을 갖도록 형성할 수 있고, 비트 라인 패드(150)의 내측벽이 바디 게이트층(146)으로부터 소정의 간격으로 이격되어 바디 게이트층(146)을 둘러싸도록 배치될 수 있다. 비트 라인 패드(150)가 도전층의 패터닝 방식으로 형성됨에 따라, 채널홀(C140H) 내에 비트 라인 패드를 형성하는 비교예에 따른 반도체 장치에 비하여 제2 절연층(122)의 두께가 상대적으로 얇아질 수 있다.
도 29를 참조하면, 비트 라인 패드(150) 및 제2 절연층(122) 상에 제3 절연층(124)을 형성하고, 비트 라인 패드(150)의 상면이 노출될 때까지 상기 제3 절연층(124)의 상면을 평탄화할 수 있다. 이후, 제3 절연층(124) 및 비트 라인 패드(150)의 상면을 덮는 제4 절연층(126)을 형성할 수 있다. 다른 실시예들에서, 제3 절연층(124)의 평탄화 공정이 생략되어 제3 절연층(124)이 비트 라인 패드(150)의 상면보다 높은 레벨에 배치되는 상면을 가질 수도 있고, 이러한 경우에 제4 절연층(126)이 형성되지 않을 수 있다.
이후, 제3 절연층(124) 및 제4 절연층(126)을 관통하는 비트 라인 콘택홀(162H)(도 5 참조) 및 바디 게이트 콘택홀(166H)을 형성할 수 있다. 비트 라인 콘택홀(162H)과 바디 게이트 콘택홀(166H) 내부를 도전 물질로 채워 비트 라인 콘택홀(162H)과 바디 게이트 콘택홀(166H) 내에 각각 비트 라인 콘택(162) 및 바디 게이트 콘택(166)을 형성할 수 있다.
도 30을 참조하면, 제4 절연층(126) 상에 비트 라인 콘택(162) 및 바디 게이트 콘택(166)과 각각 연결되는 비트 라인(164) 및 바디 게이트 라인(168)을 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
비교예에 따른 반도체 장치에서는, 채널홀(C140H) 내부에 전하 저장 구조물(144)(즉, 블로킹 유전막(144C), 전하 저장막(144B), 및 터널링 유전막(144A))을 먼저 형성하고, 채널홀(C140H) 바닥부에 배치되는 전하 저장 구조물(144)의 일부분을 제거하고 기판(110) 상면을 노출하기 위하여 이방성 식각 공정 또는 에치백 공정을 수행한다. 이후, 채널홀(C140H) 내벽 상에 채널층(142)을 형성한다. 그러나 반도체 장치(100)의 수직 높이가 증가될수록 채널홀(C140H)의 종횡비가 커져 채널홀(C140H) 바닥부에 대한 이방성 식각 공정 또는 에치백 공정의 난이도가 현저히 높을 수 있고, 일부 채널홀(C140H) 바닥에서 기판(110) 상면이 충분히 노출되지 않는 경우(전하 저장 구조물(144)의 바닥부가 부분적으로 제거되는 경우) 이러한 채널홀(C140H) 내에 형성되는 채널 구조물(C140)의 전기적 특성이 우수하지 못할 수 있다.
또한 비교예에 따른 반도체 장치에서는, 채널 구조물(C140)과 기판(110) 사이의 낮은 접촉 저항을 얻기 위하여, 채널홀(C140H) 바닥부에 노출된 기판(110) 상면으로부터 선택적 에피택셜 성장(SEG) 공정에 의해 반도체층을 성장시킴에 의해 셀 콘택을 형성할 수 있다. 그러나 상기 SEG 공정을 통해 균일한 높이의 반도체층을 성장시키는 것이 상당히 어려울 수 있고, 이에 따라 복수의 채널 구조물(C140)이 불균일한 전기적 특성을 가지기 쉽다.
그러나, 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법에 따르면, 채널홀(C140H) 내벽 상에 직접 채널층(142)을 형성함으로써 전술한 것과 같은 높은 난이도의 제조 공정이 생략될 수 있다. 또한 비트 라인 패드(150)를 형성하는 공정의 난이도가 감소할 수 있다. 따라서 반도체 장치(100)는 수직 방향의 높이를 증가시키고 집적도를 향상시키는 데 유리할 수 있다.
도 31 및 도 32는 예시적인 실시예들에 따른 반도체 장치(100B)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
우선 도 21 내지 도 25를 참조로 설명한 공정들을 수행하여 워드 라인 컷 개구부(180H)와 복수의 게이트 공간(130GS)을 형성할 수 있다.
도 31을 참조하면, 복수의 게이트 공간(130GS)에 노출된 채널층(142) 표면 상에 게이트 절연층(132B)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연층(132B)을 형성하기 위한 공정은 열산화 공정일 수 있고, 채널층(142)의 표면 부분이 열산화 공정에 의해 실리콘 산화물로 변환됨에 의해 게이트 절연층(132B)이 형성될 수 있다. 한편, 게이트 절연층(132B)은 게이트 공간(130GS)에 노출된 제1 절연층(120)의 상면 및 바닥면 상에는 형성되지 않을 수 있다. 예를 들어, 게이트 절연층(132B)은 상기 열산화 공정에서 형성된 열산화막을 포함할 수 있고, 실리콘 산화물을 포함할 수 있다.
도 32를 참조하면, 워드 라인 컷 개구부(180H)와 복수의 게이트 공간(130GS)의 내벽 상에 예비 게이트 전극층(130P)을 형성할 수 있다.
이후 도 27 내지 도 30을 참조로 설명한 공정을 수행하여 반도체 장치(100B)가 완성된다.
도 33 내지 도 38은 예시적인 실시예들에 따른 반도체 장치(100C)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 도 33 내지 도 35는 도 2의 B2-B2' 선을 따른 단면에 대응하는 단면들이고, 도 36 내지 도 38은 도 35의 CX5 부분에 대응하는 확대 단면도들이다.
도 33을 참조하면, 기판(110)의 주면(110M) 상에 제1 절연층(120)을 형성하고, 제1 절연층(120) 상에 하부 희생층(320) 및 제2 반도체층(174)을 순차적으로 형성하고, 제2 반도체층(174) 상에 복수의 제1 절연층(120)과 복수의 희생층(310)을 교대로 형성할 수 있다. 하부 희생층(320)은 실리콘 질화물, 또는 실리콘 산질화물을 사용하여 형성할 수 있고, 제2 반도체층(176)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 사용하여 형성할 수 있다.
이후, 복수의 희생층(310), 복수의 제1 절연층(120), 제2 반도체층(176), 및 하부 희생층(320)의 일부분을 식각하여 채널홀(C140H)을 형성할 수 있다. 채널홀(C140H) 내에 게이트 절연층(132C), 채널층(142), 터널링 유전막(144A), 전하 저장막(144B), 블로킹 유전막(144C), 및 바디 게이트층(146)을 순차적으로 형성하고, 평탄화 공정을 수행하여 제2 절연층(122) 상에 형성된 채널층(142), 터널링 유전막(144A), 전하 저장막(144B), 블로킹 유전막(144C), 및 바디 게이트층(146) 부분을 제거할 수 있다. 이에 따라 채널 구조물(C140C)이 형성될 수 있다.
도 34를 참조하면, 복수의 희생층(310), 복수의 제1 절연층(120), 제2 반도체층(176), 및 하부 희생층(320)의 일부분을 식각하여 워드 라인 컷 개구부(180H)를 형성하고, 워드 라인 컷 개구부(180H)의 측벽을 커버하는 커버 절연층(330)을 형성할 수 있다. 예시적인 실시예들에서, 커버 절연층(330)은 워드 라인 컷 개구부(180H)에 의해 노출되는 복수의 희생층(310)의 측벽을 모두 커버하고, 하부 희생층(320)의 측벽을 노출할 수 있다. 예를 들어, 커버 절연층(330)은 스텝 커버리지(step coverage) 특성이 우수하지 못한 물질을 사용하여 형성할 수 있고, 이에 따라 커버 절연층(330)이 워드 라인 컷 개구부(180H)의 바닥부 및 기판(110)의 상면 상에는 형성되지 않을 수 있다.
도 35 및 도 36을 참조하면, 워드 라인 컷 개구부(180H)의 바닥부에 노출되는 하부 희생층(320)(도 34 참조)을 제거하여, 하부 희생층(320)이 제거된 위치에 하부 개구부(174H)를 형성할 수 있다. 하부 개구부(174H)에 의해 게이트 절연층(132C)의 측벽이 노출될 수 있다. 예시적인 실시예들에서, 하부 희생층(320)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다.
도 37을 참조하면, 하부 개구부(174H)에 의해 노출된 게이트 절연층(132C)의 일부분을 제거하여 채널층(142)의 측벽이 노출될 수 있다. 게이트 절연층(132C)의 제거 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정에서 채널층(142)과 제2 반도체층(174) 사이에 배치되는 게이트 절연층(132C)의 일부분이 하부 개구부(174H)에 의해 노출되어 함께 제거될 수 있고, 채널층(142)과 최하부 제1 절연층(120) 사이에 배치되는 게이트 절연층(132C)의 일부분이 하부 개구부(174H)에 의해 노출되어 함께 제거될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 38을 참조하면, 워드 라인 컷 개구부(180H)(도 35 참조) 및 하부 개구부(174H) 내부에 제1 반도체층(174)을 채울 수 있다. 제1 반도체층(174)은 기판(110)과 제2 반도체층(176) 사이의 하부 개구부(174H) 내부를 채우며, 채널 구조물(C140C)의 측벽(C140S)과 접촉하도록 형성될 수 있다.
이후, 에치백 공정에 의해 워드 라인 컷 개구부(180H) 내벽 상에 형성된 제1 반도체층(174) 일부를 제거하고 워드 라인 컷 개구부(180H) 바닥부에 기판(110)의 상면을 다시 노출할 수 있다.
이후, 워드 라인 컷 개구부(180H)에 의해 노출되는 복수의 희생층(310)(도 24 참조)을 제거하여, 복수의 희생층(310)이 제거된 위치에 복수의 게이트 공간(130GS)을 형성하고, 복수의 게이트 공간(130GS)의 내벽 상에 예비 게이트 전극층(130P)을 형성할 수 있다.
이후 도 27 내지 도 30을 참조로 설명한 공정을 수행하여 반도체 장치(100C)가 완성된다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 130: 게이트 전극
132: 게이트 절연층 C140: 채널 구조물
142: 채널층 144: 전하 저장 구조물
146: 바디 게이트층 150: 비트 라인 패드
164: 비트 라인 168: 바디 게이트 라인

Claims (20)

  1. 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물로서,
    상기 제1 방향으로 연장되는 바디 게이트층;
    상기 바디 게이트층의 측벽을 둘러싸는 전하 저장 구조물; 및
    상기 전하 저장 구조물의 측벽을 둘러싸는 채널층을 포함하는, 상기 채널 구조물;
    상기 기판 상에 배치되며, 상기 채널 구조물의 측벽 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 게이트 전극; 및
    상기 복수의 게이트 전극 각각과 상기 채널 구조물 사이에 배치되는 게이트 절연층을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전하 저장 구조물이 상기 바디 게이트층과 상기 채널층 사이에 배치되고,
    상기 전하 저장 구조물은 상기 채널층의 내측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널층은 상기 복수의 게이트 전극을 관통하여 상기 제1 방향으로 연장되는 채널홀 내벽 상에 배치되고, 상기 전하 저장 구조물은 상기 채널층 상에서 상기 채널홀의 내벽 상에 콘포말하게 배치되고, 상기 바디 게이트층은 상기 전하 저장 구조물 상에서 상기 채널홀 내부를 채우는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 전하 저장 구조물은,
    상기 바디 게이트층의 상기 측벽 상에 배치되는 블로킹 유전막,
    상기 블로킹 절연막 상에 배치되는 전하 저장층, 및
    상기 전하 저장층 상에 형성되며, 상기 채널층과 접촉하는 터널링 유전막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 채널층은 상기 기판의 상면과 접촉하는 바닥부를 포함하고,
    상기 전하 저장 구조물의 바닥면 전체가 상기 채널층에 의해 커버되고, 상기 전하 저장 구조물의 상기 바닥면은 상기 기판과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    각각이 상기 복수의 게이트 전극 중 인접한 2개의 게이트 전극 사이에 배치되는 복수의 절연층을 더 포함하고,
    상기 게이트 절연층은 상기 복수의 게이트 전극의 각각의 상면 및 하면을 커버하고,
    상기 복수의 절연층은 상기 채널 구조물의 상기 측벽과 접촉하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 게이트 전극 중 최상부의 게이트 전극보다 높은 레벨에 형성되고, 상기 채널층 상에 배치되는 비트 라인 패드로서, 상기 비트 라인 패드의 내측벽이 개구부를 정의하는, 상기 비트 라인 패드;
    상기 비트 라인 패드에 연결되는 비트 라인 콘택; 및
    상기 개구부를 통과하여 상기 바디 게이트층에 연결되는 바디 게이트 콘택을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    평면도에서 상기 개구부는 상기 바디 게이트층과 수직 오버랩되고, 상기 비트 라인 패드의 상기 내측벽이 상기 바디 게이트층을 둘러싸는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 비트 라인 콘택에 연결되며 상기 기판의 상면에 평행한 제2 방향으로 연장되는 비트 라인; 및
    상기 바디 게이트 콘택에 연결되며, 상기 비트 라인과 다른 수직 레벨에 배치되거나 상기 비트 라인과 동일한 수직 레벨에서 상기 제2 방향으로 연장되는 바디 게이트 라인을 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 바디 게이트층의 상면은 상기 채널층의 상면과 동일한 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 바디 게이트층의 상면은 상기 채널층의 상면보다 낮은 레벨에 배치되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 바디 게이트층과 상기 전하 저장 구조물 사이에 배치되는 도전 배리어층을 더 포함하는 반도체 장치.
  13. 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 이격되어 배치되는 복수의 게이트 전극;
    상기 복수의 게이트 전극을 관통하여 상기 제1 방향으로 연장되는 채널홀 내에 배치되는 채널 구조물로서,
    상기 채널홀의 내벽 상에 배치되는 채널층; 및
    상기 채널홀의 내벽 상에서 상기 채널층 상에 배치되는 전하 저장 구조물을 포함하는, 상기 채널 구조물; 및
    상기 복수의 게이트 전극 각각과 상기 채널층 사이에 배치되며, 상기 복수의 게이트 전극 각각의 상면 및 바닥면을 커버하는 게이트 절연층을 포함하고,
    상기 채널층은 상기 복수의 게이트 전극 각각과 상기 전하 저장 구조물 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 채널 구조물은
    상기 전하 저장 구조물 상에서 상기 채널홀의 내부를 채우는 바디 게이트층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 복수의 게이트 전극 중 최상부의 게이트 전극보다 높은 레벨에 형성되고, 상기 채널층 상에 배치되는 비트 라인 패드로서, 상기 비트 라인 패드의 내측벽이 개구부를 정의하는, 상기 비트 라인 패드;
    상기 비트 라인 패드에 연결되는 비트 라인 콘택; 및
    상기 개구부를 통과하여 상기 바디 게이트층에 연결되는 바디 게이트 콘택을 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 비트 라인 콘택에 연결되며 상기 기판의 상면에 평행한 제2 방향으로 연장되는 비트 라인; 및
    상기 바디 게이트 콘택에 연결되며, 상기 비트 라인과 다른 수직 레벨에 배치되거나 상기 비트 라인과 동일한 수직 레벨에서 상기 제2 방향으로 연장되는 바디 게이트 라인을 더 포함하는 반도체 장치.
  17. 제13항에 있어서,
    상기 전하 저장 구조물이 상기 바디 게이트층과 상기 채널층 사이에 배치되고,
    상기 채널층은 상기 기판의 상면과 접촉하는 바닥부를 포함하고,
    상기 전하 저장 구조물의 바닥면 전체가 상기 채널층에 의해 커버되고, 상기 전하 저장 구조물의 상기 바닥면은 상기 기판과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  18. 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물로서,
    상기 제1 방향으로 연장되는 바디 게이트층;
    상기 바디 게이트층의 측벽을 둘러싸는 전하 저장 구조물; 및
    상기 전하 저장 구조물의 측벽을 둘러싸는 채널층을 포함하는, 상기 채널 구조물;
    상기 기판 상에 배치되며, 상기 채널 구조물의 측벽 상에서 상기 제1 방향으로 이격되어 배치되는 복수의 게이트 전극;
    상기 복수의 게이트 전극 각각과 상기 채널 구조물 사이에 배치되는 게이트 절연층;
    상기 복수의 게이트 전극 중 최상부의 게이트 전극보다 높은 레벨에 형성되고, 상기 채널층 상에 배치되는 비트 라인 패드;
    상기 비트 라인 패드에 연결되는 비트 라인 콘택; 및
    상기 비트 라인 콘택에 연결되며 상기 기판의 상면에 평행한 제2 방향으로 연장되는 비트 라인을 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 비트 라인 패드의 내측벽이 개구부를 정의하는 것을 특징으로 하고,
    상기 반도체 장치는 상기 개구부를 통과하여 상기 바디 게이트층에 연결되는 바디 게이트 콘택; 및
    상기 바디 게이트 콘택에 연결되며, 상기 비트 라인과 다른 수직 레벨에 배치되거나 상기 비트 라인과 동일한 수직 레벨에서 상기 제2 방향으로 연장되는 바디 게이트 라인을 더 포함하는 반도체 장치.
  20. 제18항에 있어서,
    상기 바디 게이트층은 폴리실리콘 또는 금속을 포함하는 것을 특징으로 하는 반도체 장치.
KR1020190093370A 2019-07-31 2019-07-31 반도체 장치 및 이의 동작 방법 KR20210015078A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190093370A KR20210015078A (ko) 2019-07-31 2019-07-31 반도체 장치 및 이의 동작 방법
DE102020109683.6A DE102020109683A1 (de) 2019-07-31 2020-04-07 Halbleiterbauelemente und verfahren zu deren betrieb
US16/844,429 US11729972B2 (en) 2019-07-31 2020-04-09 3D memory devices
CN202010721833.2A CN112310088A (zh) 2019-07-31 2020-07-24 半导体器件
SG10202007137WA SG10202007137WA (en) 2019-07-31 2020-07-24 Semiconductor devices and methods of operating the same
JP2020127280A JP2021027347A (ja) 2019-07-31 2020-07-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190093370A KR20210015078A (ko) 2019-07-31 2019-07-31 반도체 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20210015078A true KR20210015078A (ko) 2021-02-10

Family

ID=74165584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190093370A KR20210015078A (ko) 2019-07-31 2019-07-31 반도체 장치 및 이의 동작 방법

Country Status (6)

Country Link
US (1) US11729972B2 (ko)
JP (1) JP2021027347A (ko)
KR (1) KR20210015078A (ko)
CN (1) CN112310088A (ko)
DE (1) DE102020109683A1 (ko)
SG (1) SG10202007137WA (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220125029A (ko) * 2021-03-04 2022-09-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402850B2 (en) 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US8101989B2 (en) 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101512494B1 (ko) 2009-01-09 2015-04-16 삼성전자주식회사 반도체 장치의 제조 방법
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
US9466731B2 (en) 2014-08-12 2016-10-11 Empire Technology Development Llc Dual channel memory
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10593693B2 (en) * 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI685949B (zh) * 2019-05-15 2020-02-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構
US10892279B1 (en) * 2019-07-17 2021-01-12 Sandisk Technologies Llc NAND string containing separate hole and electron tunneling dielectric layers and methods for forming the same
US11018153B2 (en) * 2019-08-13 2021-05-25 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes
KR20210028521A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
JP2022048531A (ja) * 2020-09-15 2022-03-28 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20210036011A1 (en) 2021-02-04
US11729972B2 (en) 2023-08-15
JP2021027347A (ja) 2021-02-22
CN112310088A (zh) 2021-02-02
DE102020109683A1 (de) 2021-02-04
SG10202007137WA (en) 2021-02-25

Similar Documents

Publication Publication Date Title
US10854630B2 (en) Semiconductor device including vertical channel layer
US9362305B2 (en) Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same
CN110137178B (zh) 3d存储器件及其制造方法
KR102369654B1 (ko) 반도체 장치
US11444098B2 (en) Vertical non-volatile memory devices and methods of programming the same
US11594544B2 (en) Semiconductor devices with string select channel for improved upper connection
KR20180045975A (ko) 반도체 장치 및 그 제조 방법
KR20170036877A (ko) 3차원 반도체 메모리 장치
CN113224079B (zh) 3d存储器件及其制造方法
JP2006186378A (ja) ツインビットセル構造のｎｏｒ型フラッシュメモリ素子及びその製造方法
CN110767656B (zh) 3d存储器件及其制造方法
CN112420713A (zh) 半导体装置
CN110808252B (zh) 3d存储器件及其制造方法
CN215220721U (zh) 半导体器件
US20230262972A1 (en) Semiconductor device
US11729972B2 (en) 3D memory devices
CN113764432B (zh) 3d存储器件及其制造方法
CN109449162B (zh) 3d存储器件的制造方法及3d存储器件
CN113053905A (zh) 存储器元件及其制备方法
US12101937B2 (en) 3D semiconductor memory device
KR20190128811A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal