KR20210028521A - 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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이승원
강서구
임주영
한지훈
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Abstract

수직형 비휘발성 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물, 상기 채널의 내측벽에 형성된 제2 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들, 및 상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극을 포함할 수 있다.

Description

수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법{VERTICAL NON-VOLATILE MEMORY DEVICES AND METHODS OF PROGRAMMING IN THE SAME}
본 발명은 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
브이낸드(VNAND) 플래시 메모리 장치에 형성되는 메모리 셀들은 저장되는 데이터 비트 수에 따라 1 비트의 데이터를 저장하는 싱글 레벨 셀(SLC), 및 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)로 구분될 수 있다. 각 메모리 셀들에 2 비트 이상의 데이터를 프로그램 및 독출하기 위해서는 문턱 전압 분포가 적당히 이격되어야 하지만, 집적도 증가에 따라 인접 메모리 셀들 사이의 커플링 등에 의해 상기 문턱 전압 분포가 넓어지므로 이를 구현하는 것은 용이하지 않다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 수직형 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 수직형 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물, 상기 채널의 내측벽에 형성된 제2 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들, 및 상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장되며 컵 형상을 갖는 채널, 상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들, 상기 채널이 형성하는 내부 공간에 형성된 제2 게이트 전극, 및 상기 채널 상면에는 접촉하고 상기 제2 게이트 전극 상면에는 접촉하지 않는 링 형상의 도전성 패드를 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물, 상기 채널의 내측벽에 형성된 제2 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들, 상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극, 상기 채널 상면에 형성된 도전성 패드, 상기 도전성 패드 상에 형성된 제1 콘택 플러그, 상기 제1 콘택 플러그 상에 형성된 제1 비트 라인, 상기 제2 게이트 전극 상면에 형성된 제2 콘택 플러그, 및 상기 제2 게이트 전극 상에 형성된 제2 비트 라인을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치는 제1 메모리 구조물, 제2 메모리 구조물, 상기 제1 및 제2 메모리 구조물들 사이에 형성되어, 상기 제1 채널에 전기적으로 연결된 제1 비트 라인, 및 상기 제1 및 제2 구조물들 사이에 형성되어 상기 제2 게이트 전극에 전기적으로 연결된 제2 비트 라인을 포함할 수 있다. 상기 제1 메모리 구조물은 제1 기판 상에 형성되어 상기 제1 기판 상면에 수직한 제1 방향으로 연장된 제1 채널, 상기 제1 채널의 외측벽을 감싸는 제1 전하 저장 구조물, 상기 제1 채널의 내측벽에 형성된 제2 전하 저장 구조물, 상기 제1 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들, 및 상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극을 포함할 수 있다. 상기 제2 메모리 구조물은 상기 제1 구조물 상에 형성된 도전체, 상기 도전체 상에 형성되어 상기 제1 방향으로 연장된 제2 채널, 상기 제2 채널의 외측벽을 감싸는 제3 전하 저장 구조물, 상기 제2 채널의 내측벽에 형성된 제4 전하 저장 구조물, 상기 도전체 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제3 전하 저장 구조물을 둘러싸는 제3 게이트 전극들, 및 상기 제4 전하 저장 구조물의 내측벽 상에 형성된 제4 게이트 전극을 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 프로그램 방법은 비트 라인과 공통 소스 라인(CSL) 사이에 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들 및 그라운드 선택 트랜지스터(GST)가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 수직형 비휘발성 메모리 장치의 프로그램 방법으로서, 상기 각 메모리 셀들은 프론트 게이트 및 채널을 포함하고, 상기 각 스트링들에 포함된 상기 메모리 셀들은 공통적으로 백 게이트를 더 포함하며, 인히빗 스트링 및 프로그램 스트링에 각각 전기적으로 연결된 제1 및 제2 비트 라인들에 전원 전압 및 0V를 각각 인가하고, 선택 워드 라인 및 비선택 워드 라인에 각각 패스 전압을 인가하며, 상기 프로그램 스트링에 포함된 메모리 셀들에 공통적으로 포함된 제1 백 게이트에 0V를 인가하는 단계, 상기 선택 워드 라인에 패스 전압을 유지한 채로, 상기 비선택 워드 라인에 0V를 인가하는 단계, 및 상기 제1 백 게이트에 프로그램 전압을 인가하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 상기 수직형 비휘발성 메모리 장치에서, 채널의 외측벽 및 내측벽에 각각 제1 및 제2 전하 저장 구조물들이 형성될 수 있으며, 프론트 게이트, 상기 채널 및 상기 제1 전하 저장 구조물에 의해 구현할 수 있는 문턱 전압 레벨에 더하여, 백 게이트, 상기 채널 및 상기 제2 전하 저장 구조물에 의해 문턱 전압 레벨이 추가적으로 확보될 수 있으므로, 이들을 포함하는 메모리 셀을 통해 멀티 레벨 셀이 용이하게 구현될 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 21 내지 도 23은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도들이다.
도 27은 상기 수직형 비휘발성 메모리 장치의 프론트 게이트(FG)에 의해 형성되는 메모리 셀들에 대한 프로그램 방법을 설명하기 위한 등가 회로도이다.
도 28, 29 및 30은 각각 상기 수직형 비휘발성 메모리 장치의 백 게이트(BG)에 의해 형성되는 메모리 셀들에 대한 프로그램 방법을 설명하기 위한 등가 회로도, 타이밍도 및 에너지 밴드 다이어그램이다.
도 31은 상기 수직형 비휘발성 메모리 장치의 소거 방법을 설명하기 위한 등가 회로도들이다.
도 32는 상기 수직형 비휘발성 메모리 장치의 독출 방법을 설명하기 위한 등가 회로도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 제1 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 제1 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
한편, 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 4는 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 2는 평면도들이고, 도 3은 도 1의 A-A'선을 따라 절단한 단면도이며, 도 4는 도 1의 B-B'선을 따라 절단한 단면도이다. 이때, 도 2는 도 1의 X 영역에 대한 확대 평면도이다.
도 1 내지 도 4를 참조하면, 상기 수직형 비휘발성 메모리 장치는 제1 기판(100) 상에 형성된 기둥 구조물(700), 게이트 전극 구조물, 도전성 패드(320), 제1 및 제2 콘택 플러그들(450, 460), 및 제1 및 제2 비트 라인들(480, 490)을 포함할 수 있다. 또한, 상기 수직형 비휘발성 메모리 장치는 채널 연결 패턴(380), 지지막(150), 지지 패턴(도시되지 않음), 절연 패턴(165), 분리 구조물(435), 분리막(330), 제3 블로킹 막(400), 제1 내지 제5 층간 절연막들(180, 310, 340, 440, 470)을 더 포함할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기둥 구조물(700)은 제1 기판(100) 상에 상기 제1 방향을 따라 교대로 배치된 게이트 전극들(412, 414, 416) 및 절연 패턴(165)을 포함하는 몰드, 및 상기 몰드 상에 형성된 제1 층간 절연막(180)을 관통하여 제1 기판(100) 상면을 노출시키는 채널 홀(190) 내에 형성될 수 있으며, 이에 따라 상기 제1 방향으로 연장될 수 있다. 기둥 구조물(700)은 채널 홀(190)의 형상에 따라, 상부에서 보았을 때, 예를 들어 원 형상을 가질 수 있으나 본 발명의 개념은 이에 한정되지는 않는다.
채널(240), 채널(240)의 외측벽을 감싸는 제1 전하 저장 구조물(230), 채널(240)의 내측벽에 형성된 제2 전하 저장 구조물(280), 제2 전하 저장 구조물(280)의 내측벽에 형성된 제4 블로킹 막(290), 및 제4 블로킹 막(290)에 의해 저면 및 측벽이 커버되며 상기 제1 방향으로 연장되는 필라(pillar) 형상의 제4 게이트 전극(300)을 포함할 수 있다.
채널(240)은 제1 기판(100) 상에 상기 제1 방향으로 연장될 수 있으며 컵 형상을 가질 수 있다. 채널(240)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다.
채널(240)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 어레이를 정의할 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(240a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제3 방향으로 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열(240b)을 포함할 수 있다. 상기 제1 채널들은 상기 제2 채널들로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있으며, 상기 제1 및 제2 채널들은 전체적으로 상기 제2 방향을 기준으로 지그재그 형상으로 배열될 수 있다.
제1 및 제2 채널 열들(240a, 240b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 5개의 제1 채널 열들(240a) 및 4개의 제2 채널 열들(240b)이 교대로 배치될 수 있으며, 이들은 하나의 채널 블록을 형성할 수 있다. 상기 채널 홀 어레이는 상기 제3 방향을 따라 서로 이격된 복수의 채널 블록들을 포함할 수 있다.
다만, 하나의 채널 블록이 포함하는 상기 채널 열들의 개수는 전술한 것에 한정되지 않을 수 있다. 이하에서는 예시적으로, 상기 채널 블록 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(240a, 240b, 240c, 240d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(240e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(240a, 240b, 240c, 240d)로 지칭한다.
제1 전하 저장 구조물(230)은 채널(240)의 대부분의 외측벽을 커버하도록 상기 제1 방향으로 연장되어 실린더 형상을 갖는 상부, 및 제1 기판(100) 상에 형성되어 상기 상부와 분리되며 채널(240)의 저면 및 하부 측벽을 커버하는 컵 형상의 하부를 포함할 수 있다. 제1 전하 저장 구조물(230)의 상기 각 상부 및 하부는 채널(240)의 외측벽 및/또는 저면으로부터 순차적으로 적층된 제1 터널 절연막(220), 제1 전하 저장막(210) 및 제1 블로킹 막(200)을 포함할 수 있다.
제2 전하 저장 구조물(280)은 상기 제1 방향으로 연장되어 컵 형상을 가질 수 있다. 제2 전하 저장 구조물(280)은 채널(240)의 내측벽으로부터 순차적으로 적층된 제2 터널 절연막(250), 제2 전하 저장막(260) 및 제2 블로킹 막(270)을 포함할 수 있다.
각 제1 및 제2 터널 절연막들(220, 250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 각 제1 및 제2 전하 저장막들(210, 260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 각 제1 및 제2 블로킹 막들(200, 270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제4 블로킹 막(290)은 상기 제1 방향으로 연장되어 컵 형상을 가질 수 있다. 제4 블로킹 막(290)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
제4 게이트 전극(300)은 측벽 및 저면이 제4 블로킹 막(290)에 의해 커버될 수 있다. 제4 게이트 전극(300)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
상기 게이트 전극 구조물은 제1 기판(100) 상에 상기 제1 방향을 따라 서로 이격되며 각각이 기둥 구조물(700)을 둘러싸는 복수의 게이트 전극들(412, 414, 416)을 포함할 수 있다. 각 게이트 전극들(412, 414, 416)은 상기 제2 방향으로 연장될 수 있고, 게이트 전극들(412, 414, 416)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 상기 게이트 전극 구조물은 계단 형상을 가질 수 있다.
게이트 전극들(412, 414, 416)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(412, 414, 416)을 포함할 수 있다. 이때, 상기 제2 방향으로 연장된 제1 게이트 전극(412)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 상기 제2 방향으로 연장된 제2 게이트 전극(414)은 워드라인(WL) 역할을 수행할 수 있으며, 상기 제2 방향으로 연장된 제3 게이트 전극(416)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 한편, 채널(240)의 외측벽에 형성되는 각 제1 내지 제3 게이트 전극들(412, 414, 416)은 프론트 게이트(Front Gate: FG)로, 채널(240)의 내측벽에 형성되는 제4 게이트 전극(300)은 백 게이트(Back Gate: BG)로 지칭할 수도 있다.
각 제1 내지 제3 게이트 전극들(412, 414, 416)은 1개 혹은 복수 개의 층에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(412)은 최하층에 형성되고, 제3 게이트 전극(416)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(414)은 제1 게이트 전극(412) 및 제3 게이트 전극(416) 사이에서 복수의 층들에 형성될 수 있다.
한편, 각 게이트 전극들(412, 414, 416)은 도전 패턴 및 이의 상하면 및 일부 측벽을 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
각 게이트 전극들(412, 414, 416)의 상면, 저면, 및 기둥 구조물(700)에 대향하는 측벽은 제3 블로킹 막(400)에 의해 커버될 수 있다. 제3 블로킹 막(400)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(165), 지지막(150), 채널 연결 패턴(380), 제1 내지 제3 층간 절연막들(180, 310, 340)의 측벽도 커버할 수 있다.
상기 제1 방향으로 서로 이웃하는 게이트 전극들(412, 414, 416) 사이에는 절연 패턴(165)이 형성될 수 있으며, 게이트 전극들(412, 414, 416) 및 절연 패턴(165)은 함께 상기 제2 방향으로 배치된 계단층들을 포함하는 계단 형상의 상기 몰드를 형성할 수 있다. 절연 패턴(165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장되는 분리 구조물(435)에 의해 분리될 수 있다.
분리 구조물(435)은 제1 기판(100) 상에 형성되어 상기 몰드, 절연 패턴(165), 채널 연결 패턴(380), 지지막(150), 및 제1 내지 제3 층간 절연막들(180, 310, 340)을 관통하면서 상기 제2 방향으로 연장되는 공통 소스 라인(CSL)(430), 및 이의 상기 제3 방향으로의 각 양 측벽들에 형성된 제2 스페이서(420)를 포함할 수 있다. CSL(430)는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제2 스페이서(420)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
분리막(330)은 각 채널 블록들의 상기 제3 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있으며, 제5 채널 열(240e)에 포함된 채널들(240)의 상부를 관통할 수 있다. 이에 따라, 제5 채널 열(240e)에 포함된 채널들(240)은 실제 채널로 사용되지 않는 더미 채널들일 수 있다.
예시적인 실시예들에 있어서, 분리막(330)은 채널들(240) 상부뿐만 아니라, 제1 및 제2 층간 절연막들(180, 310), 및 상부 2개 층들에 형성된 절연막들(160) 및 제3 게이트 전극들(416)을 관통할 수 있다. 이에 따라, 상기 게이트 전극 구조물에서 상부 2개의 층들에 각각 형성된 제3 게이트 전극들(416)은 분리막(330)에 의해 상기 제3 방향으로 분리될 수 있다.
채널 연결 패턴(380)은 제1 기판(100) 상에서 제1 게이트 전극(412) 아래에 형성되어 각 채널들(240)의 하부 외측벽, 즉 제1 전하 저장 구조물(230)의 상기 상부 및 하부 사이에 형성되어 이들에 의해 커버되지 않는 각 채널들(240)의 외측벽에 접촉할 수 있으며, 이에 따라 각 채널 블록들에 포함된 채널들(240)이 서로 연결될 수 있다. 채널 연결 패턴(380)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 내부에 에어 갭(390)이 형성될 수 있다.
지지막(150)은 채널 연결 패턴(380)과 제1 게이트 전극(412) 사이에 형성될 수 있다. 다만, 지지막(150)의 일부는 채널 연결 패턴(380)을 관통하여 제1 기판(100) 상면에 접촉할 수 있으며, 이 부분은 지지 패턴(도시되지 않음)으로 지칭할 수 있다. 상기 지지 패턴은 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 즉, 상기 지지 패턴은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성되거나, 혹은 이들 중 일부는 상기 제2 방향 혹은 제3 방향을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드(320)는 제2 층간 절연막(310)을 관통할 수 있으며, 상기 제1 방향을 따라 채널(240)과는 오버랩되고 제4 게이트 전극(300)과는 오버랩되지 않는 링(ring) 형상을 가질 수 있다. 예를 들어, 도전성 패드(320)는 외곽선이 타원 형상이되 내부에는 원 형상의 개구를 가질 수 있다. 이와는 달리, 도 10을 함께 참조하면, 도전성 패드(320)는 외곽선이 직사각 형상이되 내부에 원 형상의 개구를 가질 수도 있다. 도전성 패드(320)가 이와 같이 링 형상을 가짐에 따라서, 하부의 채널(240)과는 접촉하면서도, 기둥 구조물(700)과 상기 제1 방향으로 오버랩되지 않는 부분을 더 포함할 수 있다.
도전성 패드(320)은 예를 들어, 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 도전성 패드(320)는 수 있다.
제1 콘택 플러그(450)는 제2 내지 제4 층간 절연막들(310, 340, 440)을 관통하여 제4 게이트 전극(300) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(450)는 제5 채널 열(240e)에 속하는 채널들(240)을 포함하는 기둥 구조물들(700)을 제외한 나머지 각 기둥 구조물들(700)에 포함된 제4 게이트 전극(300) 상면에 접촉하도록 형성될 수 있다.
제2 콘택 플러그(460)는 제3 및 제4 층간 절연막들(340, 440)을 관통하여 도전성 패드(320) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 플러그(460)는 제5 채널 열(240e)에 속하는 채널들(240)을 포함하는 기둥 구조물들(700)을 제외한 나머지 각 기둥 구조물들(700) 상에 형성된 도전성 패드(320) 상면에 접촉하도록 형성될 수 있다. 일 실시예에 있어서, 제2 콘택 플러그들(460)은 상기 제2 방향으로 연장되는 분리막(330)을 기준으로 그 양측에 대칭적으로 배치될 수 있다.
각 제1 및 제2 비트 라인들(480, 490)은 제5 층간 절연막(470)을 관통하면서 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 각각 복수 개로 형성될 수 있다. 이때, 각 제1 비트 라인들(480)은 상기 제3 방향으로 배치된 제1 콘택 플러그들(450) 상면에 공통적으로 접촉할 수 있으며, 각 제2 비트 라인들(490)은 상기 제3 방향으로 배치된 제2 콘택 플러그들(460) 상면에 공통적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 제1 비트 라인들(480) 사이에는 2개의 제2 비트 라인들(490)이 배치될 수 있다.
제1 층간 절연막(180)은 상기 몰드를 커버하면서 제1 기판(100) 및 최상층 절연 패턴(165) 상에 형성될 수 있으며, 제2 내지 제5 층간 절연막들(310, 340, 440, 470)은 제1 층간 절연막(180) 상에 순차적으로 적층될 수 있다. 제1 내지 제5 층간 절연막들(180, 310, 340, 440, 470)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이들은 서로 병합될 수도 있다.
전술한 바와 같이, 상기 수직형 비휘발성 메모리 장치는 채널(240)의 외측벽 및 내측벽에 각각 제1 및 제2 전하 저장 구조물들(230, 280)이 형성될 수 있으며, 제1 전하 저장 구조물(230)은 각 제1 내지 제3 게이트 전극들(412, 414, 416)에 의해 둘러싸일 수 있고, 제2 전하 저장 구조물(280)에 인접하여 제4 게이트 전극(300)이 형성될 수 있다.
이에 따라, 각 제2 게이트 전극들(414), 채널(240) 및 제1 전하 저장 구조물(230)에 더하여, 제4 게이트 전극(300) 및 제2 전하 저장 구조물(280)을 더 포함하는 메모리 셀들이 형성될 수 있다. 따라서, 프론트 게이트(FG) 즉, 각 제2 게이트 전극들(414)이 채널(240) 및 제1 전하 저장 구조물(230)을 통해 구현할 수 있는 문턱 전압 레벨에 더하여, 백 게이트(BG) 즉, 제4 게이트 전극(300)이 채널(240) 및 제2 전하 저장 구조물(280)을 통해 구현할 수 있는 문턱 전압 레벨이 추가적으로 확보될 수 있으므로, 상기 각 메모리 셀들은 멀티 레벨 셀의 특징을 용이하게 가질 수 있다. 상기 수직형 비휘발성 메모리 장치의 동작 방법에 대해서는 후술하기로 한다.
도 5 내지 도 18은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7-8, 10-12 및 17은 평면도들이고, 도 5-6, 9, 13-16 및 18은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다. 이때, 도 8 및 10은 도 7의 X 영역에 대한 확대 평면도들이다.
도 5를 참조하면, 제1 기판(100) 상에 희생막 구조물(140) 및 지지막(150)을 형성하고, 지지막(150) 상에 절연막(160) 및 제4 희생막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다.
희생막 구조물(140)은 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 각 제1 및 제3 희생막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편 도시하지는 않았으나, 절연막(160)을 형성하기 이전에 희생막 구조물(140)을 부분적으로 제거하여 제1 기판(100)의 상면을 노출시키는 제1 개구(도시하지 않음)를 형성한 후, 지지막(150)이 상기 제1 개구를 적어도 부분적으로 채우도록 제1 기판(100) 및 희생막 구조물(140) 상에 형성될 수도 있으며, 이에 따라 상기 제1 개구 내에 지지 패턴(도시되지 않음)이 형성될 수 있다.
절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(170)은 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6을 참조하면, 최상층에 형성된 절연막(160)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(160) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(160) 및 그 하부의 최상층 제4 희생막(170)을 식각한다. 이에 따라, 최상층 제4 희생막(170) 하부에 형성된 절연막(160)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍 공정을 수행한 후, 이를 식각 마스크로 사용하여 최상층 절연막(160), 최상층 제4 희생막(170), 상기 노출된 절연막(160), 및 그 하부의 제4 희생막(170)을 다시 식각할 수 있다.
상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 하나의 제4 희생막(170) 및 하나의 절연막(160)으로 각각 구성되는 복수 개의 계단층들을 포함하는 계단 구조물 형상의 몰드가 제1 기판(100) 상에 형성될 수 있다.
상기 몰드를 커버하는 제1 층간 절연막(180)을 제1 기판(100) 상에 형성하고 이를 평탄화한 후, 제1 층간 절연막(180) 및 상기 몰드를 관통하는 기둥 구조물(700)을 제1 기판(100) 상에 형성할 수 있다. 기둥 구조물(700)은 예를 들어 다음과 같이 형성될 수 있다.
제1 층간 절연막(180) 및 상기 몰드를 건식 식각 공정을 통해 식각하여 제1 기판(100) 상면을 노출시키는 채널 홀(190)을 형성하고, 채널 홀(190)의 측벽, 상기 노출된 제1 기판(100) 상면, 및 제1 층간 절연막(180) 상면에 제1 전하 저장 구조물(230), 채널(240), 제2 전하 저장 구조물(280) 및 제4 블로킹 막(290)을 순차적으로 적층하며, 채널 홀(190)의 나머지 부분을 채우는 제4 게이트 전극(300)을 제4 블로킹 막(290) 상에 형성한 후, 제1 층간 절연막(180)의 상면이 노출될 때까지 이들을 평탄화함으로써, 채널 홀(190) 내에 기둥 구조물(700)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(190)이 제1 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(190)은 제1 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(190)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
예시적인 실시예들에 있어서, 제1 전하 저장 구조물(230)은 채널 홀(190) 측벽 및 상기 노출된 제1 기판(100) 상면으로부터 순차적으로 적층된 제1 블로킹 막(200), 제1 전하 저장막(210), 및 제1 터널 절연막(220)을 포함할 수 있으며, 채널(240)의 외측벽에 접촉할 수 있다. 또한, 제2 전하 저장 구조물(280)은 채널(240)의 내측벽으로부터 순차적으로 적층된 제2 터널 절연막(250), 제2 전하 저장막(260), 및 제2 블로킹 막(270)을 포함할 수 있으며, 제4 블로킹 막(290)의 외측벽에 접촉할 수 있다. 제4 블로킹 막(290)은 제4 게이트 전극(300)의 측벽 및 저면을 커버할 수 있다.
도 7 내지 도 9를 참조하면, 제1 층간 절연막(180) 및 기둥 구조물(700) 상에 제2 층간 절연막(310)을 형성한 후, 이를 관통하면서 기둥 구조물(700)에 부분적으로 접촉하는 도전성 패드(320)를 형성할 수 있다.
예시적인 실시예들에 있어서, 도전성 패드(320)는 상기 제1 방향을 따라 채널(240)과는 오버랩되고 제4 게이트 전극(300)과는 오버랩되지 않는 링(ring) 형상을 가질 수 있다. 예를 들어, 도전성 패드(320)는 외곽선이 타원 형상이되 내부에는 원 형상의 개구를 가질 수 있다. 이와는 달리, 도 10을 참조하면, 도전성 패드(320)는 외곽선이 직사각 형상이되 내부에 원 형상의 개구를 가질 수도 있다.
도 11을 참조하면, 제1 및 제2 층간 절연막들(180, 310), 절연막(160) 및 제4 희생막(170)의 일부를 관통하는 분리막(330)을 형성할 수 있다.
분리막(330)은 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(180, 310), 절연막(160) 및 제4 희생막(170), 도전성 패드(320) 및 기둥 구조물(700)의 일부를 식각함으로써, 이들을 관통하는 제1 리세스(도시하지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다.
도 12 및 13을 참조하면, 제2 층간 절연막(310), 도전성 패드(320) 및 분리막(330) 상에 제3 층간 절연막(340)을 형성한 후, 건식 식각 공정을 통해 제1 내지 제3 층간 절연막들(180, 310, 340) 및 상기 몰드를 관통하는 제2 개구(350)를 제1 기판(100) 상에 형성할 수 있다.
상기 건식 식각 공정은 제2 개구(350)가 지지막(150) 혹은 상기 지지 패턴의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(350)가 형성됨에 따라서, 이의 측벽에 의해 상기 몰드에 포함된 절연막(160) 및 제4 희생막(170)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(350)는 제1 기판(100) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(350)가 형성됨에 따라서, 절연막(160)은 상기 제2 방향으로 연장되는 절연 패턴(165)으로 변환될 수 있으며, 제4 희생막(170)은 상기 제2 방향으로 연장되는 제4 희생 패턴(175)으로 변환될 수 있다.
이후, 제2 개구(350)의 측벽 및 제3 층간 절연막(340) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 제2 개구(350)의 저면에 형성된 부분을 제거하여 제1 스페이서(360)를 형성할 수 있으며, 이에 따라 지지막(150) 및 상기 지지 패턴 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(150) 및 상기 지지 패턴 부분 및 그 하부의 희생막 구조물(140) 부분을 제거함으로써, 제2 개구(350)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(350)는 제1 기판(100)의 상면을 노출시킬 수 있으며, 나아가 제1 기판(100)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(360)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
희생막 구조물(140)이 부분적으로 제거될 때, 제2 개구(350)의 측벽은 제1 스페이서(360)에 의해 커버되므로, 상기 몰드에 포함된 절연 패턴(165) 및 제4 희생 패턴(175)은 제거되지 않을 수 있다.
도 14를 참조하면, 제2 개구(350)를 통해 희생막 구조물(140)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(370)이 형성될 수 있다.
희생막 구조물(140)이 제거될 때, 이에 인접한 제1 전하 저장 구조물(230) 부분도 함께 제거될 수 있으며, 이에 따라 채널(240)의 외측벽 일부가 노출될 수 있다. 상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다. 제1 갭(370)이 형성됨에 따라서, 제1 전하 저장 구조물(230)은 제1 기판(100) 상에 형성된 하부, 및 이와 상기 제1 방향으로 이격되면서 상기 몰드 내에 형성된 상부로 분리될 수 있다.
한편, 상기 습식 식각 공정을 통해 제1 갭(370)이 형성될 때, 지지막(150) 및 상기 지지 패턴은 제거되지 않을 수 있으며, 이에 따라 상기 몰드는 무너지지 않을 수 있다.
도 15를 참조하면, 제1 스페이서(360)를 제거하고, 제2 개구(350)의 측벽 및 제1 갭(370) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 제2 개구(350) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(370) 내에 채널 연결 패턴(380)을 형성할 수 있다.
채널 연결 패턴(380)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(240)이 서로 연결될 수 있다. 채널 연결 패턴(380) 내에는 에어 갭(390)이 형성될 수 있다.
도 16을 참조하면, 제2 개구(350)에 의해 노출된 제4 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제2 갭을 형성할 수 있으며, 상기 제2 갭에 의해서 제1 블로킹 막(200)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(175)을 제거할 수 있다.
이후, 노출된 제1 블로킹 막(200)의 외측벽, 상기 제2 갭들의 내벽, 절연 패턴들(165)의 표면, 지지막(150)의 측벽 및 일부 저면, 상기 지지 패턴의 측벽, 채널 연결 패턴(380)의 측벽, 제1 기판(100)의 상면, 및 제3 층간 절연막(340)의 상면에 제3 블로킹 막(400)을 형성하고, 제3 블로킹 막(400) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제2 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에 형성된 상기 복수 개의 게이트 전극들은 제2 개구(350)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(412, 414, 416)을 포함할 수 있다.
이후, 제2 개구(350)의 측벽에 제2 스페이서(420)를 형성하고, 제2 개구(350)의 나머지 부분을 채우는 공통 소스 라인(CSL)(430)을 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(430)은 상기 제2 방향으로 연장될 수 있으며, 그 측벽에 형성된 제2 스페이서(420)와 함께 각 제1 내지 제3 게이트 전극들(412, 414, 416)을 상기 제3 방향으로 분리시키는 분리 구조물(435)을 형성할 수 있다.
도 17 및 18을 참조하면, 제3 층간 절연막(340) 및 CSL(430) 상에 제4 층간 절연막(440)을 형성한 후, 제2 내지 제4 층간 절연막들(310, 340, 440)을 관통하여 제4 게이트 전극(300) 상면에 접촉하는 제1 콘택 플러그(450), 및 제3 및 제4 층간 절연막들(340, 440)을 관통하여 도전성 패드(320) 상면에 접촉하는 제2 콘택 플러그(460)를 형성할 수 있다.
다시 도 1 내지 도 4를 참조하면, 제4 층간 절연막(440) 상에 제5 층간 절연막(470)을 형성한 후, 이를 관통하면서 제1 및 제2 콘택 플러그들(450, 460) 상면에 각각 접촉하는 제1 및 제2 비트 라인들(480, 490)을 형성함으로써 상기 수직형 비휘발성 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 각 기둥 구조물(700)의 채널(240)이 형성하는 내부 공간을 예를 들어, 충전 패턴으로 채우는 대신에, 제2 전하 저장 구조물(280), 제4 블로킹 막(290) 및 제4 게이트 전극(300)으로 채울 수 있으며, 이에 따라 각 제1 내지 제3 게이트 전극들(412, 414, 416)과 채널(240)을 공통적으로 사용하는 제4 게이트 전극(300)을 간단하게 형성할 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 비휘발성 메모리 장치는 일부 구성 요소들을 제외하고는, 도 1 내지 도 4에 도시된 수직형 비휘발성 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 19를 참조하면, 기둥 구조물(700)은 제4 블로킹 막(290, 도 3 참조)을 포함하지 않을 수 있으며, 이에 따라 채널 홀(190)의 측벽 및 제1 기판(100) 상면으로부터 순차적으로 적층된 제1 전하 저장 구조물(230), 채널(240), 제2 전하 저장 구조물(280), 및 제4 게이트 전극(300)을 포함할 수 있다. 이때, 제4 게이트 전극(300)은 금속 대신에 n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 비휘발성 메모리 장치는 일부 구성 요소들을 제외하고는, 도 1 내지 도 4에 도시된 수직형 비휘발성 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 20을 참조하면, 기둥 구조물(700)은 제1 기판(100) 상면에 접촉하는 반도체 패턴(500)을 더 포함할 수 있으며, 채널 연결 패턴(380), 지지막(150) 및 상기 지지 패턴은 형성되지 않을 수 있다.
반도체 패턴(500)은 제1 기판(100)의 상부도 부분적으로 관통할 수 있으며, 최하층 절연 패턴(165) 및 제1 게이트 전극(412)을 관통할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(500)은 그 상면의 높이가 제1 기판(100) 상면으로부터 2번째 층에 형성된 절연 패턴(165)의 하면의 높이보다 높고 상면의 높이보다 낮을 수 있다. 반도체 패턴(500)은 예를 들어, 결정질 실리콘과 같은 결정질 반도체 물질을 포함할 수 있다.
한편, 기둥 구조물(700)에 포함된 제1 전하 저장 구조물(230)은 반도체 패턴(500)의 상면 및 채널 홀(190)의 측벽 상에 형성되어 저면 중앙부가 뚫린 컵 형상을 가질 수 있으며, 채널(240)은 반도체 패턴(500)의 상면에 접촉할 수 있다.
도 21 내지 도 23은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 수직형 비휘발성 메모리 장치의 제조 방법은 도 5 내지 도 18, 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 21을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 희생막 구조물(140) 및 지지막(150)은 형성하지 않을 수 있으며, 이에 따라 제1 기판(100) 상에 절연막(160) 및 제4 희생막(170)이 교대로 반복적으로 적층되어 몰드막을 형성할 수 있다.
도 22를 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 몰드를 관통하는 채널 홀(190)에 의해 노출된 제1 기판(100) 상면에 반도체 패턴(500)을 추가적으로 형성할 수 있으며, 반도체 패턴(500) 상에 나머지 막 구조물들을 형성함으로써 기둥 구조물(700)을 형성할 수 있다.
반도체 패턴(500)은 제1 기판(100) 상면을 씨드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있다.
이후, 채널 홀(190)의 측벽, 반도체 패턴(500)의 상면, 및 제1 층간 절연막(180)의 상면에 제1 전하 저장 구조물(230) 및 제3 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제3 스페이서 막을 이방성 식각하여 채널 홀(190)의 측벽에만 잔류하는 제3 스페이서(도시되지 않음)를 형성한 후, 상기 제3 스페이서를 식각 마스크로 사용하여 제1 전하 저장 구조물(230)을 식각함으로써, 반도체 패턴(500)의 상면 및 채널 홀(190)의 측벽 상에 형성되어 저면 중앙부가 뚫린 컵 형상을 갖도록 할 수 있으며, 이때 반도체 패턴(500)의 상부도 부분적으로 함께 제거될 수 있다.
상기 제3 스페이서를 제거한 후, 노출된 반도체 패턴(500), 제1 전하 저장막 구조물(230), 및 제1 층간 절연막(180) 상에 채널(240), 제2 전하 저장 구조물(280), 제4 블로킹 막(290) 및 제4 게이트 전극(300)을 순차적으로 적층하고, 제1 층간 절연막(180) 상면이 노출될 때까지 이들을 평탄화함으로써 기둥 구조물(700)을 형성할 수 있다. 이에 따라, 채널(240)은 반도체 패턴(500) 상면에 접촉할 수 있다.
도 23을 참조하면, 도 6 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제2 개구(350)는 상기 몰드를 관통하여 제1 기판(100) 상면을 노출시킬 수 있으며, 제1 스페이서(360)는 형성되지 않을 수 있다.
이후, 도 16 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 내지 제3 게이트 전극들(412, 414, 416), 제3 블로킹 막(400), 제2 스페이서(420) 및 CSL(430)를 형성할 수 있다.
다시 도 20을 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 비휘발성 메모리 장치를 완성할 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치를 설명하기 위한 단면도들이다. 상기 수직형 비휘발성 메모리 장치는 도 1 내지 도 4를 참조로 설명한 수직형 비휘발성 메모리 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 24를 참조하면, 상기 수직형 비휘발성 메모리 장치는 도 1 내지 도 4를 참조로 설명한 수직형 비휘발성 메모리 장치가 상하부에 적층된 구조를 가질 수 있다. 이에 따라, 이하에서는 하부 및 상부에 형성된 수직형 비휘발성 메모리 장치들을 각각 제1 및 제2 수직형 비휘발성 메모리 장치들로 지칭하며, 이들은 각각 제1 및 제2 메모리 구조물들로 지칭될 수도 있다.
다만 상기 제2 수직형 비휘발성 메모리 장치는 별도의 비트 라인들을 포함하지 않으며, 상부에 기둥 구조물(700)이 형성된 도전체(590)를 통해 상기 제1 수직형 비휘발성 메모리 장치에 형성된 제2 비트 라인(490)과 전기적으로 연결될 수 있다. 즉, 상기 제1 및 제2 수직형 비휘발성 메모리 장치들 사이에 제1 및 제2 비트 라인들(480, 490)이 형성될 수 있으며, 제2 비트 라인(490)은 상기 제1 및 제2 수직형 비휘발성 메모리 장치들이 서로 공유할 수 있다. 이때, 도전체(590)는 상기 제1 수직형 비휘발성 메모리 장치의 제6 층간 절연막(510)을 관통하는 제3 콘택 플러그(520)를 통해 제2 비트 라인(490)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 도전체(590)는 각 기둥 구조물(700)의 저면 및 하부 측벽을 커버할 수 있으며, 이에 따라 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있다.
일 실시예에 있어서, 도전체(590)는 상기 제1 수직형 비휘발성 메모리 장치의 제5 층간 절연막(470) 및 제1 및 제2 비트 라인들(480, 490) 상에 형성된 제6 층간 절연막(510) 상에 반도체 기판을 형성하고 이를 패터닝함으로써 형성될 수 있다. 상기 반도체 기판에는 n형 혹은 p형의 불순물이 도핑될 수 있으며, 이에 따라 도전체(590)는 도전성을 가질 수 있다. 한편, 도전체(590)의 측벽은 제7 층간 절연막(590)에 의해 커버될 수 있으며, 제7 층간 절연막(590) 상에는 상기 제2 수직형 비휘발성 메모리 장치의 채널 연결 패턴(380)이 형성될 수 있다.
한편, 상기 제2 수직형 비휘발성 메모리 장치의 기둥 구조물(700)에 포함된 채널(240) 상에는 제2 기판(600)이 형성되어 이의 상면에 접촉할 수 있다. 제2 기판(600)은 제4 게이트 전극(300)을 노출시키는 제3 개구를 포함할 수 있으며, 상기 제3 개구는 절연성 매립 패턴(610)에 의해 채워질 수 있다. 제2 기판(600)은 제1 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
제2 기판(600) 및 매립 패턴(610) 상에는 제8 층간 절연막(620)이 형성될 수 있으며, 제8 층간 절연막(620) 및 매립 패턴(610)을 관통하면서 제4 게이트 전극(300) 상면에 접촉하는 제4 콘택 플러그(630)가 형성되어 상부 배선(도시되지 않음)과 전기적으로 연결될 수 있다.
도 25를 참조하면, 도 24와는 달리, 상부에 형성된 제2 수직형 비휘발성 메모리 장치가 도 20에 도시된 수직형 비휘발성 메모리 장치와 유사한 구조를 가질 수 있다. 이에 따라, 도전체(590) 상에 반도체 패턴(500)이 형성될 수 있으며, 반도체 패턴(500) 상면에 접촉하도록 채널(240)이 형성될 수 있다.
도 26을 참조하면, 도 25와는 달리, 도전체(590) 상에 반도체 패턴(500)이 형성되지 않으며, 도전체(590) 상에 바로 채널(240)이 형성될 수 있다.
도 24 내지 도 26에서는 상부에 형성되는 상기 제2 수직형 비휘발성 메모리 장치가 도 1 내지 도 4 혹은 도 20에 도시된 수직형 비휘발성 메모리 장치와 유사한 구조를 갖는 것이 도시되었으나, 본 발명의 개념은 이에 한정되지는 않으며, 하부에 형성되는 상기 제1 수직형 비휘발성 메모리 장치 역시 이와 같은 구조를 갖도록 변형될 수도 있다.
도 27 내지 도 32는 예시적인 실시예들에 따른 수직형 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 등가 회로도들, 타이밍도, 및 에너지 밴드 다이어그램이다.
상기 수직형 비휘발성 메모리 장치는 각각이 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들을 구비할 수 있으며, 상기 복수의 메모리 블록들은 메모리 셀 어레이를 형성할 수 있다. 상기 각 메모리 블록들은 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함할 수 있으며, 상기 각 셀 스트링들은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 직렬로 배치된 스트링 선택 트랜지스터(SST), 상기 복수의 메모리 셀들, 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
이때, 상기 제2 방향으로 배치된 스트링 선택 트랜지스터들은 스트링 선택 라인(SSL)에 전기적으로 연결될 수 있고, 상기 제2 방향으로 배치된 그라운드 선택 트랜지스터들은 그라운드 선택 라인(GSL)에 전기적으로 연결될 수 있으며, 상기 제2 방향으로 배치된 메모리 셀들에 포함된 프론트 게이트들(FG)은 워드라인(WL)에 전기적으로 연결될 수 있다.
한편, 상기 수직형 비휘발성 메모리 장치에서는, 하나의 채널(240, 도 3, 4 참조)을 프론트 게이트(FG) 및 백 게이트(BG)가 공유할 수 있으며, 프론트 게이트(FG), 제1 전하 저장 구조물(230) 및 채널(240)과 함께, 백 게이트(BG) 및 제2 전하 저장 구조물(280)이 각 메모리 셀들을 형성할 수 있다. 이때, 상기 각 셀 스트링들에 포함된 메모리 셀들은 백 게이트(BG)를 공통적으로 포함할 수 있다.
도 27은 상기 수직형 비휘발성 메모리 장치에서 프론트 게이트(FG), 채널(240) 및 제1 전하 저장 구조물(230)을 통해 각 메모리 셀들을 프로그램하는 방법을 설명하기 위한 등가 회로도이다.
도 27을 참조하면, 인히빗 스트링(Inh STR) 및 프로그램 스트링(PGM STR)에 각각 연결된 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 각각 전원 전압(Vcc) 및 OV를 인가하고, 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 각각 전원 전압(Vcc) 및 OV를 인가한 상태에서, 비선택 워드라인(Unsel WL) 및 선택 워드라인(Sel WL) 각각 패스 전압(Vpass) 및 프로그램 전압(Vpgm)을 인가함으로써, 선택 워드라인(Sel WL)에 연결된 프론트 게이트(FG)에 의해 제1 전하 저장막(210, 도 3, 4 참조)에 전하가 저장될 수 있으며, 이에 따라 해당 메모리 셀이 프로그램될 수 있다.
이때, 프로그램 스트링(PGM STR)에 속하는 메모리 셀들에 공통적으로 포함된 백 게이트(BG)(여기에서는 프로그램 백 게이트(PGM BG)로 지칭함)는 플로팅 상태일 수 있으며, 이에 따라 프론트 게이트(FG)를 통해 상기 메모리 셀을 프로그램하는 데 영향을 주지 않을 수 있다. 한편 도시하지는 않았으나, 인히빗 스트링(Inh STR)에 속한 메모리 셀들에 공통적으로 포함된 인히빗 백 게이트 역시 플로팅 상태일 수 있다.
도 28, 29 및 30은 각각 상기 수직형 비휘발성 메모리 장치에서 백 게이트(BG), 채널(240) 및 제2 전하 저장 구조물(280)을 통해 각 메모리 셀들을 프로그램 방법을 설명하기 위한 등가 회로도, 타이밍도 및 에너지 밴드 다이어그램이다.
도 28 및 29를 참조하면, 인히빗 스트링(Inh STR)에 연결된 제1 비트 라인(BL1) 및 프로그램 백 게이트(PGM BG)에 각각 전원 전압(Vcc) 및 OV를 인가하고, 프로그램 백 게이트(PGM BG)가 공통적으로 포함된 메모리 셀들을 포함하는 스트링(여기에서는 프로그램 스트링(PGM STR)으로 지칭함)에 연결된 제2 비트 라인(BL2)에 0V를 인가하며, 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 각각 전원 전압(Vcc) 및 OV를 인가할 수 있다. 도시하지는 않았으나, 인히빗 스트링(Inh STR)에 포함된 메모리 셀들이 공통적으로 포함하는 백 게이트, 즉 인히빗 백 게이트는 플로팅 상태일 수 있다.
이러한 상태에서, 제1 시점(t1)에서 비선택 워드라인(Unsel WL) 및 선택 워드라인(Sel WL)에 각각 전압을 인가하기 시작하여 제2 시점(t2)에 모두 패스 전압(Vpass)에 도달할 수 있으며, 이는 제3 시점(t3)까지 유지될 수 있다. 이에 따라, 선택 워드라인(Sel WL) 및 비선택 워드라인(Unsel WL)에 연결된 각 메모리 셀들에 포함된 채널(240)에는 각 프론트 게이트들(FG)에 의한 인버젼(inversion)으로 인해 전하가 유기될 수 있다.
이후, 스트링 선택 라인(SSL) 및 비선택 워드라인(Unsel WL)의 전압이 감소하여 제4 시점(t4)에서는 모두 0V가 될 수 있으며, 선택 워드라인(Unsel WL)의 전압은 패스 전압(Vpass)을 그대로 유지할 수 있다. 이에 따라, 선택 워드라인(Sel WL)에 연결된 메모리 셀에 포함된 채널(240)에는 프론트 게이트(FG)에 의해 유기된 전하가 그대로 유지될 수 있으나, 비선택 워드라인(Unsel WL)에 연결된 각 메모리 셀들에 포함된 채널(240)에서 각 프론트 게이트들(FG)에 의해 유기된 전하는 소멸될 수 있다.
이후, 프로그램 백 게이트(BG)의 전압이 상승하여 제5 시점(t5)에서는 프로그램 전압(Vpgm)에 도달할 수 있으며, 선택 워드라인(Unsel WL)의 전압은 여전히 패스 전압(Vpass)을 유지할 수 있다.
이후, 선택 워드라인(Unsel WL)의 전압이 감소하여 제6 시점(t6)에는 0V에 도달할 수 있으며, 프로그램 백 게이트(PGM BG)의 전압은 프로그램 전압(Vpgm)을 그대로 유지할 수 있다.
이후, 제7 시점(t7)까지 프로그램 백 게이트(PGM BG)의 전압이 프로그램 전압(Vpgm)을 그대로 유지한 상태에서, 스트링 선택 라인(SSL), 비선택 워드라인(Unsel WL), 그라운드 선택 라인(GSL) 및 프로그램 스트링(PGM STR)은 모두 플로팅(Floating) 상태가 될 수 있다(도시하지는 않았으나, 상기 인히빗 백 게이트 역시 플로팅 상태임).
한편 도 30을 함께 참조하면, 선택 워드라인(Sel WL)에 인가된 패스 전압(Vpass)에 의한 인버젼(inversion)으로 인해 이에 연결된 각 메모리 셀들의 채널(240)에 유기된 전하가 제5 시점(t5)부터 프로그램 백 게이트(PGM BG)에 인가된 프로그램 전압(Vpgm)에 의해 FN 터널링 방식으로 제2 전하 저장막(260)으로 이동하여 저장됨으로써 상기 해당 메모리 셀이 프로그램될 수 있음을 알 수 있다.
이후, 프로그램 백 게이트(PGM BG)의 전압은 감소하여 제8 시점(t8)에는 0V에 도달할 수 있다.
도 31은 상기 수직형 비휘발성 메모리 장치에서 각 메모리 셀들에 대한 소거 방법을 설명하기 위한 등가 회로도이다.
도 31을 참조하면, 각 메모리 셀들에 대한 소거 동작은 메모리 블록 단위로 수행되며, 상기 메모리 블록에 포함된 소거 스트링들(ERS STR)에 각각 연결된 비트 라인들, 예를 들어, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 플로팅(Floating) 상태이고, 소거 스트링들(ERS STR)이 형성된 제1 기판(100, 도 3, 4 참조)에 형성된 포켓 P-웰(PPW)에는 소거 전압(Vers)이 인가된 상태에서, 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에는 각각 SSL 전압(Vssl) 및 GSL 전압(Vgsl)을 인가하고, 모든 워드라인(All WL)에 0V 이하의 전압을 인가하며, 각 소거 백 게이트(ERS BG)에도 OV 이하의 전압을 인가함으로써, 상기 메모리 블록에 포함된 모든 메모리 셀들이 소거될 수 있다.
도 32는 상기 수직형 비휘발성 메모리 장치에서 각 메모리 셀들에 대한 독출 방법을 설명하기 위한 등가 회로도이다.
도 32를 참조하면, 독출 스트링(READ STR)에 연결된 비트 라인(BL)에 예를 들어, 1.1V의 전압 및 공통 소스 라인(CSL)에 0V의 전압이 인가된 상태에서, 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에는 각각 SSL 전압(Vssl) 및 GSL 전압(Vgsl)을 인가하고, 비선택 워드라인(Unsel WL) 및 선택 워드라인(Sel WL)에 각각 독출 전압(Vread) 및 스윕 전압(Vsweep)을 인가하며, 독출 스트링(READ STR)에 속하는 메모리 셀들에 공통적으로 포함된 백 게이트(BG)(여기에서는 독출 백 게이트(READ BG)로 지칭함)에 OV의 전압을 인가함으로써, 선택 워드라인(Sel WL)에 연결된 각 메모리 셀들을 독출할 수 있다.
전술한 바와 같이, 상기 수직형 비휘발성 메모리 장치에서 각 메모리 셀들은 프론트 게이트(FG), 채널(240) 및 제1 전하 저장 구조물(230)에 더하여 백 게이트(BG) 및 제2 전하 저장 구조물(280)을 포함할 수 있다. 이에 따라, 프론트 게이트(FG), 채널(240) 및 제1 전하 저장 구조물(230)에 의해 구현되는 문턱 전압 레벨에 더하여, 백 게이트(BG), 채널(240) 및 제2 전하 저장 구조물(280)에 의해 문턱 전압 레벨이 추가적으로 구현될 수 있으며, 결국 이들을 포함하는 상기 각 메모리 셀들은 멀티 레벨 셀의 특징을 가질 수 있다.
예를 들어, 프론트 게이트(FG)에 의해서 메모리 셀에 각각 1비트, 2비트 및 3비트의 데이터가 저장될 수 있고, 백 게이트(BG)에 의해서 상기 메모리 셀에 각각 3비트, 2비트 및 1비트의 데이터가 저장될 수 있는 경우, 상기 메모리 셀은 전체적으로 4비트를 저장할 수 있는 쿼드러플 레벨 셀(QLC)이 될 수 있다. 또한, 프론트 게이트(FG)에 의해서 메모리 셀에 각각 2비트 및 3비트의 데이터가 저장될 수 있고, 백 게이트(BG)에 의해서 상기 메모리 셀에 각각 3비트 및 2비트의 데이터가 저장될 수 있는 경우, 상기 메모리 셀은 전체적으로 5비트를 저장할 수 있는 펜타 레벨 셀(PLC)이 될 수 있다. 한편, 프론트 게이트(FG)에 의해서 메모리 셀에 2 3비트의 데이터가 저장될 수 있고, 백 게이트(BG)에 의해서 상기 메모리 셀에 3비트의 데이터가 저장될 수 있는 경우, 상기 메모리 셀은 전체적으로 6비트를 저장할 수 있는 헥사 레벨 셀(HLC)이 될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 600: 제1, 제2 기판
110, 120, 130, 170: 제1 내지 제4 희생막
140: 희생막 구조물 150: 지지막
160: 절연막 165: 절연 패턴
180, 310, 340, 440, 470, 510, 590, 620: 제1 내지 제8 층간 절연막
190: 채널 홀
200, 270, 400, 290: 제1 내지 제4 블로킹 막
210, 260; 제1, 제2 전하 저장막 230, 280: 제1, 제2 전하 저장 구조물
220, 250; 제1, 제2 터널 절연막 240: 채널
320: 도전성 패드 330: 분리막
350: 제2 개구 360, 420: 제1, 제2 스페이서
370: 제1 갭 380: 채널 연결 패턴
390: 에어 갭
412, 414, 416, 300: 제1 내지 제4 게이트 전극
430: CSL 435: 분리 구조물
450, 460, 520, 630: 제1 내지 제4 콘택 플러그
480, 490: 제1, 제2 비트 라인 590: 도전체
610: 매립 패턴 700: 기둥 구조물

Claims (20)

  1. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물;
    상기 채널의 내측벽에 형성된 제2 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들; 및
    상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극을 포함하는 수직형 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 전하 저장 구조물은 상기 채널의 외측벽으로부터 순차적으로 적층된 제1 터널 절연막, 제1 전하 저장막 및 제1 블로킹 막을 포함하고,
    상기 제2 전하 저장 구조물은 상기 채널의 내측벽으로부터 순차적으로 적층된 제2 터널 절연막, 제2 전하 저장막 및 제2 블로킹 막을 포함하는 수직형 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 각 제1 및 제2 터널 절연막들은 실리콘 산화물을 포함하고, 상기 각 제1 및 제2 전하 저장막들은 실리콘 질화물을 포함하며, 상기 각 제1 및 제2 블로킹 막들은 실리콘 산화물을 포함하는 수직형 비휘발성 메모리 장치.
  4. 제2항에 있어서, 상기 각 제1 게이트 전극들과 상기 제1 전하 저장 구조물 사이에 형성되며, 금속 산화물을 포함하는 제3 블로킹 막을 더 구비하는 수직형 비휘발성 메모리 장치.
  5. 제2항에 있어서, 상기 제2 게이트 전극은 금속을 포함하며, 상기 제2 전하 저장 구조물과 상기 제2 게이트 전극 사이에 형성되며 금속 산화물을 포함하는 제3 블로킹 막을 더 구비하는 수직형 비휘발성 메모리 장치.
  6. 제2항에 있어서, 상기 제2 게이트 전극은 불순물이 도핑된 폴리실리콘을 포함하며, 상기 제2 게이트 전극은 상기 제2 전하 저장 구조물과 직접 접촉하는 수직형 비휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 채널 상면에 접촉하는 도전성 패드를 더 포함하는 수직형 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 도전성 패드는 상부에서 보았을 때 링(ring) 형상을 갖는 수직형 비휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 도전성 패드는 외곽선이 타원 형상이고 내부에 원 형상의 개구가 형성된 링 형상을 갖는 수직형 비휘발성 메모리 장치.
  10. 제8항에 있어서, 상기 도전성 패드는 외곽선이 직사각 형상이고 내부에 원 형상의 개구가 형성된 링 형상을 갖는 수직형 비휘발성 메모리 장치.
  11. 제7항에 있어서, 상기 도전성 패드는 상기 제2 게이트 전극과 접촉하지 않는 수직형 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 도전성 패드에 전기적으로 연결된 제1 비트 라인; 및
    상기 제2 게이트 전극에 전기적으로 연결된 제2 비트 라인을 더 포함하는 수직형 비휘발성 메모리 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 비트 라인들은 상기 기판 상면에 평행한 제2 방향으로 각각 복수 개로 형성되어 서로 이격되며,
    상기 제2 방향을 따라 서로 이웃하는 상기 제2 비트 라인들 사이에는 2개의 상기 제1 비트 라인들이 배치되는 수직형 비휘발성 메모리 장치.
  14. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장되며, 컵 형상을 갖는 채널;
    상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들;
    상기 채널이 형성하는 내부 공간에 형성된 제2 게이트 전극; 및
    상기 채널 상면에는 접촉하고 상기 제2 게이트 전극 상면에는 접촉하지 않는 링 형상의 도전성 패드를 포함하는 수직형 비휘발성 메모리 장치.
  15. 제14항에 있어서, 상기 도전성 패드는 상부에서 보았을 때, 외곽선이 타원 형상이고 내부에 원 형상의 개구를 갖는 링 형상인 수직형 비휘발성 메모리 장치.
  16. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽을 감싸는 제1 전하 저장 구조물;
    상기 채널의 내측벽에 형성된 제2 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들;
    상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극;
    상기 채널 상면에 형성된 도전성 패드;
    상기 도전성 패드 상에 형성된 제1 콘택 플러그;
    상기 제1 콘택 플러그 상에 형성된 제1 비트 라인;
    상기 제2 게이트 전극 상면에 형성된 제2 콘택 플러그; 및
    상기 제2 게이트 전극 상에 형성된 제2 비트 라인을 포함하는 수직형 비휘발성 메모리 장치.
  17. 제1 기판 상에 형성되어 상기 제1 기판 상면에 수직한 제1 방향으로 연장된 제1 채널;
    상기 제1 채널의 외측벽을 감싸는 제1 전하 저장 구조물;
    상기 제1 채널의 내측벽에 형성된 제2 전하 저장 구조물;
    상기 제1 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 제1 전하 저장 구조물을 둘러싸는 제1 게이트 전극들; 및
    상기 제2 전하 저장 구조물의 내측벽 상에 형성된 제2 게이트 전극을 포함하는 제1 메모리 구조물;
    상기 제1 메모리 구조물 상에 형성된 도전체;
    상기 도전체 상에 형성되어 상기 제1 방향으로 연장된 제2 채널;
    상기 제2 채널의 외측벽을 감싸는 제3 전하 저장 구조물;
    상기 제2 채널의 내측벽에 형성된 제4 전하 저장 구조물;
    상기 도전체 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 제3 전하 저장 구조물을 둘러싸는 제3 게이트 전극들; 및
    상기 제4 전하 저장 구조물의 내측벽 상에 형성된 제4 게이트 전극을 포함하는 제2 메모리 구조물;
    상기 제1 및 제2 메모리 구조물들 사이에 형성되어, 상기 제1 채널에 전기적으로 연결된 제1 비트 라인; 및
    상기 제1 및 제2 메모리 구조물들 사이에 형성되어 상기 제2 게이트 전극에 전기적으로 연결된 제2 비트 라인을 포함하는 수직형 비휘발성 메모리 장치.
  18. 제17항에 있어서, 상기 도전체는 불순물이 도핑된 반도체 물질을 포함하는 수직형 비휘발성 메모리 장치.
  19. 제17항에 있어서, 상기 채널은 상기 제1 기판 상면에 평행하며 서로 교차하는 제2 및 제3 방향들을 따라 각각 복수 개로 형성되며,
    상기 도전체는 이에 대응하여 상기 제2 및 제3 방향들을 따라 복수 개로 형성되는 수직형 비휘발성 메모리 장치.
  20. 비트 라인과 공통 소스 라인(CSL) 사이에 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들 및 그라운드 선택 트랜지스터(GST)가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 수직형 비휘발성 메모리 장치의 프로그램 방법으로서,
    상기 각 메모리 셀들은 프론트 게이트 및 채널을 포함하고, 상기 각 스트링들에 포함된 상기 메모리 셀들은 공통적으로 백 게이트를 더 포함하며,
    인히빗 스트링 및 프로그램 스트링에 각각 전기적으로 연결된 제1 및 제2 비트 라인들에 전원 전압 및 0V를 각각 인가하고, 선택 워드 라인 및 비선택 워드 라인에 각각 패스 전압을 인가하며, 상기 프로그램 스트링에 포함된 메모리 셀들에 공통적으로 포함된 제1 백 게이트에 0V를 인가하는 단계;
    상기 선택 워드 라인에 패스 전압을 유지한 채로, 상기 비선택 워드 라인에 0V를 인가하는 단계; 및
    상기 제1 백 게이트에 프로그램 전압을 인가하는 단계를 포함하는 수직형 비휘발성 메모리 장치의 프로그램 방법.
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