CN113782539A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：基板，具有第一区域和第二区域；在第二区域中的基板中的绝缘图案，限定基板的有源图案；栅电极，彼此间隔开并堆叠在基板的上表面上并且在第一方向上延伸；第一分隔区域，在第一方向上延伸并与有源图案接触；第二分隔区域，在第一分隔区域之间在第一方向上延伸；以及沟道结构，在第一区域中贯穿栅电极。第二分隔区域中的至少一个与在绝缘图案下方的基板接触。

Description

半导体器件

技术领域

本公开涉及半导体器件。

背景技术

已经作出了减小执行高容量数据处理的半导体器件的体积和/或尺寸的努力。减小此类器件的体积和/或尺寸可以通过提高它们的集成度来实现。为了提高半导体器件的集成度，已经提出了具有垂直晶体管结构代替平面晶体管结构的半导体器件。

发明内容

本公开的示例实施方式提供具有提高的集成度和电特性的半导体器件。

根据示例实施方式，一种半导体器件包括：基板，具有第一区域和第二区域；在第二区域中的基板中的绝缘图案，限定基板的有源结构；堆叠结构，包括交替且重复地堆叠在基板上的层间绝缘层和栅电极；第一分隔区域，贯穿堆叠结构，在第一方向上延伸，并在垂直于第一方向的第二方向上彼此间隔开；第二主分隔区域，在第一分隔区域之间贯穿堆叠结构并在第一方向上彼此间隔开；第二辅助分隔区域，在第二区域上贯穿堆叠结构，在第二方向上与第一分隔区域和第二主分隔区域间隔开，并在第一方向上彼此间隔开；以及沟道结构，在第一区域上贯穿堆叠结构。有源结构包括：第一有源图案，在第二区域的绝缘图案之间与第一分隔区域接触并在第一方向上延伸；以及第二有源图案，在第一有源图案之间以比第一有源图案更短的长度延伸。第二主分隔区域中的至少一个包括与第二有源图案中的至少一个接触的第一部分以及延伸穿过绝缘图案以接触基板的第二部分。第二部分的下端低于第一部分的下端。

根据示例实施方式，一种半导体器件包括：基板，具有第一区域和第二区域；在第二区域中的基板中的绝缘图案，限定基板的有源图案；栅电极，彼此间隔开并堆叠在基板的上表面上并且在第一方向上延伸；第一分隔区域，在第一方向上延伸并与有源图案接触；第二分隔区域，在第一分隔区域之间在第一方向上延伸；以及沟道结构，在第一区域中贯穿栅电极。第二分隔区域中的至少一个与在绝缘图案下方的基板接触。

根据示例实施方式，一种半导体器件包括：基板，具有第一区域和第二区域；栅电极，彼此间隔开并堆叠在基板上，栅电极中的至少两个以不同的长度在第一方向上在第二区域上延伸；第一分隔区域，在第一方向上延伸，第一分隔区域分隔所述栅电极中的栅电极，并在垂直于第一方向的方向上彼此间隔开；以及第二分隔区域，在第一分隔区域之间从第一区域在第一方向上延伸到第二区域，第二分隔区域贯穿栅电极。第二分隔区域具有第一底表面和第二底表面，第一底表面在第二区域中在距第二分隔区域的上表面的第一垂直距离处，第二底表面在距第二分隔区域的上表面的大于第一垂直距离的第二垂直距离处。

附图说明

本公开的以上及其它的方面、特征和优点将由以下结合附图的详细描述被更清楚地理解。

图1是根据本公开的示例实施方式的半导体器件的示意性框图。

图2是根据本公开的示例实施方式的半导体器件的存储单元阵列的等效电路图。

图3A是根据本公开的示例实施方式的半导体器件的示意性平面图。图3B是图3A中的部分“A”的局部放大的示意性平面图。图3C是示出根据本公开的示例实施方式的半导体器件的一些元件的平面图。

图4A至图4D是根据本公开的示例实施方式的半导体器件的截面图。

图5A至图5D是根据本公开的示例实施方式的半导体器件的局部放大的截面图。

图6是根据本公开的示例实施方式的半导体器件的示意性平面图。

图7A至图7C是根据本公开的示例实施方式的半导体器件的截面图。

图8是根据本公开的示例实施方式的半导体器件的示意性平面图。

图9A和图9B是根据本公开的示例实施方式的半导体器件的截面图。

图10是根据本公开的示例实施方式的半导体器件的示意性平面图。

图11A和图11B是根据本公开的示例实施方式的半导体器件的截面图。

图12A和图12B是根据本公开的示例实施方式的半导体器件的截面图。

图13A至图17C是示出根据本公开的示例实施方式的制造半导体器件的方法的示意性平面图和截面图。

图18A至图18C是示出根据本公开的示例实施方式的制造半导体器件的方法的示意性平面图。

具体实施方式

在下文中，将参照附图描述本公开的示例实施方式。

图1是根据本公开的示例实施方式的半导体器件的示意性框图。

参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压发生器37。

存储单元阵列20可以包括多个存储块，每个存储块可以包括多个存储单元。所述多个存储单元可以通过串选择线SSL、字线WL和接地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在示例实施方式中，沿着同一行布置的多个存储单元可以连接到相同的字线WL，沿着同一列布置的多个存储单元可以连接到相同的位线BL。

行解码器32可以解码输入地址ADDR以生成和发送字线WL的驱动信号。行解码器32可以响应于控制逻辑36的控制而将从电压发生器37产生的字线电压提供到被选择的字线WL和未被选择的字线WL。

页缓冲器34可以通过位线BL连接到存储单元阵列20以读取存储在存储单元中的信息。根据操作模式，页缓冲器34可以临时存储将要存储在存储单元中的数据或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和感测放大器。列解码器可以选择性地激活存储单元阵列20的位线BL，感测放大器可以在读取操作期间感测由列解码器选择的位线BL的电压以读取存储在存储单元中的数据。

输入/输出缓冲器35可以在编程操作期间接收数据DATA并将接收到的数据DATA传送到页缓冲器34，并且可以在读取操作期间将从页缓冲器34接收到的数据DATA输出到外部实体。输入/输出缓冲器35可以向控制逻辑36发送输入地址或指令。

控制逻辑36可以控制行解码器32和页缓冲器34的操作。控制逻辑36可以接收从外部发送的控制信号和外部电压，并且可以根据接收到的控制信号操作。控制逻辑36可以响应于控制信号而控制读取操作、写入操作和/或擦除操作。

电压发生器37可以使用外部电压产生内部操作所需的电压，例如编程电压、读取电压、擦除电压等。由电压发生器37产生的电压可以通过行解码器32发送到存储单元阵列20。

图2是根据本公开的示例实施方式的半导体器件的存储单元阵列的等效电路图。

参照图2，存储单元阵列20可以包括多个存储单元串S，每个存储单元串S包括彼此串联连接的存储单元M以及串联连接到存储单元M的相反端的接地选择晶体管GST和串选择晶体管SST1和SST2。多个存储单元串S可以并联连接到位线BL0、BL1和BL2。多个存储单元串S可以共同连接到公共源极线CSL。例如，多个存储单元串S可以设置在多条位线BL0至BL2和单条公共源极线CSL之间。在示例实施方式中，可以二维地设置多条公共源极线CSL。

彼此串联连接的存储单元M可以由用于选择存储单元M的字线WL0、……、WLn-1和WLn控制。每个存储单元M可以包括数据存储元件。设置在距公共源极线CSL基本相同的距离处的存储单元M的栅电极可以共同连接到字线WL0至WLn中的一条以进入等电位状态。替代地，即使当存储单元M的栅电极设置在距公共源极线CSL基本相同的距离处时，设置在不同的行或列中的栅电极也可以被独立地控制。

接地选择晶体管GST可以由接地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3控制，并且可以连接到位线BL0至BL2。图2示出了其中一个接地选择晶体管GST和两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储单元M的结构，但是一个或多于两个的串选择晶体管可以连接到彼此串联连接的多个存储单元M或者多个接地选择晶体管GST可以连接到彼此串联连接的多个存储单元M。可以在字线WL0至WLn当中的最上面的字线WLn与串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3之间进一步设置一条或更多条虚设字线DWL或缓冲线。在示例实施方式中，一条或更多条虚设字线DWL可以设置在最下面的字线WL0和接地选择线GSL之间。

当信号通过串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3施加到串选择晶体管SST1和SST2时，施加的信号可以通过位线BL0至BL2发送到串联连接的存储单元M以执行数据读取和写入操作。此外，通过经由基板施加预定的擦除电压，可以执行擦除操作以擦除被写入存储单元M的数据。在示例实施方式中，存储单元阵列20可以包括与位线BL0至BL2电分离的至少一个虚设存储单元串。

图3A是根据本公开的示例实施方式的半导体器件的示意性平面图，图3B是图3A中的部分“A”的局部放大的示意性平面图。图3C是示出根据本公开的示例实施方式的半导体器件的一些元件的局部放大的平面图。

图4A至图4D分别是根据本公开的示例实施方式的半导体器件的截面图。图4A至图4D分别是沿着图3B中的线I-I'、II-II'、III-III'和IV-IV'截取的截面图。

参照图3A至图4D，半导体器件100可以包括：基板101，具有第一区域R1和第二区域R2；绝缘图案FLD，设置在第二区域R2中的基板101中；堆叠结构，包括交替地堆叠在基板101上的层间绝缘层120和栅电极130；沟道结构CH，设置为贯穿堆叠结构；第一和第二分隔区域MS1、MS2a和MS2b，延伸穿过堆叠结构；上分隔区域SS，贯穿最上面的栅电极130的一部分；以及下分隔区域GS，贯穿最下面的栅电极130的一部分。半导体器件100还可以包括虚设沟道结构DCH、第一覆盖绝缘层171和第二覆盖绝缘层172以及接触插塞MC。

基板101的第一区域R1可以是其中栅电极130垂直地堆叠并且沟道结构CH被设置的区域，并且可以是与图1的存储单元阵列20对应的区域。第一区域R1可以被称为存储单元阵列区域。基板101的第二区域R2可以是其中栅电极130延伸为具有不同的长度并且虚设沟道结构DCH被设置的区域，并且可以对应于电连接图1的存储单元阵列20和外围电路30的区域。第二区域R2可以被称为连接区域或台阶区域。在至少一个方向(例如，第一方向X)上，第二区域R2可以设置在第一区域R1的至少一端。

基板101可以具有在第一方向X和第二方向Y上延伸的上表面。基板101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基板101可以被提供为体晶片或外延层。第一方向X和第二方向Y可以彼此垂直地交叉。

绝缘图案FLD可以设置在第二区域R2中的基板101中。绝缘图案FLD可以在基板101中设置为在第二区域R2中具有预定图案，如图3C所示。绝缘图案FLD可以通过例如浅沟槽隔离(STI)工艺形成。绝缘图案FLD可以从基板101的上表面向基板101内部延伸至预定深度。绝缘图案FLD可以由绝缘材料形成，并且可以包括例如氧化物、氮化物或其组合。

如图3C所示，绝缘图案FLD可以在第二区域R2中限定基板101的有源结构。有源结构ACT可以具有比绝缘图案FLD的底表面进一步向上突出的形状。有源结构ACT可以包括杂质，或者可以具有包括杂质的掺杂区域。有源结构ACT可以包括与基板101相同的材料，并且可以由与绝缘图案FLD的材料不同的材料形成。

有源结构ACT可以包括：第一有源图案111，在第一方向X上在第二区域R2的绝缘图案FLD之间延伸；以及第二有源图案112，具有比第一有源图案111更短的长度并在第一方向X上延伸。在这种情况下，长度可以指的是在有源图案延伸的第一方向X上的长度。有源结构ACT还可以包括：第三有源图案113，在第一方向X上与第二有源图案112在一条直线上(例如，共线地)间隔开，第二有源图案112和第三有源图案113中的每个在所述一条直线中在第一方向X上延伸；以及第四有源图案114，设置在第三有源图案113之间以及在第三有源图案113和第一有源图案111之间。

第一有源图案111可以在第二区域R2中在第三方向Z上与第一分隔区域MS1重叠。第一有源图案111可以设置在第一分隔区域MS1下方。绝缘图案FLD可以不与第一分隔区域MS1接触。第三方向Z可以垂直于基板101的上表面和/或垂直于第一方向X和第二方向Y。

第二有源图案112可以在第二区域R2中在第三方向Z上与第二主分隔区域MS2a的一部分重叠。第二有源图案112可以设置在第二主分隔区域MS2a的一部分下方。第二有源图案112可以从第一区域R1在第一方向X上延伸到第二区域R2。第二有源图案112可以局部地设置在第二区域R2的与第一区域R1相邻的部分中。第二有源图案112可以设置为在第一有源图案111之间在第二方向Y上彼此间隔开。在第二有源图案112延伸的第一方向X上，第二有源图案112的端部或侧表面可以在第三方向Z上与第二主分隔区域MS2a重叠。第二主分隔区域MS2a可以跨越第二有源图案112和绝缘图案FLD设置。

第三有源图案113可以通过绝缘图案FLD的一部分在第一方向X上与第二有源图案112间隔开。第三有源图案113可以在第二区域R2中与第二主分隔区域MS2a接触。第三有源图案113可以设置在第二主分隔区域MS2a的一部分下方。第三有源图案113的端部或侧表面也可以与第二主分隔区域MS2a接触。第三有源图案113可以在第一方向X上延伸为具有比第二有源图案112更大的长度。每个第三有源图案113可以具有比每个第一有源图案111更短的长度。

第四有源图案114可以在第二区域R2中与第二辅助分隔区域MS2b当中的至少一个第二辅助分隔区域接触。第四有源图案114可以设置在第二辅助分隔区域MS2b中的至少一个下方。在第二辅助分隔区域MS2b当中，不与第四有源图案114接触的至少一个第二辅助分隔区域MS2b可以与绝缘图案FLD接触。多个第四有源图案114可以在第一方向X上彼此间隔开。多个第四有源图案114也可以在第二方向Y上彼此间隔开。

在第二区域R2中，第四有源图案114可以从一点延伸，该点与绝缘图案FLD的和第一区域R1相邻的端部间隔开第一距离D1。在示例实施方式中，第一距离D1可以在约6μm至约8μm的范围内。在示例实施方式中，第一距离D1可以在约7μm至约8μm的范围内。

下分隔区域GS的下绝缘层160可以在第一方向X上具有第一长度L1。绝缘图案FLD的一部分在第一方向X上的第二距离D2可以大于第一长度L1，第二有源图案112和第三有源图案113通过绝缘图案FLD的所述一部分彼此间隔开。第二距离D2可以指的是在第二有源图案112和第三有源图案113的相邻端部之间的距离。在示例实施方式中，第一长度L1可以在约1μm至约2μm的范围内。在示例实施方式中，第二距离D2可以在约1.5μm至约2.5μm的范围内。

栅电极130在第一区域R1上垂直地堆叠为彼此间隔开，并且栅电极130中的一些可以以不同的长度从第一区域R1延伸到第二区域R2。

栅电极130包括构成图2的接地选择晶体管GST的栅极的接地选择栅电极130G、构成多个存储单元M的栅极的存储单元栅电极130M以及构成串选择晶体管SST1和SST2的栅极的串选择栅电极130Sd和130Su。可以取决于半导体器件100的容量来确定构成存储单元M的栅极的存储单元栅电极130M的数量。根据示例实施方式，一个或两个或更多个串选择栅电极130Sd和130Su以及一个或两个或更多个接地选择栅电极130G可以被提供，并且可以具有与存储单元栅电极130M相同的结构或与存储单元栅电极130M的结构不同的结构。

如图3A和图3B所示，栅电极130可以设置为通过在第一方向X上延伸的第一分隔区域MS1而在第二方向Y上以预定单元彼此分隔开。在一对第一分隔区域MS1之间的栅电极130可以构成单个存储块，但是存储块的范围不限于此。

存储单元栅电极130M可以构成单个存储块中的单个层。每个存储单元栅电极130M可以包括在一对第一分隔区域MS1之间在第一方向X上延伸的八个子栅电极，并且可以在其中第二分隔区域MS2a和MS2b在第一方向X上彼此间隔开的区域中由栅极连接部分130CP连接以设置为单个层。栅极连接部分130CP指的是其中栅电极130在相同的水平上彼此水平地连接的区域。

串选择栅电极130Sd和130Su可以通过第一和第二分隔区域MS1、MS2a和MS2b以及上分隔区域SS在一对第一分隔区域MS1之间被完全分隔为八个子栅电极，但是本公开不限于此。

接地选择栅电极130G可以通过栅极连接部分130CP在第二分隔区域MS2a和MS2b中的一些之间被连接，但是可以通过第二主分隔区域MS2a和下分隔区域GS在一对第一分隔区域MS1之间被分隔为四个子栅电极，但是本公开不限于此。

在基板101的第二区域R2中，栅电极130可以以不同的长度在第一方向X上延伸以形成台阶部分，并且其中下面的栅电极130向上暴露的垫区域可以被提供。在本说明书中，术语“垫区域”可以指的是其中栅电极130在第二区域R2中形成台阶部分的整个区域。一定数量的栅电极130(例如，一个、两个、四个或五个栅电极130)可以构成单个栅极组以在第一方向X上在栅极组之间形成台阶结构。构成单个栅极组的栅电极130也可以设置为在第二方向Y上相互具有台阶结构。

每个栅电极130可以在垫区域中向上暴露以连接到接触插塞MC，从而将栅电极130连接到设置在其上的互连结构。在垫区域中，栅电极130可以具有其中栅电极130的厚度增大的区域以将栅电极130稳定地连接到接触插塞MC，但是本公开不限于此。

栅电极130可以包括金属材料，例如钨(W)。根据示例实施方式，栅电极130可以包括多晶硅或金属硅化物材料。

在示例实施方式中，栅电极130可以包括内部的栅极导电层和围绕栅极导电层的扩散屏障133。扩散屏障133可以包括例如钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)、石墨烯或其组合。

层间绝缘层120可以设置在栅电极130之间。与栅电极130类似，层间绝缘层120可以设置为在垂直于基板101的上表面的第三方向Z上彼此间隔开，并设置为在第一方向X上延伸。层间绝缘层120可以包括绝缘材料，诸如硅氧化物或硅氮化物。

沟道结构CH可以设置为彼此间隔开，同时在第一区域R1上形成行和列。沟道结构CH可以设置为形成格子图案，或者可以在一方向上设置为Z字形形式。沟道结构CH可以在基板101上垂直地延伸。沟道结构CH可以具有柱形状，并且可以具有在朝向基板101的方向上根据高宽比而变窄的倾斜侧表面。在设置在第一区域R1中的沟道结构CH当中，与第二区域R2相邻的一些沟道结构CH可以是虚设沟道结构。与上分隔区域SS重叠的沟道结构CH也可以是虚设沟道结构。在这种情况下，虚设沟道结构可以具有与沟道结构CH相同或相似的结构，但是在半导体器件100中可以不执行实质功能。

沟道层140可以设置在沟道结构CH中。在沟道结构CH中，当在平面图中看时，沟道层140可以形成为具有围绕内部的沟道绝缘层150的环形。然而，根据示例实施方式，沟道层140可以具有柱形诸如圆柱形或棱柱形，而没有沟道绝缘层150。沟道层140可以在其下方的外延层105上和/或连接到在其下方的外延层105，并且沟道层140和外延层105之间可以进一步设置绝缘层。沟道层140可以包括半导体材料，诸如多晶硅或单晶硅。半导体材料可以是未掺杂的材料或包括p型或n型杂质的材料。根据连接到沟道垫155的上互连结构的布置，设置在沿第二方向Y的直线上的沟道结构CH可以分别连接到不同的位线BL0至BL2(见图2)。

在沟道结构CH中，沟道垫155可以设置在沟道层140上。沟道垫155可以设置为覆盖沟道绝缘层150的上表面并设置为电连接到沟道层140。沟道垫155可以包括例如掺杂的多晶硅。

栅极电介质层145可以设置在栅电极130和沟道层140之间。栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、数据存储层和阻挡层。隧穿层可以使电荷隧穿到数据存储层，并且可以包括例如硅氧化物(SiO₂)、硅氮化物(Si₃N₄)、硅氮氧化物(SiON)或其组合。阻挡层可以包括例如硅氧化物(SiO₂)、硅氮化物(Si₃N₄)、硅氮氧化物(SiON)、高k电介质材料或其组合。

外延层105可以在沟道结构CH的下端设置在基板101上，并且可以设置在栅电极130中的至少一个的侧表面上。外延层105可以设置在基板101的凹陷区域中。在一些实施方式中，外延层105的上表面可以高于最下面的栅电极130的上表面且低于设置在其上的栅电极130的底表面，但是不限于附图所示的那样。在示例实施方式中，可以省略外延层105。在这种情况下，沟道层140可以直接连接到基板101。

虚设沟道结构DCH可以设置在第二区域R2中，并且可以具有与沟道结构CH相同或相似的结构，但是在半导体器件100中可以不执行实质功能。虚设沟道结构DCH可以设置为连接(例如，电连接)到基板101。在一些实施方式中，虚设沟道结构DCH可以延伸到绝缘图案FLD中和/或穿过绝缘图案FLD以连接到基板101。虚设沟道结构DCH可以在栅电极130的垫区域中规则地设置成行和列。每个虚设沟道结构DCH可以具有比每个沟道结构CH的尺寸更大的尺寸(最大直径)。根据示例实施方式，虚设沟道结构DCH的数量和/或间隔可以是不同的。

因为虚设沟道结构DCH设置为穿透到绝缘图案FLD中和/或贯穿绝缘图案FLD，所以每个虚设沟道结构DCH的下端可以设置为低于每个沟道结构CH的下端。因此，虚设沟道结构DCH可以比沟道结构CH更长(例如，具有更大的高度)。此外，虚设沟道结构DCH中的外延层105可以设置为使得外延层105的侧表面的至少一部分被绝缘图案FLD围绕。

第一和第二分隔区域MS1、MS2a和MS2b可以设置为在第一方向X上在第一区域R1和第二区域R2中延伸。第一和第二分隔区域MS1、MS2a和MS2b可以彼此平行地设置。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以设置为在第二方向Y上形成恒定图案，第二分隔区域MS2a和MS2b可以分别设置为在沿第一方向X的直线上(例如，共线地)彼此间隔开。第一分隔区域MS1可以设置为在第二方向Y上彼此间隔开，栅电极130可以通过第一分隔区域MS1在第二方向Y上彼此间隔开。第一和第二分隔区域MS1、MS2a和MS2b可以是穿过堆叠在基板101上的全部栅电极130连接到基板101的贯穿分隔区域。随着堆叠的栅电极130的数量增加，第二分隔区域MS2a和MS2b可以减小施加到栅电极130的应力。

第二分隔区域MS2a和MS2b可以包括：第二主分隔区域MS2a，设置为在第二方向Y上以预定间隔在一对第一分隔区域MS1之间彼此间隔开；以及第二辅助分隔区域MS2b，设置为在第二方向Y上以预定间隔在第一分隔区域MS1和第二主分隔区域MS2a之间以及在第二主分隔区域MS2a之间彼此间隔开。

第二主分隔区域MS2a可以跨越整个第一和第二区域R1和R2设置。第二辅助分隔区域MS2b可以仅设置在第二区域R2中。多个第二主分隔区域MS2a可以设置为以预定间隔在一直线上分隔开。多个第二辅助分隔区域MS2b可以设置为以预定间隔在一直线上分隔开。

第一分隔区域MS1可以与第一有源图案111接触。第一分隔区域MS1可以设置为使第一有源图案111的上部部分地凹陷，或者可以设置在基板101上以与第一有源图案111的上表面接触。

在下文中，将参照图3B、图3C和图4A至图4D描述第一和第二分隔区域MS1、MS2a和MS2b的截面结构。

参照图3B和图4A，第二主分隔区域MS2a可以包括：第二主分隔区域MS2a_1，从第一区域R1连续地延伸到第二区域R2的一部分；以及第二主分隔区域MS2a_2，与第二主分隔区域MS2a_1间隔开以在第一方向X上连续地延伸。

第二主分隔区域MS2a_1可以包括：第一部分P1，设置为与第二有源图案112接触；以及第二部分P2，贯穿第一部分P1和绝缘图案FLD以与基板101接触。第二部分P2的下端(例如，底表面)可以设置为低于第一部分P1的下端。在第二部分P2的下端和第二主分隔区域MS2a_1的上端之间的第二垂直深度h2可以大于在第一部分P1的下端和第二主分隔区域MS2a_1的上端之间的第一垂直深度h1。术语“垂直深度”可以指的是在第三方向Z上的深度。第二部分P2的下端可以设置为低于第二有源图案112的上表面。第二部分P2的下端可以设置为低于绝缘图案FLD的底表面。如图4C的放大图所示，第二部分P2的下端可以设置为低于第一分隔区域MS1的下端。

第二主分隔区域MS2a_1可以延伸以在绝缘图案FLD的底表面之下与基板101接触，同时与第二有源图案112的第一侧表面S1的一部分接触。根据示例实施方式，第一侧表面S1可以相对于基板101的上表面倾斜，或者可以具有台阶部分。

在示例实施方式中，第二主分隔区域MS2a_1可以具有：第一底表面BS1，设置在从第二主分隔区域MS2a_1的上表面起向下第一垂直深度h1处；以及第二底表面BS2，设置在从第二主分隔区域MS2a_1的上表面起向下第二垂直深度h2处。第二垂直深度h2可以大于第一垂直深度h1。第二底表面BS2可以设置为低于第一分隔区域MS1的底表面。

在示例实施方式中，第二主分隔区域MS2a_1可以具有连接设置在不同深度处的第一底表面BS1和第二底表面BS2的下部侧表面S1。下部侧表面S1可以相对于基板101的上表面倾斜。绝缘图案FLD的底表面可以设置于(例如，在第三方向Z上)在第一底表面BS1和第二底表面BS2之间的水平上。第二主分隔区域MS2a_1的下部侧表面S1可以与第二有源图案112的第一侧表面S1接触，并且可以指的是同一表面。

在示例实施方式中，第二主分隔区域MS2a_1可以具有从绝缘图案FLD之下的基板101朝基板101之上延伸的第二侧表面S2。第二侧表面S2可以延伸为比第一侧表面S1更长。形成在第二侧表面S2和第二底表面BS2之间的第二角度可以不同于形成在第一侧表面S1和第二底表面BS2之间的第一角度。

在示例实施方式中，第二主分隔区域MS2a_1的贯穿绝缘图案FLD的下部可以具有弯曲部分。该弯曲部分可以通过第一底表面BS1和第二底表面BS2之间的高度差形成。该弯曲部分可以因为开口的深度在形成分隔区域的工艺中变化而形成。开口的深度变化由从绝缘图案FLD的底表面向上突出的有源结构ACT的形状引起。在用于形成分隔区域的蚀刻工艺期间，开口可以使有源结构ACT的上部凹陷，但是可以穿过绝缘图案FLD形成。

在示例实施方式中，与第二主分隔区域MS2a_1间隔开以在第一方向X上再次延伸为一个第二主分隔区域的第二主分隔区域MS2a_2也可以具有与上述第二主分隔区域MS2a_1的结构相似的结构。例如，第二主分隔区域MS2a_2也可以具有拥有从其上表面起的不同垂直深度的底表面，并且可以具有将底表面彼此连接的下部侧表面S1。

在本说明书中，已经描述了第二主分隔区域MS2a的示例结构，但是第二辅助分隔区域MS2b也可以如上所述地在其中第二辅助分隔区域MS2b沿第一方向X彼此间隔开的区域中具有拥有不同垂直深度的底表面。例如，第二分隔区域MS2a和MS2b中的至少一个可以具有如上所述的相同或相似的结构。

参照图3B和图4B，第二辅助分隔区域MS2b可以包括：第一分隔组SG1，包括与第一区域R1相邻地依次设置的三个第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3；以及第二分隔组SG2，包括与第一分隔组SG1间隔开的第二辅助分隔区域MS2b_4。构成第一分隔组SG1和第二分隔组SG2中的每个的第二辅助分隔区域MS2b的数量不限于附图中描绘的数量。第一分隔组SG1可以比第二分隔组SG2更邻近第一区域R1。第一分隔组SG1和第二分隔组SG2可以在第一方向X上布置。

第一分隔组SG1的第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3可以与基板101接触。在一些实施方式中，第一分隔组SG1的第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3可以延伸穿过绝缘图案FLD以接触基板101。第二分隔组SG2的第二辅助分隔区域MS2b_4可以与第四有源图案114接触。第一分隔组SG1的第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3的下端可以设置为低于第二分隔组SG2的第二辅助分隔区域MS2b_4的下端。第一分隔组SG1的第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3的下端可以设置为低于第一分隔区域MS1的下端。第一分隔组SG1的第二辅助分隔区域MS2b_1、MS2b_2和MS2b_3的垂直深度h3大于第二分隔组SG2的第二辅助分隔区域MS2b_4的垂直深度h4。

参照图3B、图4C和图4D，在沿第二方向Y的至少一个截面中，第二主分隔区域MS2a和第二辅助分隔区域MS2b的下端可以设置为低于第一分隔区域MS1的下端。构成下分隔区域GS的下绝缘层160可以设置在绝缘图案FLD上以在第三方向Z上与绝缘图案FLD重叠。

在沿第二方向Y的至少一个截面中，第二主分隔区域MS2a和第二辅助分隔区域MS2b可以与基板101接触。在一些实施方式中，第二主分隔区域MS2a和第二辅助分隔区域MS2b可以延伸穿过绝缘图案FLD以接触基板101。第一分隔区域MS1可以与第一有源图案111接触。

参照图3B、图4C和图4D，在沿第二方向Y的至少一个截面中，第二辅助分隔区域MS2b的下端可以设置为低于第一分隔区域MS1的下端和第二主分隔区域MS2a的下端。在沿第二方向Y的至少一个截面中，第二主分隔区域MS2a的第二部分P2可以与基板101接触。在一些实施方式中，第二主分隔区域MS2a的第二部分P2可以延伸穿过绝缘图案FLD以接触基板101。

在沿第二方向Y的至少一个截面中，第二主分隔区域MS2a的第一部分P1可以与第二有源图案112接触，第二辅助分隔区域MS2b可以与基板101接触。在一些实施方式中，第二辅助分隔区域MS2b可以延伸穿过绝缘图案FLD以接触基板101。

如图3A至图4D所示，第一和第二分隔区域MS1、MS2a和MS2b可以包括导电层109和覆盖导电层109的侧表面的分隔绝缘层107。导电层109可以由导电材料形成，分隔绝缘层107可以由绝缘材料形成。导电层109可以通过分隔绝缘层107与栅电极130间隔开。第一分隔区域MS1的导电层109可以与第一有源图案111直接接触，第二主分隔区域MS2a的导电层109可以与第二有源图案112直接接触或者可以(例如，穿过绝缘图案FLD)与基板101直接接触。第一分隔区域MS1可以包括参照图2描述的公共源极线CSL，第二分隔区域MS2a和MS2b可以包括虚设公共源极线。在这种情况下，虚设公共源极线可以进入其中虚设公共源极线没有连接到驱动半导体器件100的元件或者电信号没有被施加的浮置状态。

差的和/或不规则的图案可以形成在其中第二分隔区域MS2a和MS2b在第一方向X上彼此间隔开的区域中，在该差的和/或不规则的图案中，第二分隔区域MS2a和MS2b中的每个的端部在第二方向Y上弯曲或突出。然而，绝缘图案FLD可以如图3C所示地形成以减小由差的和/或不规则的图案引起的半导体器件的特性劣化。

在第一区域R1中，上分隔区域SS可以在第一分隔区域MS1和第二主分隔区域MS2a之间以及在第二主分隔区域MS2a之间在第一方向X上延伸。上分隔区域SS可以与第二辅助分隔区域MS2b平行地设置，并且可以与第二辅助分隔区域MS2b的一端接触。上分隔区域SS可以设置为贯穿栅电极130当中的包括串选择栅电极130Su和130Sd的栅电极130的一部分。

上分隔区域SS可以包括上绝缘层103。如图4B所示，上绝缘层103可以在第二方向Y上将包括串选择栅电极130Su和130Sd(在图4B中以虚线示出)的两个栅电极130彼此分隔开。然而，由上绝缘层103分隔开的栅电极130的数量可以根据示例实施方式而改变。

下分隔区域GS可以设置在与最下面的接地选择栅电极130G相同的水平上。下分隔区域GS可以与其中第二主分隔区域MS2a彼此间隔开的区域相邻地设置。下分隔区域GS可以在第三方向Z上与绝缘图案FLD重叠。下分隔区域GS可以在第三方向Z上与第二主分隔区域MS2a重叠。下分隔区域GS可以包括其中第二主分隔区域MS2a彼此间隔开的区域，并且可以设置为将第二主分隔区域MS2a彼此连接。

如图4A所示，下分隔区域GS可以包括下绝缘层160。下绝缘层160可以由例如硅氧化物形成，并且可以包括与层间绝缘层120相同的材料。下绝缘层160可以连接到层间绝缘层120以构成单个层。在下绝缘层160和层间绝缘层120之间的边界可以被观察到或者可以不被观察到。第二主分隔区域MS2a可以贯穿下分隔区域GS的下绝缘层160的一部分。

接触插塞MC可以在第二区域R2中从上方贯穿第一和第二覆盖绝缘层171和172的一部分，并且可以分别连接到构成垫区域的栅电极130当中的最上面的栅电极130。接触插塞MC可以连接到在设置于其上方的部分中的互连线。接触插塞MC可以将栅电极130电连接到外围电路区域中的电路元件。接触插塞MC的布置位置、数量和形状可以各种各样地改变。接触插塞MC可以包括导电材料，并且可以包括例如钨(W)、铜(Cu)、铝(Al)等。接触插塞MC还可以包括屏障金属层。

第一覆盖绝缘层171和第二覆盖绝缘层172可以设置为覆盖基板101和栅电极130的堆叠结构。在示例实施方式中，第一覆盖绝缘层171和第二覆盖绝缘层172可以包括多个绝缘层。第一覆盖绝缘层171和第二覆盖绝缘层172可以包括绝缘材料，诸如硅氧化物或硅氮化物。

图5A至图5D是根据本公开的示例实施方式的半导体器件的局部放大的截面图。图5A至图5D示出与图4A中的部分“B”对应的区域。

参照图5A，在第二主分隔区域MS2a_1中，形成在第一侧表面S1和第二底表面BS2之间的第一角度θ1可以大于形成在第二侧表面S2和第二底表面BS2之间的第二角度θ2。第一侧表面S1可以将第一底表面BS1和第二底表面BS2彼此连接。第二侧表面S2可以比第一侧表面S1从第二底表面BS2更陡地延伸。第一侧表面S1可以比第二侧表面S2从第二底表面BS2更平缓地延伸。在第二主分隔区域MS2a_1下方的弯曲部分可以具有比图3B至图4D的示例实施方式中更平缓的坡度。

参照图5B，彼此相邻设置且彼此间隔开的第二主分隔区域MS2a_1和MS2a_2可以具有基于其中它们彼此间隔开的区域的假想中心线的不对称结构。例如，第二主分隔区域MS2a_1可以具有第一部分P1和第二部分P2，其中第二主分隔区域MS2a_2的第二部分P2a穿过绝缘图案FLD与基板101接触的区域可以相对较小。可以减小第二部分P2a在第一方向X上的宽度(例如，与第二部分P2相比)。

第二主分隔区域MS2a_1和MS2a_2可以包括分隔绝缘层107和导电层109，导电层109可以比分隔绝缘层107进一步向下延伸以与基板101接触。导电层109的下端可以设置为低于分隔绝缘层107的下端。此实施方式的分隔绝缘层107和导电层109的结构可以通过在开口中共形地形成分隔绝缘层107、然后在去除分隔绝缘层107的下部的一部分的同时使基板101凹陷为低于分隔绝缘层107的下端而形成。

参照图5C，彼此相邻设置且彼此间隔开的第二主分隔区域MS2a_1和MS2a_2的第二部分P2b在第一方向X上的宽度可以减小(例如，与图4A和图5A中的第二部分P2和/或图5B的第二部分P2a相比)。绝缘图案FLD的一部分在第一方向X上的第二距离D2(如图3C所示)可以相对较短，第二有源图案112和第三有源图案113通过绝缘图案FLD的该部分彼此间隔开。第二有源图案112和第三有源图案113可以在第一方向X上延伸得相对较长。其中当在平面图中看时绝缘图案FLD以及第二主分隔区域MS2a_1和MS2a_2在第三方向Z上彼此重叠的区域的面积可以相对较小。

参照图5D，第二主分隔区域MS2a_1和MS2a_2可以由绝缘材料形成。将理解，第二主分隔区域MS2a_1和MS2a_2填充有分隔绝缘层107。第一分隔区域MS1和第二辅助分隔区域MS2b也可以由绝缘材料形成。

图6是根据本公开的示例实施方式的半导体器件的示意性平面图。图6示出与图3A中的部分“A”对应的区域。

图7A至图7C是根据本公开的示例实施方式的半导体器件的截面图。图7A至图7C分别是沿着图6中的线IV-IV'、V-V'和VI-VI'截取的截面图。

参照图6至图7C，在半导体器件100a中，绝缘图案FLD1和有源结构ACT1的结构可以不同于图3A至图4D的示例实施方式中的那些结构。在半导体器件100a中，第二主分隔区域MS2a和第二辅助分隔区域MS2b的结构也可以由于绝缘图案FLD1和有源结构ACT1而部分地不同。

有源结构ACT1可以不包括设置在第二主分隔区域MS2a_1下方的第二有源图案112(见图3C)。有源结构ACT1的第三有源图案113a可以延伸至比图3C的示例实施方式中更小的长度。其中当在平面图中看时第三有源图案113a在第三方向Z上与第二主分隔区域MS2a重叠的面积可以相对减小。如图7B所示，有源结构ACT1的第四有源图案114a可以设置为与第二辅助分隔区域MS2b_3和MS2b_4的下端接触。

与图4A的示例实施方式相比，在其上第二主分隔区域MS2a_1的第二部分P2与基板101接触的第二底表面BS2a的面积或第二底表面BS2a在第一方向X上的长度可以相对较大。与图4A的示例实施方式相比，在其上第二主分隔区域MS2a_2的第二部分P2与基板101接触的第三底表面BS3a的面积或第三底表面BS3a在第一方向X上的长度可以相对较大。

第二辅助分隔区域MS2b可以包括：第一分隔组SG1a，包括与第一区域R1相邻地依次设置的两个第二辅助分隔区域MS2b_1和MS2b_2；以及与第一分隔组SG1a间隔开的第二分隔组SG2a，包括其它的第二辅助分隔区域MS2b_3和MS2b_4。第一分隔组SG1a的第二辅助分隔区域MS2b_1和MS2b_2可以接触基板101。在一些实施方式中，第一分隔组SG1a的第二辅助分隔区域MS2b_1和MS2b_2可以延伸穿过绝缘图案FLD1以接触基板101。第二分隔组SG2a的第二辅助分隔区域MS2b_3和MS2b_4可以与第四有源图案114a接触。因为对分隔区域的下端的高度和垂直深度的比较的描述类似于以上给出的描述，所以将参照之前的描述。

如图7C所示，第一分隔区域MS1在第一方向X上延伸，并且第一分隔区域MS1的下端可以与第一有源图案111直接接触。第一分隔区域MS1的结构可以与其它示例实施方式(例如，图3A至图4D的半导体器件100)中相同。

图8是根据本公开的示例实施方式的半导体器件的示意性平面图。图8示出与图3A中的部分“A”对应的区域。

图9A和图9B是根据本公开的示例实施方式的半导体器件的截面图。图9A和图9B分别是沿着图8中的线VII-VII'和VIII-VIII'截取的截面图。

参照图8至图9B，在半导体器件100b中，绝缘图案FLD2和有源结构ACT2的结构可以不同于图3A至图4D的示例实施方式中的那些结构。在半导体器件100b中，第二主分隔区域MS2a和第二辅助分隔区域MS2b的结构也可以由于绝缘图案FLD2和有源结构ACT2而部分地不同。

有源结构ACT2可以不包括设置在第二辅助分隔区域MS2b的一部分下方的第四有源图案114(见图3C)。有源结构ACT2的第二有源图案112a和第三有源图案113b可以以比图3C的示例实施方式中更大的长度延伸。绝缘图案FLD2可以不与第二主分隔区域MS2a接触。在一些实施方式中，绝缘图案FLD2可以与第二辅助分隔区域MS2b中的至少一个和/或全部接触。

与图4A的实施方式不同，第二主分隔区域MS2a可以不具有拥有不同垂直深度的底表面。第二主分隔区域MS2a的下部可以没有弯曲部分。

参照图9A和图9B，第二辅助分隔区域MS2b的下端可以设置为低于第一分隔区域MS1的下端和第二主分隔区域MS2a的下端。

图10是根据本公开的示例实施方式的半导体器件的示意性平面图。图10示出与图3A中的部分“A”对应的区域。

图11A和图11B是根据本公开的示例实施方式的半导体器件的截面图。图11A和图11B分别是沿着图10中的线IX-IX'和X-X'截取的截面图。

参照图10至图11B，在半导体器件100c中，绝缘图案FLD3和有源结构ACT3的结构可以不同于图3A至图4D的示例实施方式中的那些结构。在半导体器件100c中，第二主分隔区域MS2a和第二辅助分隔区域MS2b的结构也可以由于绝缘图案FLD3和有源结构ACT3而部分地不同。

有源结构ACT3的第二有源图案112a和第三有源图案113b可以以比图3C的实施方式中更长的长度延伸。在一些实施方式中，绝缘图案FLD3可以不与第二主分隔区域MS2a接触。如图11B所示，有源结构ACT3的第四有源图案114a可以设置为与第二辅助分隔区域MS2b_3和MS2b_4的下端接触。绝缘图案FLD3可以与第二辅助分隔区域MS2b中的至少一个接触。第二有源图案112a和第三有源图案113b可以与以上参照图8至图9B描述的那些相同或相似，第四有源图案114a可以与以上参照图6至图7C描述的那些相同或相似。

图12A和图12B是根据本公开的示例实施方式的半导体器件的截面图。图12A和图12B分别示出与图4A和图4C对应的区域。

参照图12A和图12B，半导体器件100d可以包括存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI上方。在示例实施方式中，存储单元区域CELL可以设置在外围电路区域PERI下方。

如以上参照图3A至图4D所述，存储单元区域CELL可以包括基板101、绝缘图案FLD、层间绝缘层120、栅电极130、沟道结构CH、虚设沟道结构DCH、第一和第二分隔区域MS1、MS2a和MS2b、上分隔区域SS以及下分隔区域GS。存储单元区域CELL可以具有根据如以上参照图3A至图11B所述的各种实施方式的结构。

外围电路区域PERI可以包括基底基板201、设置在基底基板201上的电路元件220、电路接触插塞270和互连线280。

基底基板201可以具有在第一方向X和第二方向Y上延伸的上表面。在基底基板201中，可以形成另外的隔离层以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。基底基板201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。

电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极绝缘层222、间隔物层224和电路栅电极225。源极/漏极区205可以在与电路栅电极225相邻的相反侧设置在基底基板201中。

外围区域绝缘层290可以在基底基板201上方设置在电路元件220上。电路接触插塞270可以穿过外围区域绝缘层290连接到源极/漏极区205。电信号可以通过电路接触插塞270施加到电路元件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。互连线280可以连接到电路接触插塞270并且可以设置为多个层。在未示出的区域中，存储单元区域CELL的栅电极130可以通过贯穿外围电路区域PERI的另外的贯穿区域以及在该贯穿区域中的贯穿通路连接到外围电路区域PERI的电路元件220。

图13A至图17C是示出根据本公开的示例实施方式的制造半导体器件的方法的示意性平面图和截面图。图13A、图14A和图15A是与图3A中的部分“A”对应的局部放大的平面图。图13B、图14B和图15B分别是沿着图13A、图14A、图15A的线I-I'截取的截面图。图13C、图14C和图15C分别是沿着图13A、图14A和图15A的线II-II'截取的截面图。图13D、图14D和图15D分别是沿着图13A、图14A和图15A中的线III-III'截取的截面图。图16A和图17A是沿着在与图13A、图14A、图15A中的相同的线I-I'对应的位置的线I-I'截取的截面图。图16B和图17B是沿着在与图13A、图14A、图15A中的相同的线II-II'对应的位置的线II-II'截取的截面图。图16C和图17C是沿着在与图13A、图14A、图15A中的相同的线III-III'对应的位置的线III-III'截取的截面图。

参照图13A至图13D，在第二区域R2中，可以在基板101中形成绝缘图案FLD。

可以各向异性地蚀刻基板101的一部分以形成沟槽区域。沟槽区域可以按高宽比在向下方向上变窄。可以用绝缘材料填充沟槽区域，然后可以沿着基板101的上表面执行平坦化工艺。

绝缘图案FLD可以形成为在第二区域R2中具有预定图案。绝缘图案FLD可以限定基板101的有源结构ACT。有源结构ACT可以对应于第二区域R2中的其中沟槽区域不形成在基板101中的区域。

有源结构ACT可以形成为具有第一至第四有源图案111、112、113和114，如图13A所示。第一至第四有源图案111、112、113和114可以具有从绝缘图案FLD的底表面向上突出的形状。由于沟槽区域的高宽比，第一至第四有源图案111、112、113和114可以在向上方向上变窄。

参照图14A至图14D，可以在基板101上交替地堆叠牺牲层129和层间绝缘层120以形成初步堆叠结构PST。可以去除牺牲层129和层间绝缘层120中的一些，使得牺牲层129在第一方向X上以不同的长度延伸。上绝缘层103可以形成为贯穿上部的牺牲层129中的一些。

可以通过后续工艺用栅电极130替换牺牲层129。牺牲层129可以由可利用相对于层间绝缘层120的蚀刻选择性而被蚀刻的材料形成。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层129可以由选自硅、硅氧化物、硅碳化物和硅氮化物的与层间绝缘层120的材料不同的材料形成。层间绝缘层120和牺牲层129的厚度以及构成层间绝缘层120和牺牲层129的层的数量可以从示出的那些各种各样地修改。

对牺牲层129重复地执行用于牺牲层129的光刻工艺和蚀刻工艺，使得在第二区域R2中，上部的牺牲层129可以延伸为比下部的牺牲层129更短。因此，牺牲层129可以具有台阶形状。根据示例实施方式，形成牺牲层129的材料被额外地沉积在因为牺牲层129延伸为比上部的牺牲层129更长而暴露的区域中，使得每个牺牲层129可以形成为在其端部上具有相对更高的厚度。

在牺牲层129和层间绝缘层120的形成期间，可以形成最下面的牺牲层129，然后可以执行图案化工艺和绝缘材料沉积工艺以形成包括下绝缘层160的下分隔区域GS，如图14B和图14D所示。下绝缘层160可以由相对于牺牲层129具有蚀刻选择性的材料形成。

在形成上绝缘层103之前，可以形成第一覆盖绝缘层171以覆盖牺牲层129和层间绝缘层120的初步堆叠结构PST。可以使用另外的掩模层来暴露其中将要形成上分隔区域SS的区域，并且可以从最上面的部分去除预定数量的牺牲层129和层间绝缘层120。上绝缘层103可以通过在其中去除了牺牲层129和层间绝缘层120的区域中沉积绝缘材料而形成。上绝缘层103可以由相对于牺牲层129具有蚀刻选择性的材料(例如，与层间绝缘层120相同的材料)形成。

第一覆盖绝缘层171可以形成为覆盖基板101的上表面的一部分、在第一区域R1上的最上面的牺牲层129的上表面以及在第二区域R2上形成台阶形状的牺牲层129的上表面。

参照图15A至图15D，可以形成沟道结构CH和虚设沟道结构DCH以贯穿牺牲层129和层间绝缘层120的初步堆叠结构PST。可以形成开口OP1、OP2a和OP2b以贯穿牺牲层129和层间绝缘层120的初步堆叠结构PST。可以形成接触插塞MC。

沟道结构CH和虚设沟道结构DCH可以通过各向异性地蚀刻牺牲层129和层间绝缘层120而形成，并且可以形成为填充孔的形状。由于堆叠结构的高度，沟道结构CH和虚设沟道结构DCH的侧壁可以不垂直于基板101的上表面。沟道结构CH可以形成在基板101的第一区域R1中，虚设沟道结构DCH可以形成在基板101的第二区域R2中。虚设沟道结构DCH可以形成为贯穿绝缘图案FLD的至少一部分。在示例实施方式中，沟道结构CH和虚设沟道结构DCH可以形成为使基板101的一部分凹陷。然而，根据示例实施方式，虚设沟道结构DCH可以仅向绝缘图案FLD内部延伸而没有完全贯穿绝缘图案FLD，因此可以不与基板101接触。

可以在沟道结构CH和虚设沟道结构DCH中形成外延层105、栅极电介质层145的至少一部分、沟道层140、沟道绝缘层150和沟道垫155。当除了沟道结构CH之外，虚设沟道结构DCH进一步被设置在第一区域R1中时，在此操作中虚设沟道结构DCH也可以与沟道结构CH一起形成。

可以使用选择性外延生长(SEG)工艺来形成外延层105。外延层105可以包括单个层或多个层。外延层105可以包括例如掺杂的或未掺杂的多晶硅、单晶硅、多晶锗和/或单晶锗。在虚设沟道结构DCH中，外延层105可以形成为使得外延层105的上端设置在绝缘图案FLD内并且外延层105的侧表面的至少一部分被绝缘图案FLD围绕。因此，在虚设沟道结构DCH中，外延层105可以设置为与牺牲层129间隔开。

栅极电介质层145可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀的厚度。在此操作中，可以形成栅极电介质层145的全部或一部分。在此操作中也可以形成栅极电介质层145的沿着沟道结构CH和虚设沟道结构DCH在垂直于基板101的上表面的方向上延伸的部分。在沟道结构CH和虚设沟道结构DCH中，沟道层140可以形成在栅极电介质层145上。沟道绝缘层150形成为填充沟道结构CH和虚设沟道结构DCH，并且可以包括绝缘材料。

开口OP1、OP2a和OP2b可以通过使用光刻工艺形成掩模层并各向异性地蚀刻堆叠结构而形成。在形成开口OP1、OP2a和OP2b之前，可以在沟道结构CH和虚设沟道结构DCH上另外形成第一覆盖绝缘层171以保护下部结构。开口OP1、OP2a和OP2b可以分别在与第一和第二分隔区域MS1、MS2a和MS2b对应的位置形成为具有沟槽形状。在此操作中，基板101可以在开口OP1、OP2a和OP2b下方被暴露。

第一开口OP1可以沿着整个第一和第二区域R1和R2在第一方向X上延伸。第一开口OP1可以形成为使第一有源图案111的上部部分地凹陷和/或形成为与第一有源图案111的上表面接触。

第二主开口OP2a可以从第一区域R1在第一方向X上延伸到第二区域R2的一部分，并且可以与之间隔开以在第二区域R2中再次延伸。第二主开口OP2a可以形成为使第二和第三有源图案112和113的上部部分地凹陷和/或形成为与第二和第三有源图案112和113的上表面接触。第二主开口OP2a可以形成为贯穿绝缘图案FLD的一部分。因此，第二主开口OP2a可以形成设置在不同高度的第一底表面BS1和第二底表面BS2。基于基板101的上表面，第二底表面BS2可以设置在第一底表面BS1之下。第二主开口OP2a可以具有将第一底表面BS1和第二底表面BS2彼此连接的倾斜的下部侧表面S1。

第二辅助开口OP2b可以仅形成在第二区域R2中。第二辅助开口OP2b在第一方向X上延伸，并且可以包括多个第二辅助开口OP2b。第二辅助开口OP2b可以具有取决于基板101的绝缘图案FLD的布置而变化的垂直深度。例如，设置为贯穿绝缘图案FLD的第二辅助开口OP2b的垂直深度可以大于设置为与第四有源图案114接触的第二辅助开口OP2b的垂直深度。根据示例实施方式，设置在不同高度的底表面可以形成在单个第二辅助开口OP2b中，类似于第二主开口OP2a。

参照图16A至图16C，可以通过开口OP1、OP2a和OP2b去除牺牲层129。

可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲层129。因此，可以在层间绝缘层120之间形成多个侧开口，并且层间绝缘层120的一些表面和沟道结构CH的栅极电介质层145的一些侧壁可以通过侧开口被暴露。在此操作中，层间绝缘层120的堆叠结构的稳定性可能在牺牲层129的去除之后劣化，但是该堆叠结构可以被其中开口OP1、OP2a和OP2b彼此间隔开的区域、沟道结构CH和虚设沟道结构DCH稳定地支撑。

参照图17A至图17C，栅电极130可以通过用导电材料填充其中去除了牺牲层129的区域而形成。在栅电极130的形成之前，可以在其中去除了牺牲层129的区域中形成扩散屏障133。可以在开口OP1、OP2a和OP2b中形成分隔绝缘层107。

栅电极130可以包括例如金属、多晶硅、金属硅化物材料等。开口OP1、OP2a和OP2b可以提供用于形成栅电极130的材料的传输路径。栅电极130可以被连接而没有在设置为在沿第一方向X的直线上间隔开的第二开口OP2a和OP2b之间分隔开，以形成栅极连接部分。在栅电极130的形成之后，可以通过另外的工艺去除沉积在开口OP1、OP2a和OP2b中的形成栅电极130的材料。

分隔绝缘层107可以包括绝缘材料。分隔绝缘层107可以形成为覆盖开口OP1、OP2a和OP2b的侧壁。在分隔绝缘层107形成为覆盖开口OP1、OP2a和OP2b的底表面之后，可以去除分隔绝缘层107的下部的一部分。在一些实施方式中，在分隔绝缘层107的下部的一部分的去除期间，开口OP1、OP2a和OP2b的底表面可以比分隔绝缘层107的下端进一步延伸。在这种情况下，如图5B所示，导电层109可以形成为具有设置在比分隔绝缘层107的下端低的水平上的下端。

一起参照图3B至图4D，可以在开口OP1、OP2a和OP2b中形成导电层109。然后，可以在沟道结构CH上进一步形成上互连结构，诸如沟道接触插塞和位线。

导电层109可以包括导电材料。因此，可以形成第一和第二分隔区域MS1、MS2a和MS2b，并且第一和第二分隔区域MS1、MS2a和MS2b可以在相同的工艺中形成以具有相同的结构。

图18A示出在基板101中形成绝缘图案FLD1和有源结构ACT1以制造图6至图7C的半导体器件100a的工艺。然后，可以通过执行与以上参照图14A至图17C所述相同的工艺来制造半导体器件100a。

绝缘图案FLD1可以形成为增大与第一区域R1相邻的第二区域R2所占据的面积。有源结构ACT1可以不包括设置在其中将要形成第二主分隔区域MS2a_1(见图4A)的位置下方的第二有源图案112。

图18B示出在基板101中形成绝缘图案FLD2和有源结构ACT2以制造图8至图9B的半导体器件100b的工艺。然后，可以通过执行与以上参照图14A至图17C所述相同的工艺来制造半导体器件100b。

在其中将要形成第一和第二分隔区域MS1、MS2a和MS2b(见图8)的位置当中，绝缘图案FLD2可以不形成在其中将要形成第一分隔区域MS1和第二主分隔区域MS2a的位置下方，但是可以形成在其中将要形成第二辅助分隔区域MS2b的位置下方。

图18C示出在基板101中形成绝缘图案FLD3和有源结构ACT3以制造图10至图11B的半导体器件100c的工艺。然后，可以通过执行与以上参照图14A至图17C所述相同的工艺来制造半导体器件100c。

绝缘图案FLD3可以不形成在其中将要形成第一分隔区域MS1和第二主分隔区域MS2a(见图10)的位置下方。绝缘图案FLD3可以不形成在其中将要形成第二辅助分隔区域MS2b(见图10)当中的在第一方向X上设置在从第一区域R1起的第三或更远位置的第二辅助分隔区域MS2b的位置下方。

如上所述，因为在基板上限定有源结构的绝缘图案可以具有各种形状，所以分隔区域的垂直深度可以改变。可以减小由其中将要形成分隔区域的沟槽的差的图案引起的半导体器件的电特性劣化。

虽然以上已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

本申请要求享有2020年6月10日在韩国知识产权局提交的韩国专利申请第10-2020-0070205号的优先权权益，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：

基板，包括第一区域和第二区域；

在所述第二区域中的所述基板中的绝缘图案，限定所述基板的有源结构；

堆叠结构，包括交替地堆叠在所述基板上的层间绝缘层和栅电极；

第一分隔区域，贯穿所述堆叠结构，在第一方向上延伸，并在垂直于所述第一方向的第二方向上彼此间隔开；

第二主分隔区域，在所述第一分隔区域之间贯穿所述堆叠结构并在所述第一方向上彼此间隔开；

第二辅助分隔区域，在所述第二区域上贯穿所述堆叠结构，在所述第二方向上与所述第一分隔区域和所述第二主分隔区域间隔开，并在所述第一方向上彼此间隔开；以及

沟道结构，在所述第一区域上贯穿所述堆叠结构，

其中所述有源结构包括第一有源图案和第二有源图案，所述第一有源图案在所述第二区域的所述绝缘图案之间与所述第一分隔区域接触并在所述第一方向上延伸，所述第二有源图案在所述第一有源图案之间以比所述第一有源图案更短的长度延伸，

其中所述第二主分隔区域中的至少一个包括与所述第二有源图案中的至少一个接触的第一部分以及延伸穿过所述绝缘图案以接触所述基板的第二部分，以及

其中所述第二部分的下端低于所述第一部分的下端。

2.根据权利要求1所述的半导体器件，其中在所述第二部分的所述下端和所述第二主分隔区域中的所述至少一个的上端之间的第二垂直深度大于在所述第一部分的所述下端和所述第二主分隔区域中的所述至少一个的所述上端之间的第一垂直深度。

3.根据权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案具有比所述绝缘图案的底表面向上突出得更远的形状，以及

其中所述第二主分隔区域中的所述至少一个在所述第二区域中在与所述第二有源图案中的所述至少一个的侧表面的一部分接触的同时延伸以与在所述绝缘图案的所述底表面下方的所述基板接触。

4.根据权利要求1所述的半导体器件，其中所述有源结构还包括：

第三有源图案，在所述第一方向上与所述第二有源图案中的相应第二有源图案间隔开，并在所述第一方向上与所述第二有源图案中的所述相应第二有源图案共线地延伸；以及

第四有源图案，在所述第三有源图案之间和/或在所述第一有源图案与所述第三有源图案之间。

5.根据权利要求4所述的半导体器件，其中所述第二辅助分隔区域包括在所述第一方向上间隔开的第一分隔组和第二分隔组，

其中所述第一分隔组比所述第二分隔组更靠近所述第一区域，以及

其中所述第一分隔组的所述第二辅助分隔区域贯穿所述绝缘图案，所述第二分隔组的所述第二辅助分隔区域与所述第四有源图案接触。

6.根据权利要求5所述的半导体器件，其中所述第一分隔组的所述第二辅助分隔区域的下端低于所述第二分隔组的所述第二辅助分隔区域的下端。

7.根据权利要求1所述的半导体器件，其中所述第一分隔区域、所述第二主分隔区域和所述第二辅助分隔区域中的每个包括与所述基板接触的导电层和在所述导电层的侧表面上的分隔绝缘层。

8.根据权利要求1所述的半导体器件，还包括：

下分隔区域，在所述第二区域上贯穿所述栅电极当中的最下面的栅电极的一部分并在垂直于所述第一方向和所述第二方向的第三方向上与所述绝缘图案重叠。

9.根据权利要求8所述的半导体器件，其中所述第二主分隔区域中的所述至少一个贯穿所述下分隔区域的一部分。

10.一种半导体器件，包括：

基板，包括第一区域和第二区域；

在所述第二区域中的所述基板中的绝缘图案，限定所述基板的有源图案；

栅电极，彼此间隔开并堆叠在所述基板的上表面上并且在第一方向上延伸；

第一分隔区域，在所述第一方向上延伸并与所述有源图案接触；

第二分隔区域，在所述第一分隔区域之间在所述第一方向上延伸；以及

沟道结构，在所述第一区域中贯穿所述栅电极，

其中所述第二分隔区域中的至少一个与在所述绝缘图案下方的所述基板接触。

11.根据权利要求10所述的半导体器件，其中所述第二分隔区域中的所述至少一个的下端贯穿所述绝缘图案中的至少一个并低于所述第一分隔区域的下端。

12.根据权利要求10所述的半导体器件，其中所述第二分隔区域中的所述至少一个的下部包括：

第一底表面，在第一水平处；

第二底表面，在不同于所述第一水平的第二水平处；以及

所述第二分隔区域中的所述至少一个的侧表面，将所述第一底表面连接到所述第二底表面。

13.根据权利要求10所述的半导体器件，其中多个所述第二分隔区域与所述有源图案接触。

14.根据权利要求10所述的半导体器件，其中所述第二分隔区域中的所述至少一个包括比所述第一分隔区域的下端低的下端。

15.根据权利要求10所述的半导体器件，其中所述有源图案包括：

第一有源图案，在所述第一分隔区域下方在所述第一方向上延伸；以及

第二有源图案和第三有源图案，在所述第二分隔区域下方沿着在所述第一方向上的线彼此间隔开。

16.根据权利要求10所述的半导体器件，其中所述第二分隔区域包括从所述第一区域延伸到所述第二区域的第二主分隔区域和在所述第二区域上延伸的第二辅助分隔区域，以及

其中所述绝缘图案中的至少一个与所述第二辅助分隔区域中的至少一个接触。

17.一种半导体器件，包括：

基板，包括第一区域和第二区域；

栅电极，彼此间隔开并堆叠在所述基板上，所述栅电极中的至少两个以不同的长度在所述第二区域上在第一方向上延伸；

第一分隔区域，在所述第一方向上延伸，所述第一分隔区域分隔所述栅电极中的栅电极并在垂直于所述第一方向的方向上彼此间隔开；以及

第二分隔区域，在所述第一分隔区域之间从所述第一区域在所述第一方向上延伸到所述第二区域，所述第二分隔区域贯穿所述栅电极，

其中所述第二分隔区域具有第一底表面和第二底表面，所述第一底表面在所述第二区域中在距所述第二分隔区域的上表面的第一垂直距离处，所述第二底表面在所述第二区域中在距所述第二分隔区域的所述上表面的大于所述第一垂直距离的第二垂直距离处。

18.根据权利要求17所述的半导体器件，其中所述第二分隔区域具有将所述第一底表面和所述第二底表面彼此连接的第一侧表面。

19.根据权利要求18所述的半导体器件，其中所述第二分隔区域具有从所述第二底表面远离所述基板延伸的第二侧表面，以及

其中在所述第一侧表面和所述第二底表面之间的第一角度大于在所述第二侧表面和所述第二底表面之间的第二角度。

20.根据权利要求17所述的半导体器件，还包括：

绝缘图案，在所述基板中并具有在所述第一底表面和所述第二底表面之间的水平上的底表面。

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