KR102358302B1 - 수직형 낸드 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

기판 상에 형성된 워드 라인들, 상기 워드 라인들로부터 수평으로 연장한 패드들 및 상기 패드들과 연결되는 컨택 플러그들을 포함하고, 상기 컨택 플러그들은 상기 패드들 중 상기 기판과 가장 가까운 최하위 패드와 연결되는 제1 컨택 플러그 및 상기 최하위 패드를 제외한 나머지 패드들과 연결되는 제2 컨택 플러그들을 포함하고, 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 제2 컨택 플러그 간의 제1 간격은 상기 제2 컨택 플러그들 간의 제2 간격들과 다른 수직형 낸드 플래시 메모리 소자가 제공된다.

Description

수직형 낸드 플래시 메모리 소자 및 그 제조 방법{Vertical NAND flash memory device and method fabricating the same}
본 발명은 수직형 낸드 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
수직형 낸드 플래시 메모리 소자는 계단 구조를 갖는 워드 라인들, 및 각각의 워드 라인과 연결되는 컨택 플러그들을 포함한다. 이때, 워드 라인들을 형성하는 리플레이스먼트 공정(replacement process) 시 계단 구조가 무너지는 것을 방지하기 위해, 워드 라인들의 경계들에 더미 홀(dummy hole)들을 형성한다. 이러한 더미 홀들에 의해 컨택 플러그의 스페이스 마진(space margin)이 감소할 수 있다. 또한, 워드 라인들 중 최하위 워드 라인과 연결되는 컨택 플러그는 식각 높이(etch height)가 높기 때문에 더미 홀과의 스페이스 마진(space margin)을 충분히 확보해야 할 필요가 있다.
본 발명이 해결하고자 하는 과제는 최하위 워드 라인과 연결되는 컨택 플러그와 더미 필라 간의 스페이스 마진이 개선된 수직형 낸드 플래시 메모리 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 수직형 낸드 플래시 메모리 소자의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 수직형 낸드 플래시 메모리 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자는 기판 상에 형성된 워드 라인들, 상기 워드 라인들로부터 수평으로 연장한 패드들 및 상기 패드들과 연결되는 컨택 플러그들을 포함한다. 상기 컨택 플러그들은 상기 패드들 중 상기 기판과 가장 가까운 최하위 패드와 연결되는 제1 컨택 플러그 및 상기 최하위 패드를 제외한 나머지 패드들과 연결되는 제2 컨택 플러그들을 포함할 수 있다. 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 제2 컨택 플러그 간의 제1 간격은 상기 제2 컨택 플러그들 간의 제2 간격들과 다를 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자는 메모리 셀 영역 및 컨택 연결 영역을 갖는 기판, 상기 메모리 셀 영역 내의 상기 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 층간 절연 층들, 상기 컨택 연결 영역 내에 배치되고 상기 워드 라인들로부터 연장되고, 및 계단 구조를 갖는 패드들, 상기 컨택 연결 영역 내의 상기 기판 상에 상기 패드들을 덮도록 형성된 필링 절연 층, 상기 필링 절연 층 및 상기 패드들 간의 경계들을 관통하여 상기 기판과 연결되는 더미 필라들 및 상기 필링 절연 층을 관통하여 상기 패드들과 연결되는 컨택 플러그들을 포함한다. 상기 컨택 플러그들은 상기 패드들 중 상기 기판과 가장 가까운 최하위 패드와 연결되는 제1 컨택 플러그 및 나머지 패드들과 연결되는 제2 컨택 플러그들을 포함할 수 있다. 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 제2 컨택 플러그 간의 간격은 상기 제2 컨택 플러그들 간의 간격들보다 크고, 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 더미 필라와의 간격은 상기 제2 컨택 플러그들 및 상기 제2 컨택 플러그들과 인접한 상기 더미 필라들과의 간격들보다 클 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자는 메모리 셀 영역 및 컨택 연결 영역을 갖는 기판, 상기 메모리 셀 영역 내의 상기 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 층간 절연 층들, 상기 컨택 연결 영역 내에 배치되고, 상기 워드 라인들로부터 연장되고, 및 계단 구조를 갖는 패드들, 상기 메모리 셀 영역 내에 배치되고, 및 상기 워드 라인들 및 층간 절연 층들을 수직으로 관통하여 상기 기판에 연결되는 수직 채널 구조체들, 상기 컨택 연결 영역 내에 배치되고, 상기 패드들 간의 경계들을 관통하여 상기 기판에 연결되는 더미 필라들 및 상기 컨택 연결 영역 내에 배치되고, 상기 패드들과 연결되는 컨택 플러그들을 포함한다. 상기 컨택 플러그들은 상기 메모리 셀 영역과 가장 멀고 가장 긴 수직 높이를 갖는 제1 컨택 플러그 및 상기 제1 컨택 플러그보다 짧은 수직 높이들을 갖는 제2 컨택 플러그들을 포함할 수 있다. 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 더미 필라와의 간격은 상기 제2 컨택 플러그들 및 상기 제2 컨택 플러그들과 인접한 상기 더미 필라들과의 간격들보다 클 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자는 접지 선택 컨택 플러그 및 상기 접지 선택 컨택 플러그와 인접한 셀 게이트 컨택 플러그와의 간격을 셀 게이트 컨택 플러그들 간의 간격들보다 크게 형성함으로써, 접지 선택 컨택 플러그와 인접한 더미 필라 사이의 스페이스 마진(space margin)을 개선할 수 있는 효과가 있다.
또한, 수직 길이가 가장 긴 접지 선택 컨택 플러그와 인접한 더미 필라 사이의 스페이스 마진을 개선함으로써, 접지 선택 컨택 플러그를 형성하기 위한 컨택 홀 형성 시 낫-오픈(Not open) 불량이 발생하는 경우 식각 공정을 추가로 수행하는데 유리한 효과가 있다.
또한, 수직 길이가 가장 긴 접지 선택 컨택 플러그의 단면을 타원 형상 또는 땅콩 형상으로 형성하여 면적을 늘림으로써, 컨택 홀 형성 시 낫-오픈(Not open) 불량이 발생하는 문제를 감소시키는 효과가 있다.
도 1a 내지 도 4는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 수직형 낸드(vertical NAND) 플래시 메모리 소자들의 레이아웃들 및 종단면도들이다.
도 5 내지 도 14b는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 수직형 낸드(vertical NAND) 플래시 메모리 소자들의 제조 방법을 설명하는 도면들이다.
도 15는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 16 및 17은 본 발명의 기술적 사상의 실시 예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드(vertical NAND) 플래시 메모리 소자의 레이아웃이고, 도 1b는 도 1a의 I-I′선을 따라 절단한 종단면도이고, 도 1c는 도 1b의 A 부분의 확대도이다.
도 1a 및 1b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100A)는 메모리 셀 영역(MR) 및 컨택 연결 영역(CR)을 갖는 기판(101)을 포함할 수 있다. 상기 수직형 낸드 플래시 메모리 소자(100A)는 상기 메모리 셀 영역(MR) 내의 상기 기판(101) 상에 형성된 다층의 워드 라인(140)들 및 수직 채널 구조체(120)들을 포함할 수 있고, 및 상기 컨택 연결 영역(CR) 내의 상기 기판(101) 상에 형성된 패드(140p)들, 필링 절연 층(110), 더미 필라(130)들, 컨택 플러그(160)들, 및 입출력(I/O) 메탈 라인(170)들을 포함할 수 있다. 또한, 상기 수직형 낸드 플래시 메모리 소자(100A)는 상기 메모리 셀 영역(MR) 및 컨택 연결 영역(CR) 내에 공통적으로 형성된 버퍼 절연 층(103), 층간 절연 층(107)들, 제1 상부 층간 절연 층(115), 제2 상부 층간 절연 층(150), 및 제3 상부 층간 절연 층(180)을 더 포함할 수 있다.
상기 기판(101)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(101)은 실리콘 웨이퍼, 에피택셜 성장한 SiGe 웨이퍼, 또는 SOI 웨이퍼를 포함할 수 있다.
상기 워드 라인(140)들은 상기 층간 절연 층(107)들에 의해 서로 전기적으로 분리될 수 있다. 상기 워드 라인(140)들은 텅스텐, 구리 또는 금속 실리사이드 등과 같은 금속 물질을 포함할 수 있다. 상기 워드 라인(140)들은 상기 메모리 셀 영역(MR)으로부터 상기 컨택 연결 영역(CR)까지 수평적으로 연장될 수 있다. 상기 컨택 연결 영역(CR) 내에 위치하는 상기 워드 라인들(140)은 상기 패드(140p)들로 사용될 수 있다.
상기 워드 라인(140)들은 상기 기판(101)과 가장 가까운 최하위의 접지 선택 라인(141), 상기 접지 선택 라인(141)들 위에(above) 배치된 중간의 셀 게이트 라인(142)들, 상기 셀 게이트 라인(142)들 위에(above) 배치된 더미 워드 라인(143), 및 상기 더미 워드 라인(143) 위에 배치된 스트링 선택 라인(144)들을 포함할 수 있다. 상기 스트링 선택 라인들(144)은 하부 스트링 선택 라인(144L) 및 상부 스트링 선택 라인(144U)을 포함할 수 있다. 다른 실시 예에서, 상기 접지 선택 라인(141)은 다층일 수도 있다. 또 다른 실시 예에서, 상기 스트링 선택 라인(144)들은 단층일 수도 있다.
상기 워드 라인(140)들의 상기 접지 선택 라인(141), 셀 게이트 라인들(142), 더미 워드 라인(143), 및 스트링 선택 라인(144)들의 두께들은 실질적으로 동일할 수 있다. 다른 실시 예에서, 상기 접지 선택 라인(141) 및 상기 스트링 선택 라인(144)들의 두께들은 상기 셀 게이트 라인들(142)의 두께들보다 두꺼울 수 있다.
상기 수직 채널 구조체(120)들은 상기 제1 상부 층간 절연 층(115), 상기 층간 절연 층(107)들, 상기 워드 라인(140)들, 및 상기 버퍼 절연 층(103)을 수직으로 관통하여 상기 기판(101)과 접촉할 수 있다. 도 1a를 참조하면, 상기 수직 채널 구조체(120)들은 평면상에서 지그재그 모양으로 배치될 수 있다.
도 1c를 참조하면, 상기 수직 채널 구조체(120)들은 채널 층(121)들, 코어 층(123)들, 및 유전체 층(125)들을 포함할 수 있다.
상기 채널 층(121)들은 파이프 형태를 가질 수 있다. 상기 채널 층(121)들은 폴리실리콘을 포함할 수 있다.
상기 코어 층(123)들은 파이프 형태를 갖는 상기 채널 층(121)들의 내부들을 채우도록 형성될 수 있다. 상기 코어 층(123)들은 실리콘 산화물을 포함할 수 있다.
상기 유전체 층(125)들은 상기 워드 라인(140)들과 상기 채널 층(121)들의 사이에 형성될 수 있다. 상기 유전체 층(125)들은 터널 절연 층(125a)들, 전하 트랩 층(125b)들, 및 블로킹 절연 층(125c)들을 포함할 수 있다. 상기 터널 절연 층(125a)들은 상기 채널 층(121)들에 인접하고, 상기 블로킹 절연 층(125c)들은 상기 워드 라인(140)들에 인접하고, 및 상기 전하 트랩 층(125b)들은 상기 터널 절연 층(125a)들과 상기 블로킹 절연 층(125c)들 사이에 배치될 수 있다. 상기 터널 절연 층(125a)들은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산-질화물을 포함할 수 있다. 상기 전하 트랩 층(125b)들은 실리콘 질화물을 포함할 수 있다. 상기 블로킹 절연 층(125c)들은 상기 터널 절연 층(125a)들보다 높은 유전 상수를 갖는 절연물질을 포함할 수 있다.
상기 패드(140p)들은 상기 층간 절연 층(107)들에 의해 서로 전기적으로 분리될 수 있다. 상기 패드(140p)들은 텅스텐, 구리 또는 금속 실리사이드 등과 같은 금속 물질을 포함할 수 있다. 상기 패드(140p)들은 상기 워드 라인(140)들과 물리적으로 및 물질적으로 서로 연속할 수 있다.
상기 패드(140p)들은 계단 구조를 가질 수 있다. 상기 패드(140p)들의 수평 길이들은 상기 기판(101)과 가까워질수록 길 수 있다. 예를 들어, 상기 패드(140p)들 중 상기 기판(101)과 가장 가까운 최하위 패드(140p)의 수평 길이가 가장 길고, 상기 기판(101)과 가장 먼 최상위 패드(140p)의 수평 길이가 가장 짧을 수 있다.
상기 패드(140p)들은 상기 기판(101)과 가장 가까운 최하위 접지 선택 패드(141p), 상기 접지 선택 패드(141p)들 위에(above) 배치된 셀 게이트 패드(142p)들, 상기 셀 게이트 패드(142p)들 위에(above) 배치된 더미 패드(143p), 및 상기 더미 패드(143p) 위에 배치된 스트링 선택 패드(144L)들을 포함할 수 있다. 상기 스트링 선택 패드(144p)들은 상기 더미 패드(143p) 위에 배치된 하부 스트링 선택 패드(144Lp) 및 상기 하부 스트링 선택 패드(144Lp)들 위에 배치된 상부 스트링 선택 패드(144Up)들을 포함할 수 있다. 다른 실시 예에서, 상기 접지 선택 패드(141p)는 다층일 수도 있다. 또 다른 실시 예에서, 상기 스트링 선택 패드(144p)들은 단층일 수도 있다.
상기 셀 게이트 패드(142p)들, 상기 더미 패드(143p), 및 상기 스트링 선택 패드(144p)들의 표면들은 노출되고, 상기 접지 선택 패드(141p)의 표면은 노출되지 않을 수 있다. 예를 들어, 상기 접지 선택 패드(141p)는 상기 층간 절연 층(107) 중 최하위 층간 절연 층(107)에 의해 덮일 수 있다.
상기 필링 절연 층(110)은 상기 컨택 연결 영역(CR) 내에 상기 패드(140p)들을 덮도록 형성될 수 있다. 상기 필링 절연 층(110)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나 이상을 포함할 수 있다.
상기 더미 필라(130)들은 상기 제1 상부 층간 절연 층(115), 상기 층간 절연 층(107)들, 상기 필링 절연 층(110), 및 상기 버퍼 절연 층(103)을 수직으로 관통하여 상기 기판(101)과 접촉할 수 있다. 상기 더미 필라(130)들은 서로 인접한 상기 패드(140p)들 간의 경계들에 배치될 수 있다. 예를 들어, 도 1a를 참조하면, 패드(140p)들 간의 경계들에는 두 개의 더미 필라(130)가 Y 방향으로 이격 배치될 수 있다. 상기 더미 필라(130)들은 X 방향으로 평행하게 배치될 수 있다. 상기 X 방향으로 인접한 더미 필라(130)들 간의 X 방향 간격들(a)은 실질적으로 동일할 수 있다. 상기 더미 필라(130)들은 도 1c에 도시한 상기 수직 채널 구조체(120)들과 실질적으로 동일한 구조를 가질 수 있다.
상기 컨택 플러그(160)들은 상기 제2 상부 층간 절연 층(150), 상기 제1 상부 층간 절연 층(115), 및 상기 필링 절연 층(110)을 관통하여 상기 패드(140p)들과 접촉할 수 있다. 상기 컨택 플러그(160)들은 접지 선택 컨택 플러그(161), 셀 게이트 컨택 플러그(162)들, 더미 컨택 플러그(163), 및 스트링 선택 컨택 플러그(164)들을 포함할 수 있다. 상기 스트링 선택 컨택 플러그(164)들은 하부 스트링 선택 컨택 플러그(164L) 및 상부 스트링 선택 컨택 플러그(164U)를 포함할 수 있다. 도 1b에서 상기 상부 스트링 선택 컨택 플러그(164U)는 가상의 점선으로 나타내었다.
상기 접지 선택 컨택 플러그(161)는 상기 접지 선택 패드(141p)와 접촉하고, 상기 셀 게이트 컨택 플러그(162)들은 상기 셀 게이트 패드(142p)들과 접촉하고, 상기 더미 컨택 플러그(163)는 상기 더미 패드(143)와 접촉하고, 및 상기 스트링 선택 컨택 플러그(164)들은 상기 스트링 선택 패드(144p)들과 접촉할 수 있다. 이때, 전술한 바와 같이, 상기 접지 선택 패드(141p)는 최하위 층간 절연 층(107)으로 덮여 있으므로, 상기 접지 선택 컨택 플러그(161)는 상기 층간 절연 층(107)을 더 관통하여 상기 접지 선택 패드(141p)에 접촉할 수 있다.
상기 접지 선택 컨택 플러그(161)는 상기 기판(101)과 가장 가까운 상기 접지 선택 패드(141p)와 접촉하므로, 상기 접지 선택 컨택 플러그(161)의 수직 길이는 상기 셀 게이트 컨택 플러그(162)들, 상기 더미 컨택 플러그(163), 및 상기 스트링 선택 컨택 플러그(164)들의 수직 길이들보다 길 수 있다.
또한, 상기 패드(140p)들의 수평 길이들은 상기 기판(101)과 멀어질수록 작아지므로, 상기 컨택 플러그(160)들의 수직 길이는 상기 메모리 셀 영역(MR)과 가까워질수록 짧아질 수 있다.
도 1a를 참조하면, X 방향으로 인접한 셀 게이트 컨택 플러그(162)들 간의 제1 간격(c1)들은 실질적으로 동일할 수 있다. 여기에서, 상기 제1 간격(c1)들은 X 방향으로 인접한 셀 게이트 컨택 플러그(162)들의 중심부들 간의 거리를 의미할 수 있다. 또한, 상기 셀 게이트 컨택 플러그(162)들 중 최하위 셀 게이트 컨택 플러그(162)와 X 방향으로 인접한 상기 접지 선택 컨택 플러그(161) 간의 제2 간격(c2)은 상기 제1 간격(c1)들과 다를 수 있다. 예를 들어, 상기 제2 간격(c2)은 상기 제1 간격(c1)들보다 클 수 있다. 여기에서, 상기 제2 간격(c2)은 상기 최하위 셀 게이트 컨택 플러그(162)의 중심부와 상기 접지 선택 컨택 플러그(161)의 중심부 간의 거리를 의미할 수 있다.
또한, 상기 셀 게이트 패드(142p)들 중 최하위 셀 게이트 패드(142p) 및 상기 최하위 셀 게이트 패드(142p) 위에 배치된 셀 게이트 패드(142p) 간의 경계로부터 상기 최하위 셀 게이트 컨택 플러그(162)의 중심부까지의 거리(b1)는 상기 접지 선택 패드(141p)와 상기 최하위 셀 게이트 패드(142p) 간의 경계로부터 상기 접지 선택 컨택 플러그(161)의 중심부까지의 거리(b2)보다 짧을 수 있다. 예를 들어, 도 1a를 참조하면, 상기 셀 게이트 컨택 플러그(162)들은 상기 셀 게이트 패드(142p)들의 중심부에 배치되고, 상기 접지 선택 컨택 플러그(161)는 상기 접지 선택 패드(141p)들의 중심부로부터 X 방향으로 쉬프트(shift)된 위치에 배치될 수 있다.
상기 입출력(I/O) 메탈 라인(170)들은 상기 컨택 플러그(160)들 중 상기 셀 게이트 컨택 플러그(162)들, 상기 더미 컨택 플러그(163), 및 상기 접지 선택 컨택 플러그(161)와 접촉 및 정렬하도록 상기 제2 상부 층간 절연 층(150) 상에 형성될 수 있다. 도 1a를 참조하면, 상기 입출력 메탈 라인(170)들은 각각 Y 방향으로 평행하게 연장할 수 있다.
상기 버퍼 절연 층(103)은 상기 기판(101) 상에 형성될 수 있다. 상기 버퍼 절연 층(103)은 상기 메모리 셀 영역(MR) 및 컨택 연결 영역(CR) 내에 모두 형성될 수 있다. 상기 버퍼 절연 층(103)은 실리콘 산화물을 포함할 수 있다. 상기 버퍼 절연 층(103)의 두께는 상기 층간 절연 층(107)들의 두께들보다 작을 수 있다.
상기 층간 절연 층(107)들은 상기 워드 라인(140)들 사이에 형성될 수 있다. 상기 층간 절연 층(107)들은 상기 메모리 셀 영역(MR) 및 컨택 연결 영역(CR) 내에 모두 형성될 수 있다. 상기 컨택 연결 영역(CR) 내의 상기 층간 절연 층(107)들은 계단 구조를 가질 수 있다. 상기 층간 절연 층(107) 중 최하위 층간 절연 층(107)의 두께는 나머지 층간 절연 층(107)들의 두께들보다 클 수 있다. 상기 층간 절연 층(107)들은 실리콘 산화물을 포함할 수 있다.
상기 제1 상부 층간 절연 층(115)은 상기 층간 절연 층(107) 및 상기 필링 절연 층(110) 상에 상기 수직 채널 구조체(120)들의 측면들의 일부들, 상기 더미 필라(130)들의 측면들의 일부들 및 상기 컨택 플러그(160)들의 측면들의 일부들을 감싸도록 형성될 수 있다. 상기 제1 상부 층간 절연 층(115)의 상면은 상기 수직 채널 구조체(120)들의 상면들, 상기 더미 필라(130)들의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 상부 층간 절연 층(115)은 상기 메모리 셀 영역(MR) 및 컨택 연결 영역(CR) 내에 모두 형성될 수 있다. 상기 메모리 셀 영역(MR) 내의 상기 제1 상부 층간 절연 층(115)의 두께는 상기 컨택 연결 영역(CR) 내의 상기 제1 상부 층간 절연 층(115)의 두께보다 클 수 있다.
상기 제2 상부 층간 절연 층(150)은 상기 제1 상부 층간 절연 층(115) 상에 상기 컨택 플러그(160)들의 측면들의 일부들을 감싸도록 형성될 수 있다. 상기 제2 상부 층간 절연 층(150)의 상면은 상기 컨택 플러그(160)들의 상면들과 실질적으로 공면을 이룰 수 있다.
상기 제3 상부 층간 절연 층(180)은 상기 제2 상부 층간 절연 층(150) 상에 상기 입출력 메탈 라인(170)들을 덮도록 형성될 수 있다.
상기 제1 상부 층간 절연 층(115), 상기 제2 상부 층간 절연 층(150) 및 상기 제3 상부 층간 절연 층(180)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나 이상을 포함할 수 있다.
이상, 본 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100A)에 관하여 설명하였다. 본 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100A)는 최하위의 접지 선택 패드(141p)와 연결되는 접지 선택 컨택 플러그(161) 및 상기 접지 선택 컨택 플러그(161)와 인접한 셀 게이트 컨택 플러그(162)와의 간격을 셀 게이트 컨택 플러그(162)들 간의 간격들보다 크게 형성함으로써, 접지 선택 컨택 플러그(151)와 인접한 더미 필라(130) 사이의 스페이스 마진(space margin)을 개선할 수 있다.
이와 같이, 접지 선택 컨택 플러그(151)와 인접한 더미 필라(130) 사이의 스페이스 마진을 개선함으로써, 접지 선택 컨택 플러그(151)를 형성하기 위한 컨택 홀 형성 시 낫-오픈(Not open) 불량이 발생하는 경우 식각 공정을 추가로 수행하는데 유리하다.
도 2a는 본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자의 레이아웃이고, 및 도 2b는 도 2a의 I-I′선을 따라 절단한 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100B)는 도 1a 및 도 1b의 수직형 낸드 플래시 메모리 소자(100A)와 비교하여, 평면상에서 셀 게이트 컨택 플러그(162)들의 상면들과 다른 형상의 상면을 갖는 접지 선택 컨택 플러그(161)를 포함할 수 있다. 예를 들어, 상기 셀 게이트 컨택 플러그(162)는 실질적으로 X 방향 폭과 Y 방향 폭이 동일한 원 형상을 갖고, 상기 접지 선택 컨택 플러그(161)는 X 방향 폭과 Y 방향 폭이 다른 타원 형상을 가질 수 있다. 즉, 도 2a에 도시한 바와 같이, 평면상에서 상기 접지 선택 컨택 플러그(161)의 X 방향 폭이 Y 방향 폭 보다 클 수 있다. 이에 따라, 상기 접지 선택 컨택 플러그(161)는 X 방향으로 긴 타원 형상을 가질 수 있다. 이와 같이, 접지 선택 컨택 플러그(161)의 면적을 늘림으로써, 접지 선택 컨택 플러그(161)를 형성하기 위한 컨택 홀 형성 시 낫-오픈(not open) 불량이 발생하는 문제를 개선할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자의 레이아웃이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100C)는 도 2a의 수직형 낸드 플래시 메모리 소자(100B)와 비교하여, 평면상에서 Y 방향 폭이 X 방향 폭 보다 큰 접지 선택 컨택 플러그(161)를 포함할 수 있다. 이에 따라, 상기 접지 선택 컨택 플러그(161)는 Y 방향으로 길게 늘어진 타원 형상을 가질 수 있다. 도 3의 I-I′선을 따라 절단한 종단면도는 도 1b와 같을 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자의 레이아웃이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 본 발명의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자(100D)는 도 1a의 수직형 낸드 플래시 메모리 소자(100A)와 비교하여, 평면상에서 땅콩 형상을 갖는 접지 선택 컨택 플러그(161)를 포함할 수 있다. 예를 들어, 평면상에서 상기 접지 선택 컨택 플러그(161)는 X 방향 폭과 Y 방향 폭이 동일한 두 개의 원들이 X 방향으로 연결된 형상을 가질 수 있다. 도 4의 I-I′선을 따라 절단한 종단면도는 도 2b와 같을 수 있다.
도 5 내지 도 14b는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 수직형 낸드 플래시 메모리 소자를 형성하는 방법을 설명하기 위하여 도 1a의 I-I′선을 따라 절단한 종단면도들이다.
도 5를 참조하면, 본 발명의 일 실시 예에 의한 수직형 낸드 플래시 메모리 소자를 형성하는 방법은, 메모리 셀 영역(MR) 및 컨택 연결 영역(CR)을 포함하는 기판(101)을 준비하고, 상기 기판(101) 상에 버퍼 절연 층(103)을 형성하고, 상기 버퍼 절연 층(103) 상에 희생 절연 층(105)들 및 층간 절연 층(107)들을 교대로 형성하고, 최상위의 상기 층간 절연 층(107) 상에 연마 저지 층(109)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 실리콘 웨이퍼, 에피택셜 성장한 SiGe 웨이퍼, 또는 SOI 웨이퍼를 포함할 수 있다. 상기 버퍼 절연 층(103)의 두께는 상기 층간 절연 층(107)들의 두께들보다 얇을 수 있다. 상기 층간 절연 층(107)들 중 최하위의 층간 절연 층(107)의 두께는 다른 층간 절연 층(107)들의 두께들보다 두꺼울 수 있다. 상기 버퍼 절연 층(103) 및 상기 층간 절연 층(103)들은 실리콘 산화물을 포함할 수 있다.
상기 희생 절연 층(105)들 및 상기 연마 저지 층(109)은 상기 버퍼 절연 층(103) 및 상기 층간 절연 층(107)들에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 상기 희생 절연 층(105)들 및 상기 연막 저지 층(109)은 실리콘 질화물을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 상기 컨택 연결 영역(CR) 내의 상기 연마 저지 층(109), 상기 층간 절연막(107)들, 및 상기 희생 절연 층(105)들을 패터닝하여 계단 구조를 형성하는 것을 포함할 수 있다. 상기 계단 구조는 상기 연마 저지 층(109), 상기 층간 절연 층(107)들, 및 상기 희생 절연 층(105)들을 식각하는 공정을 다수 회 수행하여 형성될 수 있다. 상기 계단 구조를 형성함으로써, 상기 층간 절연 층(107)들이 노출될 수 있다.
도 7을 참조하면, 상기 방법은 식각 공정을 수행하여 상기 노출된 층간 절연 층(107)들을 제거하여 상기 희생 절연 층(105)들을 노출시키는 것을 포함할 수 있다. 상기 식각 공정은 상기 패터닝된 연막 저지 층(109)을 식각 마스크로 이용하고 상기 희생 절연 층(105)들을 식각 정지막으로 이용하여 수행될 수 있다. 전술한 바와 같이, 상기 최하위 층간 절연 층(107)의 두께는 나머지 층간 절연 층(107)들의 두께들보다 두꺼우므로, 상기 최하위 층간 절연 층(107)은 부분적으로 식각되어 상기 희생 절연 층(105) 중 최하위 희생 절연 층(105)의 표면은 노출되지 않을 수 있다.
도 8을 참조하면, 상기 방법은 상기 메모리 셀 영역(MR)의 상기 연마 저지 층(109) 및 상기 컨택 연결 영역(CR)의 상기 계단 구조를 덮는 필링 절연 층(110)을 형성하는 것을 포함할 수 있다. 상기 필링 절연 층(110)은 상기 연마 저지 층(109)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 필링 절연 층(110)은 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나를 포함할 수 있다.
도 9를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 필링 절연 층(110)의 상면을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 평탄화 공정은 상기 연마 저지 층(109)을 식각 정지막으로 이용하여 수행될 수 있다. 이에 따라, 상기 연마 저지 층(109)의 상면이 노출될 수 있다. 상기 연마 저지 층(109)의 상면과 상기 필링 절연 층(110)의 상면은 실질적으로 공면을 이룰 수 있다.
도 10을 참조하면, 상기 방법은 상기 노출된 연마 저지 층(109)을 제거하고, 및 전면적으로 제1 상부 층간 절연 층(115)을 형성하는 것을 포함할 수 있다. 상기 연마 저지 층(109)을 제거한 후 상기 제1 상부 층간 절연 층(115)을 형성함으로써, 상기 최상위 층간 절연 층(107) 상의 상기 제1 상부 층간 절연 층(115)의 수직 두께는 상기 필링 절연 층(110) 상의 상기 제1 상부 층간 절연 층(115)의 수직 두께보다 두꺼울 수 있다. 상기 제1 상부 층간 절연 층(115)은 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나를 포함할 수 있다.
도 11을 참조하면, 상기 방법은 상기 제1 상부 층간 절연 층(115), 상기 필링 절연 층(110), 상기 층간 절연 층(107)들, 상기 희생 절연 층(105)들, 및 상기 버퍼 절연 층(103)을 수직으로 관통하여 상기 기판(101)과 접촉하는 수직 채널 구조체(120)들 및 더미 필라(130)들을 형성하는 것을 포함할 수 있다. 상기 수직 채널 구조체(120)들은 상기 메모리 셀 영역(MR)들 내에 형성될 수 있고, 상기 더미 필라(130)들은 상기 컨택 연결 영역(CR)들 내에 형성될 수 있다. 상기 수직 채널 구조체(120)들 및 상기 더미 필라(130)들을 형성하는 것은 상기 메모리 셀 영역(MR) 및 상기 컨택 연결 영역(CR) 내에 상기 제1 상부 층간 절연 층(115), 상기 필링 절연 층(110), 상기 층간 절연 층(107)들, 상기 희생 절연 층(105)들, 및 상기 버퍼 절연 층(103)을 수직으로 관통하는 채널 홀들 및 더미 홀들을 동시에 형성하고, 상기 채널 홀들 및 상기 더미 홀들 내에 상기 수직 채널 구조체(120)들 및 상기 더미 필라(130)들을 동시에 형성하는 것을 포함할 수 있다. 상기 수직 채널 구조체(120)들과 상기 더미 필라(130)들은 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 상기 수직 채널 구조체(120)들 및 상기 더미 필라(130)들은 도 1c에 도시한 구조를 가질 수 있다.
도 1a를 참조하면, 평면상에서 상기 수직 채널 구조체(120)들은 지그재그 모양으로 배치될 수 있다. 또한, 상기 더미 필라(130)들은 상기 희생 절연 층(105)들의 경계들을 관통하도록 형성될 수 있다.
도 12를 참조하면, 상기 방법은 상기 희생 절연 층(105)들을 제거하여 갭(g)들을 형성하는 것을 포함할 수 있다. 도 1a를 참조하면, 상기 갭(g)들을 형성하는 것은 상기 제1 상부 층간 절연 층(115), 상기 층간 절연 층(107)들, 상기 희생 절연 층(105)들, 및 상기 버퍼 절연 층(103)을 패터닝하여 트렌치들(T)을 형성하여 상기 희생 절연 층(105)의 측면들을 노출시키고, 상기 제1 상부 층간 절연 층(115), 상기 층간 절연 층(107)들, 상기 필링 절연 층(110), 및 상기 버퍼 절연 층(103)에 대하여 식각 선택비를 갖는 식각액을 이용하여 상기 트렌치들(T)을 통해 측면들이 노출된 상기 희생 절연 층(105)을 제거하는 것을 포함할 수 있다. 상기 갭(g)들은 상기 층간 절연 층(107)들 사이로 수평적으로 연장되어, 상기 수직 채널 구조들(120) 및 상기 더미 필라들(130)의 측벽들이 부분적으로 노출될 수 있다.
도 13을 참조하면, 상기 방법은 상기 갭(g)들을 채우는 워드 라인(140)들 및 패드(140p)들을 형성하는 것을 포함할 수 있다. 상기 워드 라인(140)들 및 패드(140p)들을 형성하는 것은 증착 공정을 수행하여 상기 갭(g)들을 채우는 도전막을 형성하고, 식각 공정을 수행하여 상기 갭(g)들의 내부들을 제외한 나머지 부분에 형성된 상기 도전막을 제거하는 것을 포함할 수 있다. 상기 워드 라인(140)들과 상기 패드(140p)들은 물리적으로 및 물질적으로 연속할 수 있다.
상기 워드 라인(140)들은 상기 기판(101)과 가장 가까운 최하위의 접지 선택 라인(141), 상기 접지 선택 라인(141)들 위에(above) 배치된 중간의 셀 게이트 라인(142)들, 상기 셀 게이트 라인(142)들 위에(above) 배치된 더미 워드 라인(143), 및 상기 더미 워드 라인(143) 위에 배치된 스트링 선택 라인(144)들을 포함할 수 있다. 상기 스트링 선택 라인들(144)은 하부 스트링 선택 라인(144L) 및 상부 스트링 선택 라인(144U)을 포함할 수 있다.
상기 패드(140p)들은 상기 기판(101)과 가장 가까운 최하위 접지 선택 패드(141p), 상기 접지 선택 패드(141p)들 위에(above) 배치된 셀 게이트 패드(142p)들, 상기 셀 게이트 패드(142p)들 위에(above) 배치된 더미 패드(143p), 및 상기 더미 패드(143p) 위에 배치된 스트링 선택 패드(144L)들을 포함할 수 있다. 상기 스트링 선택 패드(144p)들은 상기 더미 패드(143p) 위에 배치된 하부 스트링 선택 패드(144Lp) 및 상기 하부 스트링 선택 패드(144Lp)들 위에 배치된 상부 스트링 선택 패드(144Up)들을 포함할 수 있다. 상기 셀 게이트 패드(142p)들, 더미 패드(143p), 및 스트링 선택 패드(144L)들의 표면들은 상기 필링 절연 층(110)과 접촉할 수 있고, 상기 최하위 접지 선택 패드(141p)의 표면은 상기 최하위 층간 절연 층(107)과 접촉할 수 있다.
본 실시 예는 상기 워드 라인(140)들 및 패드(140p)들을 형성한 후, 이온 주입 공정을 수행하여 상기 기판(101) 내에 공통 소스 영역들을 형성하고, 상기 워드 라인(140)들의 측면들을 덮는 스페이서들을 형성하고, 상기 트렌치들(T)의 내부들을 채우고 상기 공통 소스 영역들과 연결되는 공통 소스 라인들을 형성하는 것을 더 포함할 수 있다.
도 14a를 참조하면, 상기 방법은 식각 공정을 수행하여 상기 패드들(140p)의 상면을 노출시키는 컨택 홀들(CH)을 형성하는 것을 포함할 수 있다. 상기 컨택 홀들(CH)을 형성하는 것은 상기 제1 상부 층간 절연 층(115) 상에 제2 상부 층간 절연 층(150) 및 포토 마스크(M)를 형성하고, 상기 포토 마스크(M)를 식각 마스크로 이용하는 식각 공정을 수행하여 상기 제2 상부 층간 절연 층(150), 상기 제1 상부 층간 절연 층(115), 상기 필링 절연 층(110), 및 상기 최하위 층간 절연 층(107)을 패터닝하는 것을 포함할 수 있다.
상기 컨택 홀들(CH)은 제1 컨택 홀(CH1), 제2 컨택 홀(CH2)들, 제3 컨택 홀(CH3), 및 제4 컨택 홀(CH4)들을 포함할 수 있다. 상기 제4 컨택 홀(CH4)들은 하부 제4 컨택 홀(CH4L) 및 상부 제4 컨택 홀(CH4U)을 포함할 수 있다. 상기 제1 컨택 홀(CH1)은 상기 접지 선택 패드(141p) 상에 상기 접지 선택 패드(141p)의 표면을 노출시키도록 형성될 수 있다. 상기 제2 컨택 홀(CH2)들은 상기 셀 게이트 패드(142p)들 상에 상기 셀 게이트 패드(142p)들의 표면을 노출시키도록 형성될 수 있다. 상기 제3 컨택 홀(CH3)은 상기 더미 패드(143p) 상에 상기 더미 패드(143p)의 표면을 노출시키도록 형성될 수 있다. 상기 하부 제4 컨택 홀(CH4L) 및 상부 제4 컨택 홀(CH4U)은 각각 상기 하부 스트링 선택 패드(144Lp) 및 상부 스트링 선택 패드(144Up) 상에 상기 하부 스트링 선택 패드(144Lp) 및 상부 스트링 선택 패드(144Up)의 표면들을 노출시키도록 형성될 수 있다.
상기 제1 컨택 홀(CH1) 및 상기 제1 컨택 홀(CH1)과 인접한 상기 제2 컨택 홀(CH2) 간의 간격(c2)은 상기 제2 컨택 홀(CH2)들 간의 간격(c1)들보다 넓을 수 있다. 예를 들어, 도 1a를 참조하면 상기 제1 컨택 홀(CH1)은 상기 접지 선택 패드(141p)의 중심부로부터 X 방향으로 시프트(shift)된 위치에 형성될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상기 방법은 상기 컨택 홀들(CH)을 채우는 컨택 플러그들(160)을 형성하고, 상기 컨택 플러그들(160) 중 일부들 상에 접촉 및 정렬되는 입출력 메탈 라인(170)들을 형성하고, 상기 제2 상부 층간 절연 층(150) 상에 상기 입출력 메탈 라인(170)들을 덮는 제3 상부 층간 절연 층(180)을 형성하는 것을 포함할 수 있다.
상기 컨택 플러그(160)들은 접지 선택 컨택 플러그(161), 셀 게이트 컨택 플러그(162)들, 더미 컨택 플러그(163), 및 스트링 선택 컨택 플러그(164)들을 포함할 수 있다. 상기 스트링 선택 컨택 플러그(164)들은 하부 스트링 선택 컨택 플러그(164L) 및 상부 스트링 선택 컨택 플러그(164U)를 포함할 수 있다. 상기 입출력 메탈 라인(170)들은 상기 컨택 플러그(160)들 중 상기 접지 선택 컨택 플러그(161), 셀 게이트 컨택 플러그(162)들, 및 더미 컨택 플러그(163) 상에 형성될 수 있다.
다른 실시 예로, 도 14b를 참조하면, 상기 방법은 식각 공정을 수행하여 상기 패드들(140p)의 상면을 노출시키는 컨택 홀들(CH)을 형성하는 것을 포함할 수 있다. 상기 컨택 홀들(CH)은 상기 접지 선택 패드(141p)의 표면을 노출시키는 제1 컨택 홀(CH1), 상기 셀 게이트 패드(142p)들의 표면들을 노출시키는 제2 컨택 홀(CH2)들, 상기 더미 패드(143p)의 표면을 노출시키는 제3 컨택 홀(CH3), 및 상기 스트링 선택 패드(144p)들의 표면들을 노출시키는 제4 컨택 홀(CH4)들을 포함할 수 있다. 이때, 상기 제1 컨택 홀(CH1)의 수평 폭은 상기 제2 컨택 홀(CH2)들, 제3 컨택 홀(CH3), 및 제4 컨택 홀(CH4)들의 수평 폭들보다 클 수 있다.
도 2a 및 도 2b를 다시 참조하면, 상기 방법은 상기 컨택 홀들(CH)을 채우는 컨택 플러그들(160)을 형성하고, 상기 컨택 플러그들(160) 중 접지 선택 컨택 플러그(161), 셀 게이트 컨택 플러그(162)들, 및 더미 컨택 플러그(163) 상에 접촉 및 정렬되는 입출력 메탈 라인(170)들을 형성하고, 상기 제2 상부 층간 절연 층(150) 상에 상기 입출력 메탈 라인(170)들을 덮는 제3 상부 층간 절연 층(180)을 형성하는 것을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 15를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 상기 수직형 낸드(vertical NAND) 플래시 메모리 소자 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 16을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 수직형 낸드(vertical NAND) 플래시 메모리 소자 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 수직형 낸드(vertical NAND) 플래시 메모리 소자 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-100D: 수직형 낸드 플래시 메모리 소자
101: 기판 103: 버퍼 절연 층
105: 희생 절연 층 107: 층간 절연 층
109: 연마 저지 층 110: 필링 절연 층
115: 제1 상부 층간 절연 층
120: 수직 채널 구조체 121: 채널 층
123: 코어 층 125: 유전체 층
125a: 터널 절연 층 125b: 전하 트랩 층
125c: 블로킹 절연 층 130: 더미 필라
140: 워드 라인 141: 접지 선택 라인
142: 셀 게이트 라인 143: 더미 워드 라인
144: 스트링 선택 라인 144L: 하부 스트링 선택 라인
144U: 상부 스트링 선택 라인 140p: 패드
141p: 접지 선택 패드 142p: 셀 게이트 패드
143p: 더미 패드 144p: 스트링 선택 패드
144Lp: 하부 스트링 선택 패드 144Up: 상부 스트링 선택 패드
150: 제2 상부 층간 절연 층 160: 컨택 플러그
161: 접지 선택 컨택 플러그 162: 셀 게이트 컨택 플러그
163: 더미 컨택 플러그 164: 스트링 선택 컨택 플러그
164L: 하부 스트링 선택 컨택 플러그
164U: 상부 스트링 선택 컨택 플러그
170: 입출력 메탈 라인 180: 제3 상부 층간 절연층
MR: 메모리 셀 영역 CR: 컨택 연결 영역

Claims (10)

  1. 기판 상에 형성된 워드 라인들;
    상기 워드 라인들로부터 수평으로 연장한 패드들; 및
    상기 패드들과 연결되는 컨택 플러그들을 포함하고,
    상기 컨택 플러그들은 상기 패드들 중 상기 기판과 가장 가까운 최하위 패드와 연결되는 제1 컨택 플러그 및 상기 최하위 패드를 제외한 나머지 패드들과 연결되는 제2 컨택 플러그들을 포함하고,
    상기 제1 컨택 플러그는 제 1 방향으로 제 1 폭을 갖는 제 1 바닥면을 갖고,
    상기 제2 컨택 플러그들 각각은 상기 제 1 방향으로 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 2 바닥면을 가지며,
    상기 제 1 컨택 플러그는 상기 최하위 패드의 끝단으로부터 제 1 거리만큼 이격되고,
    상기 제 2 컨택 플러그들 각각은 대응하는 상기 패드의 끝단으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격되며,
    상기 제 2 컨택 플러그들은 서로 동일한 폭을 갖고, 서로 동일한 간격으로 서로 이격되는 수직형 낸드 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 제 1 바닥면은 상기 제 1 방향에 수직하는 제 2 방향으로 제 3 폭을 갖고,
    상기 제 2 바닥면은 상기 제 2 방향으로 상기 제 3 폭보다 작은 제 4 폭을 갖는 수직형 낸드 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 패드들은 계단 구조를 갖는 수직형 낸드 플래시 메모리 소자.
  4. 제3항에 있어서,
    상기 패드들 간의 경계들을 관통하여 상기 기판과 연결되는 더미 필라들을 더 포함하는 수직형 낸드 플래시 메모리 소자.
  5. 제1항에 있어서,
    평면상에서 상기 컨택 플러그들은 상기 제1 방향으로 평행하게 배열되는 수직형 낸드 플래시 메모리 소자.
  6. 제5항에 있어서,
    평면상에서 상기 제1 컨택 플러그의 상면은 상기 제1 방향으로 긴 타원 형상을 갖는 수직형 낸드 플래시 메모리 소자.
  7. 제5항에 있어서,
    평면상에서 상기 제1 컨택 플러그의 상면은 상기 제1 방향에 수직하는 제2 방향으로 긴 타원 형상을 갖는 수직형 낸드 플래시 메모리 소자.
  8. 제5항에 있어서,
    평면상에서 상기 제1 컨택 플러그의 상면은 상기 제1 방향으로 두 개의 원들이 연결된 땅콩 형상을 갖는 수직형 낸드 플래시 메모리 소자.
  9. 메모리 셀 영역 및 컨택 연결 영역을 갖는 기판;
    상기 메모리 셀 영역 내의 상기 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 층간 절연 층들;
    상기 컨택 연결 영역 내에 배치되고 상기 워드 라인들로부터 연장된 패드들, 상기 패드들은 계단 구조를 갖고;
    상기 컨택 연결 영역 내의 상기 기판 상에 상기 패드들을 덮도록 형성된 필링 절연 층;
    상기 필링 절연 층 및 상기 패드들 간의 경계들을 관통하여 상기 기판과 연결되는 더미 필라들; 및
    상기 필링 절연 층을 관통하여 상기 패드들과 연결되는 컨택 플러그들을 포함하고,
    상기 컨택 플러그들은,
    상기 패드들 중 상기 기판과 가장 가까운 최하위 패드와 연결되는 제1 컨택 플러그 및 나머지 패드들과 연결되는 제2 컨택 플러그들을 포함하고,
    상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 제2 컨택 플러그 간의 제1 간격은 상기 제2 컨택 플러그들 간의 제2 간격들보다 크고, 상기 제1 컨택 플러그 및 상기 제1 컨택 플러그와 인접한 상기 더미 필라와의 제3 간격은 상기 제2 컨택 플러그들 및 상기 제2 컨택 플러그들과 인접한 상기 더미 필라들과의 제4 간격들보다 큰 수직형 낸드 플래시 메모리 소자.
  10. 메모리 셀 영역 및 컨택 연결 영역을 갖는 기판;
    상기 메모리 셀 영역 내의 상기 기판 상에 교대로 반복적으로 형성된 워드 라인들 및 층간 절연 층들;
    상기 컨택 연결 영역 내에 배치되고, 상기 워드 라인들로부터 연장되고, 및 계단 구조를 갖는 패드들;
    상기 메모리 셀 영역 내에 배치되고, 및 상기 워드 라인들 및 층간 절연 층들을 수직으로 관통하여 상기 기판에 연결되는 수직 채널 구조체들;
    상기 컨택 연결 영역 내에 배치되고, 상기 패드들 간의 경계들을 관통하여 상기 기판에 연결되는 더미 필라들; 및
    상기 컨택 연결 영역 내에 배치되고, 상기 패드들과 연결되는 컨택 플러그들을 포함하고,
    상기 컨택 플러그들은 상기 메모리 셀 영역과 가장 멀고 가장 긴 수직 높이를 갖는 제1 컨택 플러그 및 상기 제1 컨택 플러그보다 짧은 수직 높이들을 갖는 제2 컨택 플러그들을 포함하고,
    상기 더미 필라들은 상기 제1 컨택 플러그와 이에 인접한 제2 컨택 플러그 사이에 배치되는 제 1 더미 필라를 포함하되,
    상기 제1 컨택 플러그와 상기 제 1 더미 필라 사이의 제 1 간격은 상기 제2 컨택 플러그와 상기 제 1 더미 필라 사이의 제 2 간격보다 큰 수직형 낸드 플래시 메모리 소자.
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