KR20210142457A - 3차원 반도체 메모리 소자 - Google Patents

3차원 반도체 메모리 소자 Download PDF

Info

Publication number
KR20210142457A
KR20210142457A KR1020200059307A KR20200059307A KR20210142457A KR 20210142457 A KR20210142457 A KR 20210142457A KR 1020200059307 A KR1020200059307 A KR 1020200059307A KR 20200059307 A KR20200059307 A KR 20200059307A KR 20210142457 A KR20210142457 A KR 20210142457A
Authority
KR
South Korea
Prior art keywords
electrode
mold
layer
mold structure
peripheral circuit
Prior art date
Application number
KR1020200059307A
Other languages
English (en)
Inventor
정광영
조상연
코지 카나모리
한지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200059307A priority Critical patent/KR20210142457A/ko
Priority to US17/095,821 priority patent/US11521981B2/en
Priority to CN202110312659.0A priority patent/CN113690242A/zh
Publication of KR20210142457A publication Critical patent/KR20210142457A/ko
Priority to US17/983,024 priority patent/US11778834B2/en
Priority to US18/356,064 priority patent/US20230371260A1/en

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H01L27/11524—
    • H01L27/11529—
    • H01L27/11556—
    • H01L27/1157—
    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 제1 로우 디코더 영역, 제2 로우 디코더 영역 및 상기 제1 및 제2 로우 디코더 영역들 사이의 제어 회로 영역을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 서로 이격되고, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하며; 상기 주변 회로 구조체 상의 몰드 구조체, 상기 몰드 구조체는 상기 제1 및 제2 전극 구조체들 사이에 개재되고, 상기 몰드 구조체는 적층된 희생막들을 포함하며; 상기 제1 및 제2 전극 구조체들을 관통하는 수직 채널 구조체들; 상기 제1 전극 구조체와 상기 몰드 구조체 사이에 제공되며, 상기 몰드 구조체를 관통하는 분리 절연 패턴; 및 상기 제1 방향을 따라 상기 제1 전극 구조체를 가로지르며 상기 분리 절연 패턴까지 연장되는 분리 구조체를 포함한다. 상기 분리 절연 패턴의 제2 방향으로의 최대 폭은, 상기 분리 구조체의 상기 제2 방향으로의 최대 폭보다 크다.

Description

3차원 반도체 메모리 소자{Three dimensional semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 설계 효율성이 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 설계 효율성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 로우 디코더 영역, 제2 로우 디코더 영역 및 상기 제1 및 제2 로우 디코더 영역들 사이의 제어 회로 영역을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 서로 이격되고, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하며; 상기 주변 회로 구조체 상의 몰드 구조체, 상기 몰드 구조체는 상기 제1 및 제2 전극 구조체들 사이에 개재되고, 상기 몰드 구조체는 적층된 희생막들을 포함하며; 상기 제1 및 제2 전극 구조체들을 관통하는 수직 채널 구조체들; 상기 제1 전극 구조체와 상기 몰드 구조체 사이에 제공되며, 상기 몰드 구조체를 관통하는 분리 절연 패턴; 및 상기 제1 방향을 따라 상기 제1 전극 구조체를 가로지르며 상기 분리 절연 패턴까지 연장되는 분리 구조체를 포함할 수 있다. 상기 분리 절연 패턴의 제2 방향으로의 최대 폭은, 상기 분리 구조체의 상기 제2 방향으로의 최대 폭보다 클 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판; 상기 기판 상에 적층된 전극들을 포함하는 전극 구조체; 상기 전극 구조체를 가로지르며 제1 방향으로 연장되는 몰드 구조체, 상기 몰드 구조체는 상기 제1 방향으로 연장되면서 상기 전극 구조체를 제2 방향으로 제1 전극 구조체와 제2 전극 구조체로 분리하고; 상기 제1 및 제2 전극 구조체들을 관통하는 수직 채널 구조체들; 상기 제1 전극 구조체와 상기 몰드 구조체 사이에 제공되며, 상기 몰드 구조체를 관통하는 분리 절연 패턴; 및 상기 제2 방향을 따라 상기 제1 전극 구조체를 가로지르며 상기 분리 절연 패턴까지 연장되는 분리 구조체를 포함할 수 있다. 상기 몰드 구조체는, 상기 적층된 전극들과 각각 동일한 레벨에 배치된 적층된 희생막들을 포함하고, 평면적 관점에서, 상기 분리 구조체의 일 단은 상기 분리 절연 패턴에 의해 둘러싸일 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판; 상기 제1 기판 상의 주변 회로 구조체, 상기 주변 회로 구조체는 제1 로우 디코더 영역, 제2 로우 디코더 영역 및 상기 제1 및 제2 로우 디코더 영역들 사이의 제어 회로 영역을 포함하고; 상기 주변 회로 구조체 상의 제2 기판, 상기 제2 기판은 제1 반도체 막 및 제2 반도체 막을 포함하며; 상기 제1 및 제2 반도체 막들 상에 각각 제공된 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 서로 이격되고, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하며, 상기 제1 전극 구조체는 상기 제1 로우 디코더 영역에 인접하는 계단식 구조를 가지고, 상기 제2 전극 구조체는 상기 제2 로우 디코더 영역에 인접하는 계단식 구조를 가지며; 상기 주변 회로 구조체 상의 몰드 구조체, 상기 몰드 구조체는 상기 제1 및 제2 전극 구조체들 사이에 개재되고, 상기 몰드 구조체는 적층된 희생막들을 포함하며; 상기 제1 전극 구조체를 관통하여, 상기 제1 반도체 막에 연결되는 제1 수직 채널 구조체; 상기 제2 전극 구조체를 관통하여, 상기 제2 반도체 막에 연결되는 제2 수직 채널 구조체; 상기 제1 전극 구조체와 상기 몰드 구조체 사이에 제공되며, 상기 몰드 구조체를 관통하는 분리 절연 패턴; 상기 제1 방향을 따라 상기 제1 전극 구조체를 가로지르며 상기 분리 절연 패턴까지 연장되는 분리 구조체, 상기 분리 구조체는 상기 제1 전극 구조체의 상기 전극을 제2 방향으로 분리하고; 상기 전극 구조체를 덮는 층간 절연막; 상기 층간 절연막 상에 제공되어, 상기 제1 및 제2 수직 채널 구조체들과 전기적으로 연결되는 비트 라인들; 및 상기 제1 및 제2 전극 구조체들의 상기 계단식 구조들과 전기적으로 연결되는 상부 배선들을 포함할 수 있다. 상기 제1 및 제2 수직 채널 구조체들 각각은: 상기 제2 기판으로부터 수직하게 연장되는 수직 반도체 패턴; 및 상기 수직 반도체 패턴과 상기 적층된 전극들 사이에 개재된 데이터 저장막을 포함할 수 있다. 상기 제어 회로 영역은: 상기 제1 전극 구조체 아래에 제공된 제1 주변 트랜지스터; 상기 제2 전극 구조체 아래에 제공된 제2 주변 트랜지스터; 및 상기 몰드 구조체 아래를 가로지르는 하부 배선을 포함할 수 있다. 상기 하부 배선을 통해 상기 제1 주변 트랜지스터와 상기 제2 주변 트랜지스터가 서로 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 몰드 구조체를 통해 전극 구조체들이 쓰러지는 공정 결함을 방지할 수 있다. 전극 구조체들은 서로 독립적인 메모리 블록으로 동작할 수 있으며, 따라서 이들 중 일부를 리페어 블록으로 활용할 수 있다. 셀 어레이 영역은 서로 분리된 메모리 블록들로 구성되지만, 그 아래의 주변 회로 영역은 하나의 글로벌한 영역으로 구현될 수 있다. 따라서, 주변 회로의 설계 효율성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 3a, 3b, 3c, 3d 및 3e는 각각 도 2의 I-I'선, II-II'선, III-III'선, IV-IV'선 및 V-V'선에 따른 단면도들이다.
도 4a 내지 도 8e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 4a, 5a, 6a, 7a 및 8a는 도 2의 I-I'선을 따라 자른 단면도들이다.
도 4b, 5b, 6b, 7b 및 8b는 도 2의 II-II'선을 따라 자른 단면도들이다.
도 7c 및 8c는 도 2의 III-III'선을 따라 자른 단면도들이다.
도 7d 및 8d는 도 2의 IV-IV'선을 따라 자른 단면도들이다.
도 8e는 도 2의 V-V'선을 따라 자른 단면도이다.
도 9a, 9b 및 9c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10은 본 발명의 비교예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 12a 및 12b는 각각 도 11의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 13 및 도 14는 각각 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 수직적으로 연결하는 관통 콘택(미도시)을 포함할 수 있다. 평면적 관점에서, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS)와 중첩될 수 있다.
본 발명의 실시예들에서, 주변 회로 구조체(PS)는 로우 디코더, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들이 반도체 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 구체적으로, 셀 어레이 구조체(CS)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 3a, 3b, 3c, 3d 및 3e는 각각 도 2의 I-I'선, II-II'선, III-III'선, IV-IV'선 및 V-V'선에 따른 단면도들이다.
먼저 도 2를 참조하면, 제1 기판(SUB) 상에 도 1을 참조하여 설명된 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)가 배치될 수 있다. 셀 어레이 구조체(CS)는 주변 회로 구조체(PS) 위에 제공될 수 있다.
구체적으로, 제1 기판(SUB) 상의 주변 회로 구조체(PS)는, 제1 로우 디코더 영역(RD1), 제2 로우 디코더 영역(RD2), 제1 페이지 버퍼 영역(PBR1), 제2 페이지 버퍼 영역(PBR2) 및 제어 회로 영역(CC)을 포함할 수 있다. 제어 회로 영역(CC)은, 제1 및 제2 로우 디코더 영역들(RD1, RD2) 사이 및 제1 및 제2 페이지 버퍼 영역들(PBR1, PBR2) 사이에 개재될 수 있다.
제어 회로 영역(CC)은 제2 방향(D2)으로 서로 대향하는 제1 측(S1) 및 제2 측(S2)을 가질 수 있다. 제1 및 제2 측들(S1, S2)은 제1 방향(D1)으로 연장될 수 있다. 제어 회로 영역(CC)은 제1 방향(D1)으로 서로 대향하는 제3 측(S3) 및 제4 측(S4)을 가질 수 있다. 제3 및 제4 측들(S3, S4)은 제2 방향(D2)으로 연장될 수 있다.
제1 및 제2 로우 디코더 영역들(RD1, RD2)은 제어 회로 영역(CC)의 제1 및 제2 측들(S1, S2)에 각각 인접하여 제공될 수 있다. 제1 및 제2 페이지 버퍼 영역들(PBR1, PBR2)은 제어 회로 영역(CC)의 제3 및 제4 측들(S3, S4)에 각각 인접하여 제공될 수 있다.
주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)는, 제1 하부 반도체 막(LSL1) 및 제2 하부 반도체 막(LSL2)을 포함할 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2)은 제어 회로 영역(CC) 상에 제공되어, 제어 회로 영역(CC)과 수직적으로 중첩될 수 있다. 평면적 관점에서, 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 각각은 사각의 플레이트 형태를 가질 수 있다.
셀 어레이 구조체(CS)는, 제1 전극 구조체(ST1), 제2 전극 구조체(ST2) 및 제1 및 제2 전극 구조체들(ST1, ST2) 사이에 개재된 몰드 구조체(MO)를 더 포함할 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2)은 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 상에 각각 제공될 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2)은 제2 방향(D2)으로 서로 이격될 수 있다. 몰드 구조체(MO)가 제1 및 제2 전극 구조체들(ST1, ST2) 사이에 개재되어, 이들을 연결할 수 있다. 각각의 제1 및 제2 전극 구조체들(ST1, ST2)은, 앞서 도 1를 참조하여 설명한 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 각각을 가로지르며 제2 방향(D2)으로 연장되는 복수개의 분리 구조체들(SPS)이 제공될 수 있다. 평면적 관점에서, 분리 구조체들(SPS) 각각은 라인 형태를 가질 수 있다.
제1 전극 구조체(ST1)와 몰드 구조체(MO) 사이의 경계를 따라 복수개의 분리 절연 패턴들(ISP)이 제1 방향(D1)으로 배열될 수 있다. 제2 전극 구조체(ST2)와 몰드 구조체(MO) 사이의 경계를 따라 복수개의 분리 절연 패턴들(ISP)이 제1 방향(D1)으로 배열될 수 있다.
각각의 분리 절연 패턴들(ISP)은, 분리 구조체(SPS)의 일 단에 제공될 수 있다. 다시 말하면, 분리 구조체(SPS)의 일 단은 분리 절연 패턴(ISP)과 중첩될 수 있다. 분리 절연 패턴(ISP)의 제1 방향(D1)으로의 폭은, 분리 구조체(SPS)의 제1 방향(D1)으로의 폭보다 클 수 있다.
본 발명의 실시예들에 따르면, 셀 어레이 구조체(CS)는 연결 영역들(CNR), 셀 어레이 영역들(CAR), 및 셀 어레이 영역들(CAR) 사이의 분리 영역(SER)을 가질 수 있다. 각각의 제1 및 제2 전극 구조체들(ST1, ST2)은, 연결 영역(CNR)과 셀 어레이 영역(CAR)에 제공될 수 있다. 몰드 구조체(MO)는 분리 영역(SER)에 제공될 수 있다.
본 발명의 실시예들에 따르면, 셀 어레이 구조체(CS) 아래에서, 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 2 및 도 3a 내지 도 3e를 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 보다 구체적으로 설명한다. 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 제1 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(SUB)은 소자 분리막(DIL)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는, 제1 기판(SUB)의 활성 영역들 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 제1 및 제2 로우 디코더 영역들(RD1, RD2), 제1 및 제2 페이지 버퍼 영역들(PBR1, PBR2), 및 제어 회로 영역(CC) 상에 배치될 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR) 상에 제공된 하부 배선들(INL) 및 하부 배선들(INL)을 수직적으로 연결하는 비아들(VIA)을 포함할 수 있다. 최하부의 하부 배선(INL)과 주변 트랜지스터(PTR) 사이에, 이들을 전기적으로 연결하는 주변 콘택(PCNT)이 제공될 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR) 및 하부 배선들(INL)을 덮는 제1 층간 절연막(ILD1)을 더 포함할 수 있다. 제1 층간 절연막(ILD1)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS)의 제1 층간 절연막(ILD1) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다.
제1 층간 절연막(ILD1) 상에, 제2 층간 절연막(ILD2) 및 제2 기판(SL)이 제공될 수 있다. 제2 기판(SL)은 제2 층간 절연막(ILD2) 내에 제공될 수 있다. 일 예로, 평면적 관점에서, 제2 기판(SL)은 사각의 플레이트 형태를 가질 수 있다. 제2 기판(SL)은, 그 위에 제공되는 제1 및 제2 전극 구조체들(ST1, ST2)을 지지할 수 있다.
제2 기판(SL)은, 앞서 설명한 제1 및 제2 하부 반도체 막들(LSL1, LSL2)을 포함할 수 있다. 제2 기판(SL)은, 각각의 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 상에 순차적으로 적층된 소스 반도체 막(SSL) 및 상부 반도체 막(USL)을 더 포함할 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 단결정, 비정질(amorphous), 및/또는 다결정(polycrystalline)일 수 있다. 일 예로, 제1 및 제2 하부 반도체 막들(LSL1, LSL2), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 불순물들이 도핑되어 n형을 갖는 폴리실리콘막을 포함할 수 있다. 하부 반도체 막(LSL1, LSL2), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)의 불순물의 농도는 서로 다를 수 있다.
소스 반도체 막(SSL)은, 하부 반도체 막(LSL1, LSL2)과 상부 반도체 막(USL) 사이에 개재될 수 있다. 소스 반도체 막(SSL)에 의해, 하부 반도체 막(LSL1, LSL2)과 상부 반도체 막(USL)은 서로 전기적으로 연결될 수 있다. 일 예로, 평면적 관점에서, 상부 반도체 막(USL) 및 소스 반도체 막(SSL)은, 그 아래의 하부 반도체 막(LSL1, LSL2)과 중첩될 수 있다.
도 3b 및 도 3c를 다시 참조하면, 분리 영역(SER)에 순차적으로 적층된 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 제공될 수 있다. 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)은, 소스 반도체 막(SSL)과 동일한 레벨에 제공될 수 있다. 예를 들어, 제3 절연막(IL3)의 바닥면은 소스 반도체 막(SSL)의 바닥면과 공면을 이룰 수 있고, 제4 절연막(IL4)의 상면은 소스 반도체 막(SSL)의 상면과 공면을 이룰 수 있다.
도 2 및 도 3a 내지 도 3e를 다시 참조하면, 제2 기판(SL) 상에 제1 전극 구조체(ST1) 및 제2 전극 구조체(ST2)가 제공될 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2) 각각은, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2) 각각은, 적층된 전극들(EL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 각각은, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2) 각각은, 연결 영역(CNR)에서 계단식 구조(STS)를 가질 수 있다. 계단식 구조(STS)는, 셀 어레이 영역(CAR)으로부터 멀어질수록 그의 높이가 감소할 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 각각에 있어서, 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL)은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 각각은 제2 절연막(IL2)을 더 포함할 수 있다. 제2 절연막(IL2)은 셀 어레이 영역(CAR)에만 선택적으로 제공되고, 연결 영역(CNR)에는 제공되지 않을 수 있다. 제2 절연막(IL2)의 두께는, 제1 절연막(IL1)의 두께보다 더 클 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)과 동일한 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 제1 및 제2 전극 구조체들(ST1, ST2)을 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은, 제2 방향(D2)을 따라 배열될 수 있다. 각각의 수직 채널 구조체들(VS)은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(SP)은 수직 절연 패턴(VP)과 매립 절연 패턴(VI) 사이에 개재될 수 있다. 각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 제공될 수 있다.
매립 절연 패턴(VI)은, 원기둥 형태를 가질 수 있다. 수직 반도체 패턴(SP)은, 매립 절연 패턴(VI)의 외부면(outer surface)을 덮으며 하부 반도체 막(LSL1, LSL2)으로부터 도전 패드(PAD)까지 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태(pipe-shaped)를 가질 수 있다. 수직 절연 패턴(VP)은, 수직 반도체 패턴(SP)의 외부면을 덮으며 하부 반도체 막(LSL1, LSL2)으로부터 제2 절연막(IL2)의 상면까지 제3 방향(D3)으로 연장될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은, 전극 구조체(ST1, ST2)와 수직 반도체 패턴(SP) 사이에 개재될 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 본 발명의 일 실시예로, 수직 절연 패턴(VP)은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
예를 들어, 전하 저장막은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 수직 반도체 패턴(SP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor)일 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 비트라인 콘택 플러그(BPLG)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
소스 반도체 막(SSL)은, 수직 반도체 패턴들(SP) 각각의 하부 측벽과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 수직 반도체 패턴들(SP)이 함께 제2 기판(SL)에 전기적으로 연결될 수 있다. 제2 기판(SL)은 메모리 셀들의 소스로 기능할 수 있다. 제2 기판(SL)에 공통 소스 전압이 인가될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 3차원 낸드 플래시 메모리 소자일 수 있다. 하부 반도체 막(LSL1, LSL2) 상의 전극 구조체(ST1, ST2)에 낸드 셀 스트링들이 집적될 수 있다. 즉, 제1 및 제2 전극 구조체들(ST1, ST2) 및 이들을 관통하는 수직 채널 구조체들(VS)은, 제2 기판(SL) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2)의 전극들(EL)은, 메모리 트랜지스터들의 게이트 전극들로 이용될 수 있다.
분리 영역(SER)에 몰드 구조체(MO)가 제공될 수 있다. 몰드 구조체(MO)는 제1 및 제2 전극 구조체들(ST1, ST2) 사이에 개재되어, 이들을 물리적으로 연결할 수 있다. 평면적 관점에서, 몰드 구조체(MO)는 제1 및 제2 전극 구조체들(ST1, ST2) 사이에서 제1 방향(D1)으로 연장될 수 있다.
몰드 구조체(MO)는, 제2 층간 절연막(ILD2) 상에 제3 방향(D3)으로 적층된 희생막들(HL)을 포함할 수 있다. 제1 절연막들(IL1)이 적층된 희생막들(HL) 사이에 각각 개재되어, 이들을 서로 이격시킬 수 있다. 다시 말하면, 몰드 구조체(MO)의 제1 절연막들(IL1) 및 희생막들(HL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 몰드 구조체(MO)의 최상부에 제2 절연막(IL2)이 제공될 수 있다. 몰드 구조체(MO)는, 제1 및 제2 전극 구조체들(ST1, ST2)과 제1 및 제2 절연막들(IL1, IL2)을 공유할 수 있다.
희생막들(HL)은, 제1 및 제2 전극 구조체들(ST1, ST2)의 전극들(EL)과 각각 동일한 레벨에 제공될 수 있다. 다시 말하면, 몰드 구조체(MO)의 희생막(HL)은, 제1 전극 구조체(ST1)의 전극(EL)과 제2 전극 구조체(ST2)의 전극(EL)을 서로 물리적으로 연결할 수 있다. 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연 물질을 포함할 수 있다. 제1 절연막들(IL1), 제2 절연막(IL2) 및 희생막들(HL)이 모두 절연 물질로 이루어지기 때문에, 몰드 구조체(MO)는 절연체일 수 있다.
도 3b를 참조하면, 분리 영역(SER)에 몰드 구조체(MO)를 관통하는 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체(DS)는, 앞서 수직 채널 구조체(VS)에서 설명한 바와 같이, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 그러나 더미 구조체(DS)는, 수직 채널 구조체(VS)와 달리 메모리 셀의 채널로 기능할 수 없다. 더미 구조체(DS)는, 후술할 비트 라인들(BL) 및 상부 배선들(UIL)과 전기적으로 연결되지 않을 수 있다. 즉, 더미 구조체(DS)는 회로적으로 아무런 기능을 하지 않는 더미일 수 있다. 더미 구조체들(DS)은, 몰드 구조체(MO)를 물리적으로 지지하는 기둥(즉, 지지대)의 역할을 수행할 수 있다.
제2 기판(SL) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3)은, 전극 구조체(ST)의 계단식 구조(STS)를 덮을 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다.
복수개의 분리 구조체들(SPS)이 각각의 제1 및 제2 전극 구조체들(ST1, ST2)을 관통할 수 있다. 분리 구조체들(SPS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 예를 들어, 분리 구조체들(SPS)에 의해, 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다 (도 3e 참조). 분리 구조체들(SPS)에 의해 분리된 복수개의 전극들(EL)은, 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
분리 구조체(SPS)는, 전극 구조체(ST1, ST2)를 관통하여 하부 반도체 막(LSL1, LSL2)까지 연장될 수 있다. 분리 구조체(SPS)는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
복수개의 분리 절연 패턴들(ISP)이 몰드 구조체(MO)를 관통할 수 있다. 도 3c를 참조하면, 분리 절연 패턴(ISP)은, 몰드 구조체(MO)까지 연장된 분리 구조체(SPS)의 일 단(EN)과 접촉할 수 있다. 분리 절연 패턴(ISP)은 몰드 구조체(MO)를 관통하되, 하부 반도체 막(LSL1, LSL2)까지 연장되지 않을 수 있다. 다시 말하면, 분리 절연 패턴(ISP)의 바닥면은 분리 구조체(SPS)의 바닥면보다 높을 수 있다. 한편, 분리 절연 패턴(ISP)의 상면, 분리 구조체(SPS)의 상면 및 제4 층간 절연막(ILD4)의 상면은 서로 공면을 이룰 수 있다.
도 3d를 참조하면, 분리 절연 패턴(ISP)의 제1 방향(D1)으로의 최대 폭은, 제1 폭(W1)일 수 있다. 도 3e를 참조하면, 분리 구조체(SPS)의 제1 방향(D1)으로의 최대 폭은, 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 다시 말하면, 도 2에 나타난 바와 같이, 분리 절연 패턴(ISP)이 분리 구조체(SPS)의 일 단을 둘러쌀 수 있다.
비트라인 콘택 플러그들(BPLG)이 제4 층간 절연막(ILD4)을 관통하여, 도전 패드들(PAD)에 각각 접속될 수 있다. 복수개의 비트 라인들(BL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 각각의 비트 라인들(BL)은, 비트라인 콘택 플러그(BPLG)를 통해 수직 반도체 패턴(SP)과 전기적으로 연결될 수 있다.
도 3a를 참조하면, 연결 영역(CNR)에 복수개의 셀 콘택 플러그들(PLG)이 제공될 수 있다. 셀 콘택 플러그들(PLG)은 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여, 계단식 구조(STS)를 이루는 전극들(EL)에 각각 접속될 수 있다. 복수개의 상부 배선들(UIL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 각각의 상부 배선들(UIL)은, 셀 콘택 플러그(PLG)를 통해 전극(EL)과 전기적으로 연결될 수 있다.
도 3a를 참조하면, 제1 및 제2 로우 디코더 영역들(RD1, RD2) 상에 적어도 하나의 관통 콘택(TVS)이 제공될 수 있다. 관통 콘택(TVS)은, 제4 층간 절연막(ILD4), 제3 층간 절연막(ILD3), 및 제2 층간 절연막(ILD2)을 관통하여, 최상부의 하부 배선(INL)에 접속할 수 있다. 관통 콘택(TVS)을 통해, 제1 및 제2 로우 디코더 영역들(RD1, RD2)이 상부 배선(UIL)과 전기적으로 연결될 수 있다. 다시 말하면, 관통 콘택(TVS)을 통해, 셀 어레이 구조체(CS)의 전극(EL)이 주변 회로 구조체(PS)의 로우 디코더에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 도시되진 않았지만, 제1 및 제2 로우 디코더 영역들(RD1, RD2)은 패스 트랜지스터들을 포함할 수 있다. 셀 어레이 구조체(CS)의 워드 라인들이 패스 트랜지스터들을 통해 로우 디코더에 연결될 수 있다.
도 3b 및 도 3c를 참조하면, 분리 영역(SER)에 적어도 하나의 관통 콘택(TVS)이 제공될 수 있다. 관통 콘택(TVS)은, 몰드 구조체(MO)를 관통하여, 최상부의 하부 배선(INL)에 접속할 수 있다. 관통 콘택(TVS)을 통해, 제어 회로 영역(CC)이 비트 라인(BL)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 몰드 구조체(MO)는 제1 및 제2 전극 구조체들(ST1, ST2) 사이에서, 이들을 물리적으로 지지할 수 있다. 따라서, 제1 및 제2 전극 구조체들(ST1, ST2) 내에 전극들(EL)을 형성하는 동안, 제1 및 제2 전극 구조체들(ST1, ST2)이 쓰러지는 공정 결함을 방지할 수 있다.
몰드 구조체(MO)를 통해 제1 및 제2 전극 구조체들(ST1, ST2)을 서로 전기적으로 분리할 수 있다. 제1 전극 구조체(ST1)의 일 측에 제1 로우 디코더 영역(RD1)을 배치하고, 제2 전극 구조체(ST2)의 일 측에 제2 로우 디코더 영역(RD2)을 배치함으로써, 제1 및 제2 전극 구조체들(ST1, ST2)이 서로 독립된 메모리 블록으로 동작할 수 있다. 결과적으로, 본 발명에 따른 반도체 메모리 소자는, 메모리 블록들의 개수가 늘어나게 되어 이들 중 일부를 리페어 블록으로 활용할 수 있다.
본 발명의 실시예들에 따르면, 분리 영역(SER)의 몰드 구조체(MO)를 통해, 셀 어레이 구조체(CS)는 제1 및 제2 전극 구조체들(ST1, ST2)로 서로 분리될 수 있다. 한편 몰드 구조체(MO)는 셀 어레이 구조체(CS) 내에만 제공되므로, 분리 영역(SER) 아래의 주변 회로 구조체(PS)는 분리 영역(SER)의 영향을 받지 않고 하나의 회로 구조체를 유지할 수 있다. 결과적으로, 제어 회로 영역(CC)이 차지할 수 있는 면적을 넓힐 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2) 아래에서, 제어 회로 영역(CC)은 글로벌한 내부 연결을 구현할 수 있다. 다시 말하면, 도 3b를 참조하면, 제1 전극 구조체(ST1) 아래의 제1 주변 트랜지스터(PTRa)와 제2 전극 구조체(ST2) 아래의 제2 주변 트랜지스터(PTRb)가, 몰드 구조체(MO) 아래를 가로지르는 하부 배선(INL)을 통해 서로 전기적으로 연결될 수 있다. 이로써 본 발명에 따르면, 주변 회로의 설계 효율성이 향상될 수 있다.
도 4a 내지 도 8e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 4a, 5a, 6a, 7a 및 8a는 도 2의 I-I'선을 따라 자른 단면도들이고, 도 4b, 5b, 6b, 7b 및 8b는 도 2의 II-II'선을 따라 자른 단면도들이며, 도 7c 및 8c는 도 2의 III-III'선을 따라 자른 단면도들이고, 도 7d 및 8d는 도 2의 IV-IV'선을 따라 자른 단면도들이며, 도 8e는 도 2의 V-V'선을 따라 자른 단면도이다.
도 2, 도 4a 및 도 4b를 참조하면, 제1 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 주변 트랜지스터들(PTR) 상에 하부 배선들(INL)을 형성하는 것을 포함할 수 있다.
예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 제1 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(DIL)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
주변 트랜지스터들(PTR) 및 하부 배선들(INL)을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1) 상에 제1 및 제2 하부 반도체 막들(LSL1, LSL2)이 형성될 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2)을 형성하는 것은, 제1 층간 절연막(ILD1) 상에 하부 반도체 막을 형성하는 것, 및 상기 하부 반도체 막을 사각의 플레이트 형태로 패터닝하는 것을 포함할 수 있다.
제1 및 제2 하부 반도체 막들(LSL1, LSL2)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 사이의 공간을 채우는 절연막이 형성될 수 있다.
제1 및 제2 하부 반도체 막들(LSL1, LSL2) 상에 순차적으로 적층된 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 형성될 수 있다. 예를 들어, 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제4 절연막(IL4) 상에 상부 반도체 막(USL)이 형성될 수 있다. 상부 반도체 막(USL)은 패터닝되어, 제1 및 제2 하부 반도체 막들(LSL1, LSL2)과 중첩되도록 형성될 수 있다. 상부 반도체 막들(USL) 사이의 공간을 채우는 절연막이 형성될 수 있다.
제1 및 제2 하부 반도체 막들(LSL1, LSL2), 하부 희생막(LHL) 및 상부 반도체 막(USL)은 제2 기판(SL)을 구성할 수 있다. 제2 기판(SL)과 동일한 레벨에 형성된 상기 절연막들은 제2 층간 절연막(ILD2)을 구성할 수 있다.
도 2, 도 5a 및 도 5b를 참조하면, 제2 기판(SL) 상에 몰드 구조체(MO)가 형성될 수 있다. 구체적으로, 제2 기판(SL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 번갈아 적층하여, 몰드 구조체(MO)가 형성될 수 있다. 몰드 구조체(MO)의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
연결 영역(CNR)의 몰드 구조체(MO)에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 몰드 구조체(MO)에 사이클 공정을 수행하여 연결 영역(CNR)에 계단식 구조(STS)가 형성될 수 있다. 계단식 구조(STS)를 형성하는 것은, 몰드 구조체(MO) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 몰드 구조체(MO) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3)을 형성하는 것은, 몰드 구조체(MO)를 덮는 두꺼운 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 이로써, 제3 층간 절연막(ILD3)은 계단식 구조(STS)를 덮을 수 있다.
셀 어레이 영역(CAR)에 몰드 구조체(MO)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 하부 반도체 막(LSL)을 노출할 수 있다. 채널 홀들(CH) 각각의 바닥면은, 하부 반도체 막(LSL)의 바닥면과 상면 사이에 위치할 수 있다. 구체적으로 채널 홀들(CH)을 형성하는 것은, 몰드 구조체(MO) 상에 채널 홀들(CH)이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)를 이방성 식각하는 것을 포함할 수 있다.
평면적 관점에서, 채널 홀들(CH)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 채널 홀들(CH)을 형성하기 위한 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
분리 영역(SER)에 몰드 구조체(MO)를 관통하는 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH)은, 채널 홀들(CH)과 동시에 형성될 수 있다. 다시 말하면, 채널 홀들(CH)과 더미 홀들(DH)은 앞서 설명한 이방성 공정을 통해 동시에 형성될 수 있다. 채널 홀들(CH)과 더미 홀들(DH)은, 몰드 구조체(MO) 내부에 잔류하는 기체(즉, 공정 부산물)를 외부로 배출시킬 수 있다.
채널 홀들(CH)을 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 수직 채널 구조체(VS)를 형성하는 것은, 채널 홀(CH)의 내벽 상에 수직 절연막, 수직 반도체막, 및 매립 절연막을 순차적으로 형성하는 것, 및 제2 절연막(IL2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 수직 절연막 및 상기 수직 반도체막은 콘포멀하게 형성될 수 있다.
구체적으로, 채널 홀(CH)의 내벽을 덮는 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 수직 절연 패턴(VP)의 내벽을 덮는 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 반도체 패턴(SP)의 파이프의 내부를 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)은 수직 채널 구조체(VS)를 구성할 수 있다. 각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 형성될 수 있다.
더미 홀들(DH)을 내에 더미 구조체들(DS)이 각각 형성될 수 있다. 더미 구조체들(DS)은 수직 채널 구조체들(VS)과 동시에 형성될 수 있다. 따라서, 각각의 더미 구조체들(DS)은 수직 채널 구조체(VS)와 동일한 물질들, 즉 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)을 포함할 수 있다.
도 9a, 9b 및 9c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 9a, 9b 및 9c를 통하여, 분리 영역(SER)에는 몰드 구조체(MO)의 희생막(HL)을 잔류시키고, 셀 어레이 영역(CAR)에는 희생막(HL)을 전극들(EL)으로 교체하는 방법을 간략히 설명한다.
도 2, 도 7a 내지 도 7d 및 도 9a를 참조하면, 몰드 구조체(MO) 및 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 몰드 구조체(MO)를 패터닝하여, 셀 어레이 영역(CAR)과 분리 영역(SER) 사이의 경계에 분리 절연 패턴들(ISP)이 형성될 수 있다. 분리 절연 패턴들(ISP)은 상기 경계를 따라 제1 방향(D1)으로 배열될 수 있다 (도 9a 참조).
구체적으로, 분리 절연 패턴들(ISP)을 형성하는 것은, 몰드 구조체(MO)를 관통하는 관통 홀들을 형성하는 것, 및 상기 관통 홀들에 절연 물질을 채우는 것을 포함할 수 있다. 상기 관통 홀들은, 상부 반도체 막(USL)이 노출될 때까지 몰드 구조체(MO)를 이방성 식각하여 형성될 수 있다.
도 2, 도 8a 내지 도 8e 및 도 9b를 참조하면, 몰드 구조체(MO)를 패터닝하여, 몰드 구조체(MO)를 관통하는 복수개의 커팅 트렌치들(CTR)이 형성될 수 있다. 커팅 트렌치들(CTR)은, 연결 영역(CNR) 및 셀 어레이 영역(CAR)에서 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 커팅 트렌치들(CTR)은 분리 영역(SER)에는 형성되지 않을 수 있다.
커팅 트렌치(CTR)는 제1 및 제2 하부 반도체 막들(LSL1, LSL1)을 노출할 수 있다. 커팅 트렌치(CTR)는 몰드 구조체(MO)의 희생막들(HL)을 노출할 수 있다 (도 8e 참조). 커팅 트렌치(CTR)는 하부 희생막(LHL)의 측벽을 노출할 수 있다.
도 9b를 참조하면, 각각의 커팅 트렌치들(CTR)의 일 단(EN)은, 분리 절연 패턴(ISP) 상에 형성될 수 있다. 분리 절연 패턴(ISP)의 일부가 커팅 트렌치(CTR)에 의해 식각될 수 있다. 그러나 분리 절연 패턴(ISP)이 커팅 트렌치(CTR)에 비해 더 큰 폭을 가짐으로써, 평면적 관점에서, 분리 절연 패턴(ISP)이 커팅 트렌치(CTR)의 일 단(EN)을 둘러쌀 수 있다. 결과적으로, 커팅 트렌치(CTR)의 일 단(EN)은, 분리 절연 패턴(ISP)에 의해 둘러싸여 몰드 구조체(MO)의 희생막(HL)을 노출하지 못할 수 있다.
도 2 및 도 8a 내지 도 8e를 다시 참조하면, 커팅 트렌치들(CTR)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSL)으로 교체될 수 있다. 구체적으로, 커팅 트렌치들(CTR)에 의해 노출된 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 채널 구조체들(VS) 각각의 수직 절연 패턴(VP)의 하부가 노출될 수 있다.
하부 희생막(LHL)을 제거하는 것은, 습식 식각 공정을 이용하여 등방성으로 진행될 수 있다. 따라서, 커팅 트렌치(CTR)와 인접한 하부 희생막(LHL)은 제거되지만, 커팅 트렌치(CTR)로부터 이격된 하부 희생막(LHL)은 제거되지 않고 잔류할 수 있다. 예를 들어, 도 8b 및 도 8c에 나타난 바와 같이, 분리 영역(SER)의 중앙에 위치하는 하부 희생막(LHL)은 제거되지 않고 잔류할 수 있다.
하부 희생막(LHL)이 제거되어 노출된 수직 절연 패턴(VP)의 하부를 선택적으로 제거할 수 있다. 이로써, 수직 반도체 패턴(SP)의 하부가 노출될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다.
하부 희생막(LHL)이 제거된 공간에 소스 반도체 막(SSL)이 형성될 수 있다. 소스 반도체 막(SSL)은, 노출된 수직 반도체 패턴(SP)의 하부와 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 아래의 하부 반도체 막(LSL1, LSL2)과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 위의 상부 반도체 막(USL)과 직접 접촉할 수 있다.
소스 반도체 막(SSL)을 형성하는 것은, 커팅 트렌치(CTR)를 통해 하부 희생막(LHL)이 제거된 공간에만 선택적으로 반도체 물질(예를 들어, 폴리실리콘)을 증착하는 공정을 이용할 수 있다. 따라서, 커팅 트렌치(CTR) 내에는 반도체 물질이 채워지지 않고 빈공간으로 남아있을 수 있다.
도 2, 도 3a 내지 도 3e 및 도 9c를 참조하면, 커팅 트렌치들(CTR)에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체되어, 제1 및 제2 전극 구조체들(ST1, ST2)이 형성될 수 있다. 구체적으로, 커팅 트렌치들(CTR)을 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 희생막들(HL)이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다.
앞서 설명한 바와 같이, 분리 절연 패턴들(ISP)에 의해 분리 영역(SER)의 희생막들(HL)은 커팅 트렌치들(CTR)에 의해 노출되지 않을 수 있다. 이로써, 분리 영역(SER)의 희생막들(HL)은 전극들(EL)로 교체되지 않고 그대로 잔류할 수 있다. 즉, 분리 영역(SER)의 몰드 구조체(MO)는 그대로 잔류할 수 있다.
전극들(EL)의 형성 공정 동안, 셀 어레이 영역(CAR)의 희생막들(HL)이 제거되면서 적층 구조체가 구조적으로 불안정해질 수 있다. 이는, 적층 구조체의 내부에 공동들이 형성되기 때문이다. 본 발명의 실시예들에 따르면, 분리 영역(SER)의 몰드 구조체(MO)는 희생막들(HL)이 제거되지 않고 그대로 잔류하기 때문에, 적층 구조체의 지지대 역할을 수행할 수 있다. 따라서, 제1 및 제2 전극 구조체들(ST1, ST2)이 형성되는 동안, 이들이 쓰러지는 공정 불량을 방지할 수 있다.
커팅 트렌치들(CTR)에 절연 물질을 채워 분리 구조체들(SPS)이 형성될 수 있다. 분리 구조체들(SPS)은, 동일한 레벨에 배열된 전극들(EL)을 노드 분리할 수 있다.
제1 및 제2 로우 디코더 영역들(RD1, RD2) 상에 적어도 하나의 관통 콘택(TVS)이 형성될 수 있다. 분리 영역(SER)에 적어도 하나의 관통 콘택(TVS)이 형성될 수 있다. 관통 콘택들(TVS)은, 제4 층간 절연막(ILD4)으로부터 주변 회로 구조체(PS)까지 연장될 수 있다.
제4 층간 절연막(ILD4)을 관통하여 도전 패드들(PAD)에 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여 전극들(EL)에 각각 접속하는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 제4 층간 절연막(ILD4) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 셀 콘택 플러그들(PLG)과 전기적으로 연결되는 상부 배선들(UIL)이 형성될 수 있다.
한편, 도 10은 본 발명의 비교예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도이다. 도 10을 참조하여, 본 발명의 분리 절연 패턴들(ISP)이 생략될 경우 발생할 수 있는 문제점을 설명한다.
커팅 트렌치들(CTR)을 통해 이들과 인접하는 희생막(HL)이 등방성 식각에 의해 제거될 수 있다. 이때, 분리 절연 패턴(ISP)이 존재하지 않으므로 커팅 트렌치(CTR)의 일 단(EN) 역시 희생막(HL)을 노출시킬 수 있다. 이로써, 등방성 식각 공정에 의해 분리 영역(SER)의 희생막(HL)의 일부가 제거될 수 있다.
희생막(HL)이 제거된 영역에 전극들(EL)이 형성될 수 있다. 한편, 분리 영역(SER)에도 전극(EL)이 형성됨으로써, 분리 영역(SER)의 전극(EL)이 셀 어레이 영역(CAR)의 전극들(EL)을 서로 연결시킬 수 있다. 결과적으로, 전극들(EL)이 서로 노드 분리 되지 못하고, 서로 연결되는 공정 결함이 발생할 수 있다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 12a 및 12b는 각각 도 11의 I-I'선 및 II-II'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11, 도 12a 및 도 12b를 참조하면, 분리 절연 패턴들(ISP)은 분리 영역(SER)을 제2 방향(D2)으로 가로지를 수 있다. 분리 절연 패턴(ISP)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 분리 절연 패턴(ISP)은 셀 어레이 영역(CAR)과 분리 영역(SER) 사이의 경계에서 폭이 더 커지는 아령 형태를 가질 수 있다.
도 12b에 나타난 바와 같이, 분리 절연 패턴들(ISP)은 몰드 구조체(MO)를 관통할 수 있다. 적어도 하나의 관통 콘택(TVS)이 분리 절연 패턴(ISP)을 관통하여 주변 회로 구조체(PS)에 접속할 수 있다.
도 13 및 도 14는 각각 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13을 참조하면, 분리 영역(SER)에 더미 콘택들(DTVS)이 제공될 수 있다. 더미 콘택들(DTVS)은 몰드 구조체(MO)를 관통하여 상부 반도체 막(USL)에 접속될 수 있다. 그러나 더미 콘택들(DTVS)은, 비트 라인들(BL) 및 상부 배선들(UIL)과 전기적으로 연결되지 않으므로, 회로적으로 아무런 기능을 하지 않는 더미일 수 있다. 더미 콘택들(DTVS)을 형성하는 것은, 몰드 구조체(MO)를 관통하는 콘택 홀들을 형성하는 공정을 포함할 수 있다. 상기 콘택 홀들을 통해, 몰드 구조체(MO) 내부에 잔류하는 공정 부산물(가스)을 외부로 배출시킬 수 있다.
도 14를 참조하면, 분리 영역(SER)에 제3 하부 반도체 막(LSL3)이 제공될 수 있다. 제3 하부 반도체 막(LSL3)은 제1 및 제2 하부 반도체 막들(LSL1, LSL1) 사이에 배치될 수 있다. 관통 콘택(TVS)이 제3 하부 반도체 막(LSL3)에 접속될 수 있다. 관통 콘택(TVS)은, 그 위의 접지 라인(GIL)과 전기적으로 연결될 수 있다. 이로써, 제3 하부 반도체 막(LSL3)에 접지 전압이 인가될 수 있다. 제3 하부 반도체 막(LSL3)에 접지 전압이 인가됨으로써, 제1 및 제2 하부 반도체 막들(LSL1, LSL1) 사이의 커플링 현상을 방지할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 각각의 제1 및 제2 전극 구조체들(ST1, ST2)은, 하부 구조체(STa) 및 하부 구조체(STa) 상의 상부 구조체(STb)를 포함할 수 있다.
하부 구조체(STa)는, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 제1 전극들(EL1)을 포함할 수 있다. 하부 구조체(STa)는, 적층된 제1 전극들(EL1)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 전극 구조체(ST1)의 제1 절연막들(IL1) 및 제1 전극들(EL1)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제1 전극 구조체(ST1)의 최상부에 제2 절연막(IL2)이 제공될 수 있다. 제2 절연막(IL2)은, 각각의 제1 절연막들(IL1)보다 두꺼울 수 있다.
상부 구조체(STb)는, 하부 구조체(STa) 상에 제3 방향(D3)으로 적층된 제2 전극들(EL2)을 포함할 수 있다. 상부 구조체(STb)는, 적층된 제2 전극들(EL2)을 서로 이격시키는 제5 절연막들(IL5)을 더 포함할 수 있다. 상부 구조체(STb)의 제5 절연막들(IL5) 및 제2 전극들(EL2)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 상부 구조체(STb)의 최상부에 제6 절연막(IL6)이 제공될 수 있다. 제6 절연막(IL6)은, 각각의 제5 절연막들(IL5)보다 두꺼울 수 있다.
수직 채널 구조체들(VS) 각각은, 하부 구조체(STa)를 관통하는 제1 수직 연장부, 상부 구조체(STb)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 확장부(EXP)를 포함할 수 있다. 확장부(EXP)는, 제2 절연막(IL2) 내에 제공될 수 있다. 수직 채널 구조체(VS)의 직경은, 확장부(EXP)에서 급격히 증가할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 로우 디코더 영역, 제2 로우 디코더 영역 및 상기 제1 및 제2 로우 디코더 영역들 사이의 제어 회로 영역을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상의 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 서로 이격되고, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하며;
    상기 주변 회로 구조체 상의 몰드 구조체, 상기 몰드 구조체는 상기 제1 및 제2 전극 구조체들 사이에 개재되고, 상기 몰드 구조체는 적층된 희생막들을 포함하며;
    상기 제1 및 제2 전극 구조체들을 관통하는 수직 채널 구조체들;
    상기 제1 전극 구조체와 상기 몰드 구조체 사이에 제공되며, 상기 몰드 구조체를 관통하는 분리 절연 패턴; 및
    상기 제1 방향을 따라 상기 제1 전극 구조체를 가로지르며 상기 분리 절연 패턴까지 연장되는 분리 구조체를 포함하되,
    상기 분리 절연 패턴의 제2 방향으로의 최대 폭은, 상기 분리 구조체의 상기 제2 방향으로의 최대 폭보다 큰 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 몰드 구조체를 관통하는 더미 구조체를 더 포함하되,
    상기 더미 구조체는 상기 수직 채널 구조체와 동일한 물질들을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 몰드 구조체를 관통하는 더미 콘택을 더 포함하되,
    상기 더미 콘택은 상기 주변 회로 구조체까지 연장되지 않는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 몰드 구조체를 관통하여, 상기 주변 회로 구조체까지 연장되는 관통 콘택을 더 포함하되,
    상기 제어 회로 영역은, 주변 트랜지스터들 및 상기 주변 트랜지스터들 상의 하부 배선들을 포함하고,
    상기 관통 콘택은, 상기 하부 배선들 중 최상부의 하부 배선에 접속하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 주변 회로 구조체와 상기 제1 전극 구조체 사이의 제1 하부 반도체 막; 및
    상기 주변 회로 구조체와 상기 제2 전극 구조체 사이의 제2 하부 반도체 막을 더 포함하되,
    상기 제1 및 제2 하부 반도체 막들은 상기 제1 방향으로 서로 이격되는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 주변 회로 구조체와 상기 몰드 구조체 사이의 제3 하부 반도체 막;
    상기 몰드 구조체를 관통하여, 상기 제3 하부 반도체 막에 접속하는 관통 콘택; 및
    상기 관통 콘택 상에 제공되어 이와 전기적으로 연결되는 접지 라인을 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 몰드 구조체의 상기 희생막은, 상기 제1 전극 구조체의 상기 전극과 상기 제2 전극 구조체의 상기 전극을 서로 물리적으로 연결하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제1 로우 디코더 영역은 상기 제1 전극 구조체의 일 측에 인접하고,
    상기 제2 로우 디코더 영역은 상기 제2 전극 구조체의 일 측에 인접하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제어 회로 영역은:
    상기 제1 전극 구조체 아래에 제공된 제1 주변 트랜지스터;
    상기 제2 전극 구조체 아래에 제공된 제2 주변 트랜지스터; 및
    상기 몰드 구조체 아래를 가로지르는 하부 배선을 포함하고,
    상기 하부 배선을 통해 상기 제1 주변 트랜지스터와 상기 제2 주변 트랜지스터가 서로 전기적으로 연결되는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 분리 절연 패턴의 바닥면의 레벨은, 상기 분리 구조체의 바닥면의 레벨과 다른 반도체 메모리 소자.
KR1020200059307A 2020-05-18 2020-05-18 3차원 반도체 메모리 소자 KR20210142457A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200059307A KR20210142457A (ko) 2020-05-18 2020-05-18 3차원 반도체 메모리 소자
US17/095,821 US11521981B2 (en) 2020-05-18 2020-11-12 Three-dimensional (3D) semiconductor memory device
CN202110312659.0A CN113690242A (zh) 2020-05-18 2021-03-24 三维（3d）半导体存储器件
US17/983,024 US11778834B2 (en) 2020-05-18 2022-11-08 Three-dimensional (3D) semiconductor memory device
US18/356,064 US20230371260A1 (en) 2020-05-18 2023-07-20 Three-dimensional (3d) semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200059307A KR20210142457A (ko) 2020-05-18 2020-05-18 3차원 반도체 메모리 소자

Publications (1)

Publication Number Publication Date
KR20210142457A true KR20210142457A (ko) 2021-11-25

Family

ID=78512852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200059307A KR20210142457A (ko) 2020-05-18 2020-05-18 3차원 반도체 메모리 소자

Country Status (3)

Country Link
US (3) US11521981B2 (ko)
KR (1) KR20210142457A (ko)
CN (1) CN113690242A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220102229A (ko) * 2021-01-13 2022-07-20 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102059196B1 (ko) 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
KR102161603B1 (ko) 2014-03-11 2020-10-05 에스케이하이닉스 주식회사 전자 장치
KR102259943B1 (ko) 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
KR102442933B1 (ko) 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자

Also Published As

Publication number Publication date
US20210358935A1 (en) 2021-11-18
US11521981B2 (en) 2022-12-06
US20230371260A1 (en) 2023-11-16
US20230076039A1 (en) 2023-03-09
US11778834B2 (en) 2023-10-03
CN113690242A (zh) 2021-11-23

Similar Documents

Publication Publication Date Title
KR102333021B1 (ko) 반도체 장치
US11917819B2 (en) Three-dimensional semiconductor memory device
KR20190057803A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
CN112310089A (zh) 三维半导体存储器件
CN112133701A (zh) 三维半导体存储器件
US20230005948A1 (en) Three-dimensional semiconductor memory device
US11778834B2 (en) Three-dimensional (3D) semiconductor memory device
US11716854B2 (en) Three-dimensional semiconductor memory device
KR20170130009A (ko) 3차원 반도체 장치
KR20220079599A (ko) 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법
US20200111803A1 (en) Three-dimensional semiconductor memory devices
KR20200137077A (ko) 3차원 반도체 메모리 소자
US11621276B2 (en) Three-dimensional semiconductor memory devices
US20240015970A1 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR20210016214A (ko) 반도체 장치
US11711920B2 (en) Three-dimensional semiconductor memory devices
KR20210108548A (ko) 3차원 반도체 메모리 장치
KR20220013252A (ko) 반도체 메모리 장치
US11626417B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR102666113B1 (ko) 3차원 반도체 메모리 소자
KR20220018134A (ko) 3차원 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal