KR20190057803A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체층; 상기 제 1 영역에서 상기 반도체층의 상면에 대해 수직한 제 1 방향으로 연장되는 복수 개의 제 1 수직 구조체들; 및 상기 제 2 영역에서 상기 제 1 방향으로 연장되는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 수직 구조체들 각각은 상기 제 1 방향으로 연장되는 수직 반도체 패턴 및 상기 수직 반도체 패턴을 둘러싸는 제 1 데이터 저장 패턴을 포함하고, 상기 제 2 수직 구조체들 각각은 상기 제 1 방향으로 연장되며 상기 반도체층과 접촉하는 절연체 기둥 및 상기 절연체 기둥을 둘러싸는 제 2 데이터 저장 패턴을 포함할 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 생산성을 보다 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 영역 및 제 2 영역을 포함하는 반도체층; 상기 제 1 영역에서 상기 반도체층의 상면에 대해 수직한 제 1 방향으로 연장되는 복수 개의 제 1 수직 구조체들; 및 상기 제 2 영역에서 상기 제 1 방향으로 연장되는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 수직 구조체들 각각은 상기 제 1 방향으로 연장되어 상기 반도체층과 접촉하는 수직 반도체 패턴 및 상기 수직 반도체 패턴을 둘러싸는 제 1 데이터 저장 패턴을 포함하고, 상기 제 2 수직 구조체들 각각은 상기 제 1 방향으로 연장되며 상기 반도체층과 접촉하는 절연체 기둥 및 상기 절연체 기둥을 둘러싸는 제 2 데이터 저장 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 영역 및 제 2 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 제 1 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및 상기 제 2 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되, 상기 제 1 수직 구조체들 각각은 상기 전극 구조체를 관통하는 수직 반도체 패턴 및 상기 수직 반도체 패턴과 상기 전극 구조체 사이에 배치된 제 1 데이터 저장 패턴을 포함하고, 상기 제 2 수직 구조체들 각각은 상기 전극 구조체를 관통하는 절연체 기둥 및 상기 절연체 기둥과 상기 전극 구조체 사이에 배치된 제 2 데이터 저장 패턴을 포함하되, 상기 절연체 기둥의 바닥면은 상기 제 2 데이터 저장 패턴의 바닥면보다 아래에 위치할 수 있다.
본 발명의 실시예들에 따르면, 연결 영역에 제공되는 제 2 수직 구조체들의 상부 부분들은, 셀 어레이 영역에서 제공되며 반도체 물질을 포함하는 제 1 수직 구조체들과 달리, 절연 물질로 이루어질 수 있다. 이에 따라, 전극과 접속되는 셀 콘택 플러그가 제 2 수직 구조체들과 인접하게 배치되거나 접촉하더라도, 3차원 반도체 메모리 장치의 동작시 제 2 수직 구조체들을 통해 전류 통로가 발생하는 것을 방지할 수 있다.
또한, 각 셀 콘택 플러그로부터 이에 인접하는 제 2 수직 구조체들 간의 거리가 점차 감소하더라도, 제 2 수직 구조체들의 위치에 상관 없이 셀 콘택 플러그들의 공정 마진을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다.
도 4은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 IV-IV'선을 따라 자른 단면을 나타낸다.
도 5a 및 도 5b는 도 3의 A 부분과 B 부분을 각각 확대한 도면이다.
도 5c는 도 3의 C 부분을 확대한 도면이며, 도 5d 및 도 5e는 도 2의 D 부분을 확대한 도면이다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 6의 V-V'선을 따라 자른 단면을 나타낸다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다.
도 9a 및 도 9b는 도 8의 A 부분과 B 부분을 확대한 도면이다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면을 나타낸다.
도 12 내지 도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 17 내지 도 21, 도 23, 및 도 25 내지 28은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다.
도 22a 및 도 22b는 도 21의 P1 부분 및 P2 부분을 각각 확대한 도면들이고, 도 24는 도 23의 P2 부분을 확대한 도면이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀 트랜지스터(DMC)를 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀 트랜지스터(DMC)는 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터들은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3은 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타내며, 도 4는 도 2의 IV-IV'선을 따라 자른 단면을 나타낸다. 도 5a 및 도 5b는 도 3의 A 부분과 B 부분을 확대한 도면이다. 도 5c는 도 3의 C 부분을 확대한 도면이다. 도 5d 및 도 5e는 도 2의 D 부분을 확대한 도면이다.
도 2, 도 3, 및 도 4를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
전극 구조체(ST)가 기판(10) 상에서 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 전극 구조체(ST)는 기판(10) 상에 복수 개 제공될 수 있으며, 제 2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 반복적으로 적층된 전극들(EL1, EL2) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EL1, EL2)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극(EL1, EL2)의 두께보다 작을 수 있다. 전극들(EL1, EL2)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 전극들(EL1, EL2)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 전극들(EL1, EL2)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다.
전극들(EL1, EL2) 각각은 연결 영역(CNR)에서 패드부(EL1p, EL2p)를 가질 수 있으며, 전극들(EL1, EL2)의 패드부들 패드부(EL1p, EL2p)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
보다 상세하게, 전극 구조체(ST)는 제 3 방향(D3)을 따라 번갈아 적층된 제 1 전극들(EL1) 및 제 2 전극들(EL2)을 포함할 수 있다. 여기서, 제 1 전극들(EL1)의 패드부들(EL1p)은 제 1 방향(D1)을 따라 제 1 계단 구조를 이룰 수 있으며, 제 2 전극들(EL2)의 패드부들(EL2p)이 제 1 방향(D1)을 따라 제 2 계단 구조를 이룰 수 있다. 여기서, 제 1 계단 구조와 제 2 계단 구조는 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 인접할 수 있다. 다시 말해, 제 1 전극들(EL1) 각각의 제 1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 제 1 전극(EL1)의 제 1 방향(D1) 길이보다 클 수 있다. 마찬가지로, 제 2 전극들(EL2) 각각의 제 1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 제 2 전극(EL2)의 제 1 방향(D1) 길이보다 클 수 있다.
나아가, 최상층의 제 1 전극들(EL1) 및 최상층의 제 2 전극들(EL2)은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 분리 절연 패턴(40)에 의해 서로 이격될 수 있다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 전극들(EL1, EL2)은 메모리 셀 트랜지스터들(도 1의 MCT)의 제어 게이트 전극들로 사용될 수 있다. 예를 들어, 전극들(EL1, EL2)은 도 1을 참조하여 설명된 접지 선택 라인(GSL), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
평탄 절연막(50)이 전극 구조체(ST)가 배치된 기판(10)을 덮을 수 있다. 평탄 절연막(50)은 실질적으로 평탄한 상면을 가질 수 있으며, 연결 영역(CNR)에서 전극 구조체(ST)의 계단식 구조를 덮을 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있으며, 복수 개의 제 2 수직 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(50) 및 전극 구조체(ST)를 관통할 수 있다.
제 1 수직 구조체들(VS1)은 평면적 관점에서, 제 1 방향(D1)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 제 1 수직 구조체들(VS1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 제 1 수직 구조체들(VS1)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 제 1 수직 구조체들(VS1)은 도 1을 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
제 2 수직 구조체들(VS2)은 전극 구조체(ST)의 계단 구조를 관통할 수 있으며, 제 2 수직 구조체들(VS2)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 제 2 수직 구조체들(VS2)이 관통하는 전극들(EL1, EL2)의 개수가 감소할 수 있다. 제 2 수직 구조체들(VS2)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 연결 영역(CNR)에서 전극들(EL1, EL2)의 패드부들(EL1p, EL2p)를 관통할 수 있다. 복수 개의 제 2 수직 구조체들(VS2)이 각 전극(EL1, EL2)의 패드부(EL1p, EL2p)를 관통할 수 있다. 일 예에서, 4개의 제 2 수직 구조체들(VS2)이 각 전극(EL1, EL2)의 패드부(EL1p, EL2p)를 관통하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 예로, 1개, 2개, 3개, 또는 5개의 제 2 수직 구조체들(VS2)이 각 전극(EL1, EL2)의 패드부(EL1p, EL2p)를 관통할 수도 있을 것이다. 이에 더하여, 제 2 수직 구조체들(VS2) 중 일부는, 평면적 관점에서, 전극들(EL1, EL2)의 패드부들(EL1p, EL2p)의 경계에 위치할 수 있다.
보다 상세하게, 제 1 수직 구조체들(VS1)은 제 1 폭을 가질 수 있으며, 제 2 수직 구조체들(VS2)은 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 제 1 및 제 2 수직 구조체들(VS1, VS2)의 바닥면들은 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 제 1 및 제 2 수직 구조체들(VS1, VS2)은 제 3 방향(D3)으로 실질적으로 동일한 길이를 가질 수 있다.
실시예들에서, 제 1 수직 구조체들(VS1) 각각은 제 1 하부 반도체 패턴(LSP1), 제 1 상부 반도체 패턴(USP1), 및 제 1 데이터 저장 패턴(VP1)을 포함할 수 있다. 제 2 수직 구조체들(VS2) 각각은 제 2 하부 반도체 패턴(LSP2), 제 2 데이터 저장 패턴(VP2), 및 절연체 기둥(IP)을 포함할 수 있다.
보다 상세하게, 도 5a를 참조하면, 제 1 하부 반도체 패턴(LSP1)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 제 1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제 1 하부 반도체 패턴(LSP1)은 불순물이 언도프트된 패턴이거나, 기판(10)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
제 1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제 1 높이(T1)를 가질 수 있으며, 제 1 하부 폭(WA)을 가질 수 있다. 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(T1)는 최하층 전극(EL1)의 두께보다 클 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL1)의 상면보다 위에 위치할 수 있으며, 최하층 전극(EL1) 상에 배치된 최하층 절연막(ILD)의 상면보다 아래에 위치할 수 있다. 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL1)과 제 1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제 1 매립 절연 패턴(VI)으로 채워질 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 데이터 저장 패턴(VP1)에 의해 둘러싸일 수 있으며, 제 1 상부 반도체 패턴(USP1)의 두께(d2)는 연결 영역(CNR)에 제공되는 절연체 기둥(IP)의 폭의 약 1/2보다 작을 수 있다. 제 1 상부 반도체 패턴(USP1)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 상부 반도체 패턴(USP1)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
보다 상세하게, 제 1 상부 반도체 패턴(USP1)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 반도체 패턴(SP1)은 제 1 데이터 저장 패턴(VP1)의 내측벽과 직접 접촉할 수 있다. 그리고, 제 1 반도체 패턴(SP1)은 제 1 하부 반도체 패턴(LSP1)과 접촉하지 않고 이격될 수 있다.
제 2 반도체 패턴(SP2)은 제 1 하부 반도체 패턴(LSP1)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 2 반도체 패턴(SP2)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 2 반도체 패턴(SP2)은 제 1 반도체 패턴(SP1)의 내벽과 제 1 하부 반도체 패턴(LSP1)의 상면과 접촉될 수 있다. 즉, 제 2 반도체 패턴(SP2)은 제 1 반도체 패턴(SP1)과 제 1 하부 반도체 패턴(LSP1)을 전기적으로 연결할 수 있다.
제 1 데이터 저장 패턴(VP1)이 전극 구조체(ST)와 제 1 상부 반도체 패턴(USP1) 사이에 배치될 수 있다. 제 1 데이터 저장 패턴(VP1)은 제 3 방향(D3)으로 연장되며 제 1 상부 반도체 패턴(USP1)의 측벽을 둘러쌀 수 있다. 즉, 제 1 데이터 저장 패턴(VP1)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
제 1 데이터 저장 패턴(VP1)은 제 1 상부 반도체 패턴(USP1)의 측벽 상에서 제 1 두께(d1)를 가질 수 있다. 제 1 데이터 저장 패턴(VP1)은 제 1 하부 반도체 패턴(LSP1)의 상면 일부와 접촉할 수 있다. 제 1 데이터 저장 패턴(VP1)의 바닥면은 제 1 상부 반도체 패턴(USP1)의 바닥면보다 위에 위치할 수 있다.
제 1 데이터 저장 패턴(VP1)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 제 1 데이터 저장 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 제 1 데이터 저장 패턴(VP1)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 5b를 참조하면, 제 2 하부 반도체 패턴(LSP2)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 셀 어레이 영역(CAR)의 제 1 하부 반도체 패턴(LSP1)과 동일한 반도체 물질을 포함할 수 있다.
제 2 하부 반도체 패턴(LSP2)은 제 3 방향(D3)으로 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(T1)보다 작은 제 2 높이(T2)를 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL1)의 상면보다 위에 위치할 수 있다. 일부 실시예들에서, 제 2 하부 반도체 패턴(LSP2)의 제 2 높이(T2)는 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(T1)와 실질적으로 동일할 수도 있다. 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)의 제 1 하부 폭(WA)보다 큰 제 2 하부 폭(WB)을 가질 수 있다.
절연체 기둥(IP)은 평탄 절연막(50) 및 전극 구조체(ST)의 일부분을 관통하여 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있다. 절연체 기둥(IP)은 제 2 하부 반도체 패턴(LSP2)의 폭 보다 작은 폭(d4)를 가질 수 있다. 절연체 기둥(IP)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 절연체 기둥(IP)의 바닥면은 제 2 데이터 저장 패턴(VP2)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 수직 반도체 패턴(USP)의 내부에 채워진 매립 절연 패턴(VI)의 바닥면보다 낮은 레벨에 위치할 수 있다. 나아가, 절연체 기둥(IP)의 바닥면은 수직 반도체 패턴(USP)의 바닥면보다 낮은 레벨에 위치할 수도 있다.
절연체 기둥(IP)은 절연 물질로 이루어질 수 있으며, 예를 들어, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합에서 선택될 수 있다.
제 2 데이터 저장 패턴(VP2)은 절연체 기둥(IP)의 측벽을 둘러쌀 수 있다. 제 2 데이터 저장 패턴(VP2)은, 제 1 데이터 저장 패턴(VP1)처럼, 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 2 데이터 저장 패턴(VP2)은 제 2 하부 반도체 패턴(LSP2)의 상면 일부와 접촉할 수 있다. 제 2 데이터 저장 패턴(VP2)은 제 1 데이터 저장 패턴(VP1)과 동일한 박막 구조를 가질 수 있다. 본 발명의 실시예들에서, 제 2 데이터 저장 패턴(VP2)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
제 2 데이터 저장 패턴(VP2)은 절연체 기둥(IP)의 측벽 상에서 제 2 두께(d3)를 가질 수 있으며, 제 1 데이터 저장 패턴(VP1)의 제 1 두께(d1)와 실질적으로 동일하거나 작을 수 있다.
도 5a 및 도 5b를 참조하면, 수평 절연 패턴(HP)이 전극들(EL1, EL2)과 제 1 및 제 2 수직 구조체들(VS1, VS2) 사이에서 전극들(EL1, EL2)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
다시, 도 2, 도 3, 및 도 4를 참조하면, 제 1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 비트 라인 패드(BLPAD)가 위치할 수 있다. 비트 라인 패드(BLPAD)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
보다 상세하게, 도 5c를 참조하면, 비트 라인 패드(BLPAD)의 바닥면은 최상층 전극(EL2)의 상면보다 높은 레벨에 위치할 수 있으며, 제 1 데이터 저장 패턴(VP1)의 상면보다 아래에 위치할 수 있다. 일 예에서, 비트 라인 패드(BLPAD)는 제 1 데이터 저장 패턴(VP1)에 의해 둘러싸일 수 있다. 다른 예로, 비트 라인 패드(BLPAD)는 제 1 상부 반도체 패턴(USP1)의 상면 및 제 1 데이터 저장 패턴(VP1)의 상면 상에 위치할 수도 있다. 일 예로, 비트 라인 패드(BLPAD)의 상면은 제 2 수직 구조체들(VS2)의 절연체 기둥들(IP)의 상면들과 실질적으로 공면을 이룰 수 있다.
도 5d를 참조하면, 제 1 층간 절연막(60)이 제 2 수직 구조체들(VS2)의 절연체 기둥들(IP)의 상면들을 덮을 수 있다.
다른 예로, 도 5e에 도시된 바와 같이, 제 2 수직 구조체들(VS2)의 상단에 더미 비트 라인 패드(DPAD)가 위치하는 경우, 비트 라인 패드(BLPAD)의 상면은 더미 비트 라인 패드(DPAD)의 상면과 실질적으로 공면을 이룰 수 있다. 여기서, 더미 비트 라인 패드(DPAD)는 비트 라인 패드(BLPAD)와 동일한 물질로 이루어질 수 있다.
계속해서, 도 2, 도 3, 및 도 4를 참조하면, 공통 소오스 영역들(CSR)이 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장되며, 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
제 1 층간 절연막(60)이 평탄 절연막(50) 상에 배치될 수 있으며, 제 1 수직 구조체들(VS1)의 상면들 및 제 2 수직 구조체들(VS2)의 상면들을 덮을 수 있다. 보다 구체적으로, 제 1 층간 절연막(60)은 비트 라인 패드들(BLPAD)의 상면들을 덮을 수 있으며, 절연체 기둥들(IP)의 상면들을 덮을 수 있다. 제 2 층간 절연막(70)이 제 1 층간 절연막(60) 상에 배치될 수 있으며, 공통 소오스 플러그들(CSP)의 상면들을 덮을 수 있다.
셀 콘택 플러그들(CPLG)은 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 절연막(50)을 관통하여 전극들(EL1, EL2)의 패드부들(EL1p, EL2p)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
셀 콘택 플러그들(CPLG) 각각은, 평면적 관점에서, 제 2 수직 구조체들(VS2)에 의해 둘러싸일 수 있다. 다시 말해, 각 셀 콘택 플러그(CPLG)는 서로 인접하는 제 2 수직 구조체들(VS2) 사이에 위치할 수 있다.
서브 비트 라인들(SBL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 비트 라인 콘택 플러그들(BPLG)을 통해 서로 인접하는 제 1 수직 구조체들(VS1)에 전기적으로 연결될 수 있다. 연결 배선들(CL)이 연결 영역(CNR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 셀 콘택 플러그들(CPLG)에 접속될 수 있다. 제 3 층간 절연막(80)이 제 2 층간 절연막(70) 상에 배치되며, 서브 비트 라인들(SBL) 및 연결 배선들(CL)을 덮을 수 있다.
비트 라인들(BL)이 제 3 층간 절연막(80) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 콘택 플러그(CP)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
실시예들에 따르면, 제 2 수직 구조체(VS2)의 상부 부분은 반도체 물질 없이 절연 물질로 이루어지므로, 셀 콘택 플러그들(CPLG)이 제 2 수직 구조체들(VS2)과 인접하게 배치되거나 접촉하더라도, 3차원 반도체 메모리 장치의 동작시 제 2 수직 구조체들(VS2)을 통해 전류 통로가 발생하는 것을 방지할 수 있다. 또한, 각 셀 콘택 플러그(CPLG)로부터 이에 인접하는 제 2 수직 구조체들(VS2) 간의 거리가 점차 감소하더라도, 제 2 수직 구조체들(VS2)의 위치에 상관 없이 셀 콘택 플러그들(CPLG)의 공정 마진을 확보할 수 있다.
이하, 도 6 내지 도 16을 참조하여 본 발명의 다양한 실시예들에 대해 설명하며, 설명의 간략함을 위해, 도 2, 도 3, 도 4, 및 도 5a 내지 도 5e를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 6의 V-V'선을 따라 자른 단면을 나타낸다.
도 6 및 도 7을 참조하면, 각 전극(EL1, EL2)의 패드부(EL1p, EL2p)를 관통하는 제 2 수직 구조체들(VS2)은 각 셀 콘택 플러그(CPLG)로부터 서로 다른 거리에 위치할 수 있다. 다시 말해, 셀 콘택 플러그들(CPLG)은 각 전극(EL1, EL2)의 패드부(EL1p, EL2p)의 중심과 어긋나게 배치될 수도 있다.
일 예에서, 셀 콘택 플러그들(CPLG)은 제 2 수직 구조체들(VS2)의 일부와 접촉할 수도 있다. 이와 같이, 셀 콘택 플러그(CPLG)가 제 2 수직 구조체와(VS2) 접촉하더라도, 제 2 수직 구조체들(VS2)의 상부 부분은 절연 물질로 이루어지므로, 3차원 반도체 메모리 장치의 동작 특성을 확보할 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다. 도 9a 및 도 9b는 도 8의 A 부분과 B 부분을 확대한 도면이다.
도 8에 도시된 실시예들에서, 제 1 및 제 2 수직 구조체들(VS1, VS2)은 앞서 3 및 도 4를 참조하여 설명한 제 1 및 제 2 수직 구조체들(VS1, VS2)에서 제 1 및 제 2 하부 반도체 패턴들이 생략될 수 있다.
상세하게, 도 2, 도 8, 및 도 9a를 참조하면, 셀 어레이 영역(CAR)에 배치되는 제 1 수직 구조체들(VS1) 각각은 수직 반도체 패턴(USP) 및 수직 반도체 패턴(USP)을 둘러싸는 제 1 데이터 저장 패턴(VP1)을 포함할 수 있다. 여기서, 수직 반도체 패턴들(USP) 및 제 1 데이터 저장 패턴들(VP1)은 기판(10)과 직접 접촉할 수 있다. 제 1 수직 구조체들(VS1)의 수직 반도체 패턴들(USP) 각각은, 앞서 설명한 제 1 상부 반도체 패턴(USP1)처럼, 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 여기서, 제 2 반도체 패턴(SP2)은 기판(10)과 직접 접촉할 수 있으며, 제 2 반도체 패턴(SP2)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다.
도 2, 도 8, 및 도 9b를 참조하면, 제 2 수직 구조체들(VS2) 각각은 제 2 데이터 저장 패턴(VP2) 및 절연체 기둥(IP)을 포함할 수 있다. 데이터 저장 패턴(VP2) 및 절연체 기둥(IP)은 연결 영역(CNR)에서 평탄 절연막(50) 및 전극 구조체(ST)를 관통하여 기판(10)과 직접 접촉할 수 있다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면을 나타낸다.
도 10에 도시된 실시예에 따르면, 채널 구조체들(CHS)이 셀 어레이 영역(CAR)의 기판(10) 상에 제공될 수 있다. 채널 구조체들(CHS) 각각은 전극 구조체(ST)을 관통하는 제 1 및 제 2 수직 채널들(VCH1, VCH2) 및 전극 구조체(ST) 아래에서 제 1 및 제 2 수직 채널들(VCH1, VCH2)을 연결하는 수평 채널(HCH)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VCH1, VCH2)은 전극 구조체(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HCH)은 기판(10)에 형성된 리세스 영역 내에 제공될 수 있다. 수평 채널(HCH)은 기판(10)과 전극 구조체(ST) 사이에 제공되어 제 1 및 제 2 수직 채널들(VCH1, VCH2)을 연결할 수 있다. 일 예에서, 수평 채널(HCH)은 제 1 및 제 2 수직 채널들(VCH1, VCH2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VCH1, VCH2)과 수평 채널(HCH)은 일체형 파이프 형태를 가질 수 있다. 다시 말해, 제 1 및 제 2 수직 채널들(VCH1, VCH2)과 수평 채널(HCH)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 나아가, 앞에서 설명한 것처럼, 제 1 및 제 2 수직 채널들(VCH1, VCH2)과 전극들(EL1, EL2) 사이, 그리고, 수평 채널(HCH)과 기판(10) 사이에 제 1 데이터 저장 패턴(VP1)이 개재될 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VCH1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VCH2)은 공통 소오스 라인(CSL)에 연결될 수 있다.
도 11에 도시된 실시예에 따르면, 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(10)은 n형 불순물이 도핑된 n웰 영역(NW)과 p형 불순물이 도핑된 p웰 영역(PW)을 포함할 수 있다. n웰 영역(NW)과 p웰 영역(PW)에는 소자 분리막(12)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는, 고전압 및 저전압 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 상세하게, 주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(PCP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(PCP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(PCP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100), 전극 구조체들(ST), 및 제 1 및 제 2 수직 구조체들(VS1, VS2)을 포함할 수 있다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상면에 형성될 수 있다. 즉, 수평 반도체층(100)은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100)은 도 2, 도 3 및 도 4를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
나아가, 수평 반도체층(100)의 상면에 버퍼 절연막(11)이 형성될 수 있다. 버퍼 절연막(11) 상에 전극 구조체들(ST)이 배치될 수 있다. 전극 구조체들(ST)은, 도 2, 도 3 및 도 4를 참조하여 설명한 바와 같이, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 전극 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL1, EL2)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다.
전극 구조체들(ST)은 전극들(EL1, EL2)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 앞서 설명한 바와 같이, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL1, EL2)의 단부들을 덮는 평탄 절연막(50)이 수평 반도체층(100) 상에 배치될 수 있다.
제 1 수직 구조체들(VS1)은 전극 구조체들(ST) 각각을 관통하여 수평 반도체층(100)과 전기적으로 연결될 수 있다. 제 2 수직 구조체들(VS2)은 평탄 절연막(50), 전극 구조체들(ST)를 관통하여 수평 반도체층(100)과 접촉할 수 있다. 제 1 수직 구조체들(VS1) 각각은, 앞서 설명한 것처럼, 제 1 데이터 저장 패턴(VP1), 제 1 하부 반도체 패턴들(LSP1) 및 제 1 상부 반도체 패턴들(USP1)을 포함할 수 있다. 제 2 수직 구조체들(VS2) 각각은, 앞서 설명한 것처럼, 제 2 데이터 저장 패턴(VP2) 및 절연체 기둥(IP)을 포함할 수 있다.
계단식 구조를 갖는 전극 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 제공될 수 있다. 배선 구조체는 평탄 절연막(50)을 관통하여 전극들(EL1, EL2)의 끝단들에 접속되는 셀 콘택 플러그들(CPLG), 평탄 절연막(50) 상에서 셀 콘택 플러그들(CPLG)에 접속되는 연결 배선들(CL), 및 평탄 절연막(50) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속되는 연결 콘택 플러그(PLG)를 포함할 수 있다.
도 12 내지 도 16은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 12에 도시된 실시예들에 따르면, 셀 콘택 플러그들(CPLGa, CPLGb)이 전극들(EL1, EL2)의 패드부들(EL1p, EL2p)에 각각 접속될 수 있다. 셀 콘택 플러그들은 최하층 전극(EL1)에 접속되는 최외각 셀 콘택 플러그들(CPLGa)를 포함할 수 있으며, 최외각 셀 콘택 플러그들(CPLGa)는 다른 셀 콘택 플러그들(CPLGb)보다 큰 폭(La)을 가질 수 있다. 일 예로, 셀 콘택 플러그들(CPLGa)은 평면적 관점에서, 타원 형태를 가질 수 있다. 나아가, 최외각 셀 콘택 플러그들(CPLGa)의 폭(La)은 제 2 수직 구조체들(VS2) 간의 최소 이격거리(Lb)보다 클 수도 있다.
도 13에 도시된 실시예들에 따르면, 제 1 셀 콘택 플러그들(CPLGa)이 전극 구조체(ST)의 하부 영역에 적층된 전극들(EL1, EL2)에 각각 접속될 수 있으며, 제 2 셀 콘택 플러그들(CPLGb)이 전극 구조체(ST)의 상부 영역에 적층된 전극들(EL1, EL2)에 각각 접속될 수 있다. 여기서, 제 1 셀 콘택 플러그들(CPLGa)의 폭은 제 2 셀 콘택 플러그들(CPLGb)의 폭보다 작을 수 있다.
앞서 설명한 것처럼, 평면적 관점에서, 각 제 1 셀 콘택 플러그(CPLGa) 둘레에 제 2 수직 구조체들(VS2)이 배치될 수 있으며, 각 제 2 셀 콘택 플러그(CPLGb) 둘레에 제 2 수직 구조체들(VS2)이 배치될 수 있다.
도 14, 도 15, 및 도 16에 도시된 실시예들에 따르면, 수직적으로 적층된 전극들(EL)을 포함하는 전극 구조체들(ST)이 제 1 방향(D1)을 따라 라인 형태로 연장될 수 있다. 전극 구조체들(ST)은 제 2 방향(D2)으로 이격될 수 있다.
도 14에 도시된 실시예에 따르면, 제 2 수직 구조체들(VS2)은 연결 영역(CNR)에서 전극 구조체(ST)를 관통하되, 제 2 수직 구조체들(VS2)의 일부는 전극들(EL)의 패드부들(ELp)을 관통하며, 다른 일부는 패드부들(ELp)의 경계를 관통할 수 있다. 실시예들에서, 제 2 수직 구조체들(VS2)의 배치는 다양하게 변형될 수 있다.
도 15에 도시된 실시예에 따르면, 제 2 수직 구조체들(VS2) 각각은 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)으로 돌출된 부분들을 포함할 수 있다. 그리고, 제 2 수직 구조체들(VS2)은 각 셀 콘택 플러그(CPLG)를 둘러싸는 형태로 배열될 수 있다. 여기서, 제 1 방향(D1) 또는 제 2 방향(D2)으로 인접하는 제 2 수직 구조체들(VS2) 간의 최소 간격이 각 셀 콘택 플러그(CPLG)의 폭보다 작을 수 있다.
도 16에 도시된 실시예에 따르면, 제 2 수직 구조체들(VS2) 각각은 평면적 관점에서, 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향으로 장축을 갖는 타원 형태를 가질 수 있다. 이 실시예에서, 타원형의 제 2 수직 구조체들(VS2)은 각 셀 콘택 플러그(CPLG)를 둘러싸는 형태로 배열될 수 있다.
도 17 내지 도 21, 도 23, 및 도 25 내지 28은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면을 나타낸다. 도 22a 및 도 22b는 도 21의 P1 부분 및 P2 부분을 각각 확대한 도면들이고, 도 24는 도 23의 P2 부분을 확대한 도면이다.
도 2 및 도 17을 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)는 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다. 트리밍 공정을 수행한 후에, 몰드 구조체(110)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 여기서, 계단식 구조는 홀수층 희생막들의 단부들로 이루어지는 제 1 계단 구조와 짝수층 희생막들의 단부들로 이루어지는 제 2 계단 구조를 포함할 수 있다.
도 2 및 도 18을 참조하면, 몰드 구조체(110)를 형성한 후, 기판(10) 전면 상에 평탄 절연막(50)이 형성될 수 있다. 평탄 절연막(50)은 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다. 평탄 절연막(50)은 기판(10) 전면에 몰드 구조체(110)보다 두꺼운 매립 절연막을 형성한 후, 평탄화 공정, 예를 들어, 화학적 기계적 연마(CMP) 공정을 수행하여 형성될 수 있다.
평탄 절연막(50)을 형성한 후, 평탄 절연막(50) 상에 식각 정지막(51) 및 버퍼 절연막(53)이 차례로 형성될 수 있다. 여기서, 식각 정지막(51)은 평탄 절연막(50) 및 버퍼 절연막(53)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
도 2 및 도 19를 참조하면, 셀 어레이 영역(CAR)에서 몰드 구조체(110)를 관통하는 제 1 수직 홀들(VH1)과, 연결 영역(CNR)에서 버퍼 절연막(53), 식각 정지막(51), 평탄 절연막(50), 및 몰드 구조체(110)를 관통하는 제 2 수직 홀들(VH2)이 형성될 수 있다.
제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 것은, 버퍼 절연막(53) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 버퍼 절연막(53), 식각 정지막(51), 평탄 절연막(50), 및 몰드 구조체(110)를 이방성 식각함으로써 형성될 수 있다.
제 1 수직 홀들(VH1)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 2 수직 홀들(VH2)은 평면적 관점에서 일 방향을 따라 배열될 수 있으며, 연결 영역(CNR)에서 희생막들(SL)의 단부들을 관통할 수 있다. 제 2 수직 홀들(VH2)은 연결 영역(CNR)에 형성됨에 따라, 제 2 수직 홀들(VH2)이 셀 어레이 영역(CAR)으로부터 멀어질수록 제 2 수직 홀들(VH2)이 관통하는 희생막들(SL)의 개수가 감소할 수 있다.
나아가, 제 1 수직 홀들(VH1)은 제 1 상부 폭(W1)을 가질 수 있으며, 제 2 수직 홀들(VH2)은 제 1 상부 폭(W1)보다 큰 제 2 상부 폭(W2)을 가질 수 있다. 또한, 제 1 및 제 2 수직 홀들(VH1, VH2) 각각은 상부 폭보다 작은 하부 폭을 가질 수 있다.
제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 제 1 및 제 2 수직 홀들(VH1, VH2)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다.
도 2 및 도 20을 참조하면, 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH1, VH2)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 기둥(pillar) 형태로 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 동시에 형성되므로 동일한 반도체 물질로 이루어질 수 있다. 한편, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 위한 반도체 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 이루어질 수도 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다.
이에 더하여, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 기판(10)과 동일한 도전형을 가질 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다.
실시예들에 따르면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 동시에 형성되더라도, 제 2 하부 반도체 패턴들(LSP2)의 높이는 제 1 하부 반도체 패턴들(LSP1)의 높이보다 작을 수 있다. 제 1 하부 반도체 패턴들(LSP1)의 상면들은 최하층 희생막(SL)의 상면보다 높은 레벨에 위치할 수 있다. 제 2 하부 반도체 패턴들(LSP2)의 상면들은 최하층 희생막(SL)의 상면보다 높은 레벨에 위치할 수도 있으며, 낮은 레벨에 위치할 수도 있다. 나아가, 제 2 수직 홀들(VH2)이 셀 어레이 영역(CAR)으로부터 멀어질수록 제 2 하부 반도체 패턴(LSP2)의 높이가 점차 감소할 수도 있다.
도 2 및 도 21을 참조하면, 제 1 하부 반도체 패턴(LSP1)이 형성된 제 1 수직 홀들(VH1) 내에 제 1 데이터 저장 패턴(VP1) 및 제 1 상부 반도체 패턴(USP1)이 형성될 수 있다. 이와 동시에, 제 2 하부 반도체 패턴(LSP2)이 형성된 제 2 수직 홀들(VH2) 내에 제 2 데이터 저장 패턴(VP2) 및 제 2 상부 반도체 패턴(USP2)이 형성될 수 있다.
제 1 및 제 2 데이터 저장 패턴들(VP1, VP2) 각각은 마카로니(macaroni) 또는 파이프(pipe) 형태를 가질 수 있다. 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)과 각각 연결될 수 있다.
보다 상세하게, 도 22a 및 도 22b를 참조하면, 제 1 및 제 2 데이터 저장 패턴들(VP1, VP2) 및 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)을 형성하는 것은, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성된 제 1 및 제 2 수직 홀들(VH1, VH2)의 내벽들 상에 데이터 저장층 및 제 1 반도체층을 균일한 두께로 증착하는 것, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 일부가 노출되도록 데이터 저장층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것, 및 식각된 제 1 반도체층의 표면 및 노출된 제 1 및 2 하부 반도체 패턴들(LSP1, LSP2)의 표면 상에 제 2 반도체층을 균일한 두께로 증착하는 것 포함할 수 있다.
여기서, 데이터 저장층 및 제 1 반도체층을 이방성 식각하는 공정에 의해 제 1 및 제 2 데이터 저장 패턴들(VP1, VP2)과 제 1 반도체 패턴(SP1)이 형성될 수 있다. 그리고, 제 2 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이와 같이 형성된 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2) 각각은, 앞서 설명한 것처럼, 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)을 포함할 수 있다.
제 1 및 제 2 데이터 저장 패턴들(VP1, VP2)은 동시에 형성되므로, 동일한 박막 두께 및 동일한 물질로 이루어질 수 있다. 도 22a 및 도 22b를 참조하면, 제 1 및 제 2 데이터 저장 패턴들(VP1, VP2)은 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 데이터 저장막의 일부일 수 있다. 예를 들어, 제 1 및 제 2 데이터 저장 패턴들(VP1, VP2) 각각은 제 1 및 제 2 수직 홀들(VH1, VH2)의 내벽 상에 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
이에 더하여, 도 22a 및 도 22b를 참조하면, 제 1 및 제 2 상부 반도체 패턴들의 내벽에 버퍼 산화막(BPL)이 더 형성될 수도 있다. 버퍼 산화막(BPL)은 원자층 증착(ALD) 공정을 수행하여 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)의 표면을 균일한 두께로 덮을 수 있다.
도 2 및 도 23을 참조하면, 셀 어레이 영역(CAR)의 버퍼 절연막(53) 상에 제 1 데이터 저장 패턴(VP1) 및 제 1 상부 반도체 패턴(USP1)을 덮는 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 연결 영역(CNR)에서 제 2 상부 반도체 패턴(USP2)의 내벽을 노출시킬 수 있다.
이어서, 마스크 패턴(MP)을 식각 마스크로 이용하여 연결 영역(CNR)의 제 2 상부 반도체 패턴들(USP2)을 제거하는 식각 공정이 수행될 수 있다. 제 2 상부 반도체 패턴들(USP2)을 제거함에 따라, 제 2 수직 홀들(VH2)에서 제 2 데이터 저장 패턴(VP2)의 내벽 및 제 2 하부 반도체 패턴(LSP2)의 일부가 노출될 수 있다.
제 2 상부 반도체 패턴들(USP2)을 제거하는 식각 공정은, 반응성 이온 식각(RIE; reactive ion etch)과 같은 화학적 물리적 식각 방법, 에천트(etchant)를 이용한 습식 식각 방법, 화학적 열분해 식각 방법(예를 들어, GPE(gas-phase etching)) 및 상기 방법들을 조합한 방법이 이용될 수 있다. 일 예로, 제 2 상부 반도체 패턴들(USP2)에 대한 등방성 식각 또는 기상 식각(gas-phase etching) 공정이 수행될 수 있으며, 등방성 식각 공정시 탈이온수의 혼합액(SC1: standard clean 1) 또는 클로린(chlorine) 계열(예를 들어, Cl2)을 포함하는 기상 에천트(gas-phase etchant)가 사용될 수 있다
나아가, 도 24를 참조하면, 제 2 수직 홀들에서 제 2 데이터 저장 패턴(VP2)의 터널 절연막(TIL)의 내벽이 노출될 수 있다. 제 2 상부 반도체 패턴(USP2)을 제거하는 식각 공정시, 제 2 데이터 저장 패턴(VP2)의 터널 절연막(TIL)의 두께가 감소될 수도 있다.
한편, 제 2 상부 반도체 패턴들(USP2)을 제거하기 전에, 제 2 상부 반도체 패턴(USP2)의 표면에 버퍼 산화막(BPL)이 존재하는 경우, 버퍼 산화막(BPL)을 등방성 식각 하는 공정이 수행될 수 있다. 또한, 제 2 수직 홀들(VH2)에서 제 2 상부 반도체 패턴들(USP2)을 제거한 후, 마스크 패턴(MP)은 제거될 수 있다.
도 2 및 도 25를 참조하면, 제 2 데이터 저장 패턴들의 내벽들이 노출된 제 2 수직 홀들 내에 절연체 기둥들(IP)이 형성될 수 있다.
절연체 기둥들(IP)을 형성하는 것은, 제 2 데이터 저장 패턴들(VP2)에 의해 정의된 빈 공간 내에 갭필 절연막을 채운 후, 버퍼 절연막의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 여기서, 갭필 절연막은 에스오지(SOG) 기술 또는 단차 도포성이 우수한 증착 기술을 이용하여 형성될 수 있다
절연체 기둥들(IP)은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합을 포함할 수 있다. 또 다른 예로, 절연체 기둥들(IP)은 HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 이들의 조합으로 이루어질 수 있다.
절연체 기둥들(IP)을 형성하는 동안, 제 1 수직 홀들(VH1) 내에 제 1 상부 반도체 패턴들(USP1)에 의해 정의된 빈 공간(또는 갭 영역)이 절연 물질(또는 에어(air))로 채워질 수 있다. 이와 같이, 절연체 기둥들(IP)을 형성함에 따라, 연결 영역(CNR)에서 제 2 수직 구조체들(VS2)이 형성될 수 있다.
도 2 및 도 26을 참조하면, 제 1 상부 반도체 패턴들(USP1) 상에 비트 라인 패드들(BLPAD)이 각각 형성될 수 있다. 비트 라인 패드들(BLPAD)은 제 1 데이터 저장 패턴, 제 1 상부 반도체 패턴(USP1), 및 매립 절연막의 상부 부분들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질(예를 들어, 불순물이 도핑된 반도체 물질)을 채워 형성될 수 있다. 다른 예로, 비트 라인 패드들(BLPAD)은 제 1 상부 반도체 패턴(USP1)의 상단에 불순물을 도핑하여 형성될 수 있다.
제 1 상부 반도체 패턴(USP1) 상에 비트 라인 패드들(BLPAD)을 형성하는 동안, 연결 영역(CNR)에서 제 2 데이터 저장 패턴(VP2)의 상부 부분 및 절연체 기둥(IP)의 상부 부분이 리세스될 수도 있다. 이러한 경우, 도 5e에 도시된 바와 같이, 제 2 데이터 저장 패턴(VP2) 및 절연체 기둥(IP)의 상단에 더미 비트 라인 패드들(도 5e의 DPAD)이 형성될 수도 있다.
비트 라인 패드들(BLPAD)을 형성하는 동안 버퍼 절연막 및 식각 정지막이 제거되거나, 비트 라인 패드들(BLPAD)을 형성한 후에 버퍼 절연막 및 식각 정지막이 제거될 수 있다.
도 2, 도 27 및 도 28을 참조하면, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮는 제 1 층간 절연막(60)이 평탄 절연막(50) 상에 형성될 수 있다. 제 1 층간 절연막(60)을 형성한 후, 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정들을 수행함으로써 전극 구조체(ST)가 형성될 수 있다.
상세하게, 도 27를 참조하면, 제 1 층간 절연막(60)을 형성한 후에, 제 1 층간 절연막(60), 평탄 절연막(50), 및 몰드 구조체(110)를 패터닝하여, 기판(10)을 노출시키는 트렌치들이 형성될 수 있다. 트렌치들은 평면적 관점에서, 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 트렌치들은 제 1 및 제 2 수직 구조체들(VS1, VS2)과 이격되며, 희생막들(SL)의 측벽들을 노출시킬 수 있다. 트렌치들을 형성한 후, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(도 4의 CSR 참조)이 형성될 수 있다.
이어서, 트렌치들에 노출된 희생막들(SL)을 제거하여 게이트 영역(GR)을 형성할 수 있다. 게이트 영역들(GR)은 버퍼 절연막(11), 절연막들(ILD), 제 1 및 제 2 수직 구조체들(VS1, VS2), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 버퍼 절연막(11), 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
게이트 영역들(GR)은 트렌치로부터 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 제 1 및 제 2 수직 구조체(VS1, VS2)의 측벽 일부분들을 노출시킬 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연막들(ILD)과 제 1 및 제 2 데이터 저장 패턴들(VP1, VP2)의 측벽들에 의해 정의될 수 있다. 게이트 영역들(GR) 중 최하층 게이트 영역은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 측벽 일부를 노출시킬 수 있다.
도 2 및 도 28을 참조하면, 최하층 게이트 영역(GR)에 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
계속해서, 게이트 영역들(GR) 내에 수평 절연 패턴들(HP) 및 전극들(EL)이 형성될 수 있다. 상세하게, 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W)을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들(GR) 내에 수평 절연 패턴(HP) 및 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다.
이와 같이, 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 2, 도 3, 및 도 4를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
전극 구조체(ST)를 형성한 후, 도 3 및 도 4를 참조하여 설명된, 공통 소오스 영역(도 4의 CSR), 절연 스페이서(도 4의 SP), 및 공통 소오스 플러그(도 4의 CSP)가 형성될 수 있으며, 제 1 층간 절연막(60) 상에 제 2 층간 절연막(70)이 형성될 수 있다.
이어서, 연결 영역(CNR)에서 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 절연막(50)을 패터닝하여 셀 콘택 홀들(50H)이 형성될 수 있다. 셀 콘택 홀들(50H)은 제 2 층간 절연막(70) 상에 식각 마스크 패턴(미도시)을 형성한 후, 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 절연막(50)을 이방성 식각하여 형성될 수 있다. 셀 콘택 홀들(50H)은 복수 개의 제 2 수직 구조체들(VS2) 사이에 형성될 수 있다. 실시예들에서, 제 2 수직 구조체들(VS2)의 상부 부분들은 절연 물질로 이루어지므로, 셀 콘택 홀들(50H)을 형성하기 위한 공정 마진이 향상될 수 있다. 또한, 일부 실시예들에서, 셀 콘택 홀들(50H)을 형성시 식각 마스크 패턴이 오정렬되거나, 셀 콘택 홀들(50H)의 폭이 증가하여, 셀 콘택 홀들(50H)에 제 2 수직 구조체들(VS2) 일부가 노출될 수도 있다.
이후, 셀 콘택 홀들(50H) 내에 도전 물질을 매립함으로써, 전극들(EL) 각각에 접속되는 셀 콘택 플러그들(CPLG)이 형성될 수 있다. 이어서, 앞서 설명된 비트라인 콘택 플러그들, 서브 비트라인들, 비트 라인들, 및 연결 라인들이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 영역 및 제 2 영역을 포함하는 반도체층;
    상기 제 1 영역에서 상기 반도체층의 상면에 대해 수직한 제 1 방향으로 연장되는 복수 개의 제 1 수직 구조체들; 및
    상기 제 2 영역에서 상기 제 1 방향으로 연장되는 복수 개의 제 2 수직 구조체들을 포함하되,
    상기 제 1 수직 구조체들 각각은 상기 제 1 방향으로 연장되어 상기 반도체층과 접촉하는 수직 반도체 패턴 및 상기 수직 반도체 패턴을 둘러싸는 제 1 데이터 저장 패턴을 포함하고,
    상기 제 2 수직 구조체들 각각은 상기 제 1 방향으로 연장되며 상기 반도체층과 접촉하는 절연체 기둥 및 상기 절연체 기둥을 둘러싸는 제 2 데이터 저장 패턴을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수직 구조체는 제 1 폭을 가지며, 상기 제 2 수직 구조체는 상기 제 1 폭보다 큰 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 데이터 저장 패턴은 제 1 두께를 가지며, 상기 제 2 데이터 저장 패턴은 상기 제 1 두께와 실질적으로 동일하거나 작은 제 2 두께를 갖는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이터 저장 패턴들 각각은 차례로 적층된 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 절연체 기둥의 바닥면은 상기 반도체층의 상기 상면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 절연체 기둥의 바닥면은 상기 제 2 데이터 저장의 바닥면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 반도체층은 상기 제 1 영역에서 상기 수직 반도체 패턴과 연결되는 제 1 에피택시얼층 및 상기 제 2 영역에서 상기 절연체 기둥과 접촉하는 제 2 에피택시얼층을 포함하는 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 에피택시얼층은 제 1 높이를 가지며, 상기 제 2 에피택시얼층은 상기 제 1 높이보다 작은 제 2 높이를 갖는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 반도체층 상에 상기 제 1 방향으로 적층된 전극들을 포함하는 전극 구조체를 더 포함하되,
    상기 전극 구조체는 상기 제 1 영역에서 상기 제 2 영역으로 상기 반도체층의 상기 상면에 평행한 제 2 방향으로 연장되며, 상기 제 2 영역에서 계단식 구조를 갖는 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전극들 각각은 상기 제 2 영역에서 상기 계단식 구조를 이루는 패드부를 포함하고,
    상기 제 2 수직 구조체들 중 일부는 상기 각 전극의 상기 패드부를 관통하는 3차원 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 더 포함하되,
    상기 제 2 수직 구조체들은, 평면적 관점에서, 상기 각 콘택 플러그를 둘러싸는 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 콘택 플러그들은 상기 전극들 중 최하층 전극에 접속되는 하부 콘택 플러그를 포함하되,
    상기 하부 콘택 플러그의 폭은 상기 콘택 플러그들의 폭보다 큰 3차원 반도체 메모리 장치.
  13. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체;
    상기 제 1 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 1 수직 구조체들; 및
    상기 제 2 영역에서 상기 전극 구조체를 관통하는 복수 개의 제 2 수직 구조체들을 포함하되,
    상기 제 1 수직 구조체들 각각은 상기 전극 구조체를 관통하는 수직 반도체 패턴 및 상기 수직 반도체 패턴과 상기 전극 구조체 사이에 배치된 제 1 데이터 저장 패턴을 포함하고,
    상기 제 2 수직 구조체들 각각은 상기 전극 구조체를 관통하는 절연체 기둥 및 상기 절연체 기둥과 상기 전극 구조체 사이에 배치된 제 2 데이터 저장 패턴을 포함하되,
    상기 절연체 기둥의 바닥면은 상기 수직 반도체 패턴의 바닥면 및 상기 제 2 데이터 저장 패턴의 바닥면보다 아래에 위치하는 3차원 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 데이터 저장 패턴은 상기 절연체 기둥의 측벽을 감싸는 3차원 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 1 수직 구조체는 제 1 폭을 가지며, 상기 제 2 수직 구조체는 상기 제 1 폭보다 큰 제 2 폭을 갖는 3차원 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 데이터 저장 패턴은 상기 수직 반도체 패턴의 측벽 상에서 제 1 두께를 가지며,
    상기 제 2 데이터 저장 패턴은 상기 절연체 기둥의 상기 측벽 상에서 상기 제 1 두께와 실질적으로 동일하거나 작은 제 2 두께를 갖는 3차원 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제 1 수직 구조체들 및 상기 제 2 수직 구조체들 각각은 차례로 적층된 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함하는 3차원 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 수직 반도체 패턴의 두께는 상기 절연체 기둥의 폭의 1/2보다 작은 3차원 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 절연체 기둥은 상기 기판과 직접 접촉하는 3차원 반도체 메모리 장치.
  20. 제 13 항에 있어서,
    상기 제 1 수직 구조체들 각각은 상기 기판과 상기 수직 반도체 패턴 사이의 제 1 에피택시얼층을 포함하고,
    상기 제 2 수직 구조체들 각각은 상기 기판과 상기 절연체 기둥 사이에 제 2 에피택시얼층을 포함하되,
    상기 절연체 기둥의 바닥면은 상기 제 2 에피택시얼층과 접촉하는 3차원 반도체 메모리 장치.
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