KR20180061554A - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치는 기판 내에서 서로 이격되어 제 1 방향으로 연장되는 공통 소오스 영역들, 서로 인접하는 상기 공통 소오스 영역들 사이에서 상기 제 1 방향으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것, 상기 전극 구조체를 관통하며, 제 1 반도체 패턴 및 제 1 수직 절연막을 포함하는 제 1 채널 구조체들, 및 서로 인접하는 상기 제 1 채널 구조체들 사이에서 상기 전극 구조체를 관통하며, 제 2 반도체 패턴 및 제 2 수직 절연막을 포함하는 제 2 채널 구조체들을 포함하되, 상기 제 2 수직 절연막은 상기 제 2 반도체 패턴을 둘러싸며 상기 제 2 반도체 패턴의 바닥면과 상기 기판 사이로 연장되고, 상기 제 2 수직 절연막의 바닥면은 상기 제 1 수직 절연막의 바닥면보다 아래에 위치할 수 있다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 내에서 서로 이격되어 제 1 방향으로 연장되는 공통 소오스 영역들; 서로 인접하는 상기 공통 소오스 영역들 사이에서 상기 제 1 방향으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체를 관통하며, 제 1 반도체 패턴 및 제 1 수직 절연막을 포함하는 제 1 채널 구조체들; 및 서로 인접하는 상기 제 1 채널 구조체들 사이에서 상기 전극 구조체를 관통하며, 제 2 반도체 패턴 및 제 2 수직 절연막을 포함하는 제 2 채널 구조체들을 포함하되, 상기 제 2 수직 절연막은 상기 제 2 반도체 패턴을 둘러싸며 상기 제 2 반도체 패턴의 바닥면과 상기 기판 사이로 연장되되, 상기 제 2 수직 절연막의 바닥면은 상기 제 1 수직 절연막의 바닥면보다 아래에 위치할 수 있다. 될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 내에서 서로 이격되어 제 1 방향으로 연장되며, 제 1 불순물들을 포함하는 제 1 불순물층들; 서로 인접하는 상기 제 1 불순물층들 사이에서 상기 제 1 방향으로 연장되며, 상기 제 1 불순물들과 다른 제 2 불순물들을 포함하는 제 2 불순물층; 서로 인접하는 상기 제 1 불순물층들 사이에 배치되어 상기 제 2 불순물층을 덮는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 것; 상기 제 1 불순물층들 사이의 상기 기판 상에서 상기 전극 구조체를 관통하는 제 1 채널 구조체들; 및 상기 제 2 불순물층 상에서 상기 전극 구조체를 관통하는 제 2 채널 구조체들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 내에서 서로 이격되어 제 1 방향으로 연장되는 공통 소오스 영역들; 서로 인접하는 상기 공통 소오스 영역들 사이의 상기 기판 상에 배치되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체를 관통하여, 상기 기판과 전기적으로 연결되는 제 1 채널 구조체들; 및 서로 인접하는 상기 제 1 채널 구조체들 사이에서 상기 전극 구조체를 관통하되, 상기 기판과 전기적으로 분리되는 제 2 채널 구조체들을 포함한다.
본 발명의 실시예들에 따르면, 전극 구조체의 중심 영역에 배치되는 더미 채널 구조체들이 기판과 전기적으로 분리되므로, 3차원 반도체 메모리 장치의 동작시 더미 채널 구조체들을 통한 전기적 불량 발생을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 2의 I-I' 선 및 II-II' 선을 따라 자른 단면이다.
도 5a 내지 도 5d는 도 3의 A 부분을 확대한 도면들이다.
도 6 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이며, 도 10, 도 12, 및 도 14는 도 9, 도 11, 및 도 13의 B부분을 각각 확대한 도면들이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 18의 III-III'선을 따라 자른 단면들이다.
도 20, 도 22, 및 도 24는 도 19, 도 21, 및 도 23의 B 부분을 각각 확대한 도면들이다.
도 25a 내지 도 29a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 25b 내지 도 29b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 25a 내지 도 29a의 IV-IV'선을 따라 자른 단면들이다. 도 30은 도 29b의 C 부분을 확대한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 2의 I-I' 선 및 II-II' 선을 따라 자른 단면이다.
도 5a 내지 도 5d는 도 3의 A 부분을 확대한 도면들이다.
도 6 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이며, 도 10, 도 12, 및 도 14는 도 9, 도 11, 및 도 13의 B부분을 각각 확대한 도면들이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 18의 III-III'선을 따라 자른 단면들이다.
도 20, 도 22, 및 도 24는 도 19, 도 21, 및 도 23의 B 부분을 각각 확대한 도면들이다.
도 25a 내지 도 29a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 25b 내지 도 29b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 25a 내지 도 29a의 IV-IV'선을 따라 자른 단면들이다. 도 30은 도 29b의 C 부분을 확대한 도면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 2의 I-I' 선 및 II-II' 선을 따라 자른 단면이다. 도 5a 내지 도 5d는 도 3의 A 부분을 확대한 도면들이다.
도 2, 도 3, 및 도 4를 참조하면, 제 1 방향(D1)으로 연장되는 복수 개의 공통 소오스 영역들(CSR)이 제 2 방향(D2)으로 서로 이격되어 기판(10) 내에 제공될 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
공통 소오스 영역들(CSR)은 기판(10) 내에 이온주입된 불순물 영역일 수 있다. 일 예로, 공통 소오스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
더미 불순물층들(DIL)이 서로 인접하는 공통 소오스 영역들(CSR) 사이에 각각 제공될 수 있다. 더미 불순물층들(DIL)은 공통 소오스 영역들(CSR)과 나란하여 제 1 방향(D1)으로 연장될 수 있다. 더미 불순물층들(DIL)은 기판(10) 내에 불순물을 이온주입하여 형성된 불순물 영역일 수 있으며, 예를 들어, 탄소(C), 질소(N), 또는 불소(F)와 같은 불순물을 포함할 수 있다.
제 1 및 제 2 전극 구조체들(ST1, ST2)이 기판(10) 상에서 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각은 수직적으로 적층된 복수 개의 전극들(EL), 및 최상층의 전극 상에서 수평적으로 서로 이격되는 제 1 스트링 선택 전극(SEL1) 및 제 2 스트링 선택 전극(SEL2)을 포함할 수 있다. 또한, 전극들(EL) 중 최하층의 전극과 기판(10) 사이에 버퍼 절연막(11)이 개재될 수 있다. 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)은 이들 사이에서 제 1 방향(D1)으로 연장되는 분리 절연 패턴(35)에 의해 라인 형태로 서로 분리될 수 있다.
나아가, 제 1 및 제 2 전극 구조체들(ST1, ST2)은 수직적으로 인접하는 전극들(EL) 사이에 각각 개재되는 절연막들(ILD)을 포함할 수 있다. 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로, 절연막들(ILD)은 실질적으로 동일한 두께를 갖거나, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 실시예들에 따르면, 절연막들(ILD)은 실리콘 산화막 또는 저유전막을 포함할 수 있다.
실시예들에 따르면, 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각은 서로 인접하는 공통 소오스 영역들(CSR) 사이에 배치될 수 있다. 다시 말해, 각각의 공통 소오스 영역들(CSR)은 제 1 및 제 2 전극 구조체들(ST1, ST2) 사이의 기판(10) 내에 배치되며, 제 1 및 제 2 전극 구조체들(ST1, ST2)과 나란히 제 1 방향(D1)으로 연장될 수 있다. 실시예들에서, 제 1 및 제 2 전극 구조체들(ST1, ST2)은 기판(10) 상에서 더미 불순물층(DIL)을 덮을 수 있다.
복수 개의 제 1 내지 제 4 채널 구조체들(VS1, VS2, VS3, VS4)과 더미 채널 구조체들(DVS)이 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각을 관통할 수 있다. 제 1 내지 제 4 채널 구조체들(VS1-VS4) 및 더미 채널 구조체들(DVS) 각각의 상단에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 제 1 내지 제 4 채널 구조체들(VS1-VS4)은 각각의 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)을 관통할 수 있다. 제 1 내지 제 4 채널 구조체들(VS1-VS4)은 공통 소오스 영역으로부터 수평 거리(제 2 방향(D2)으로의 거리)가 차례로 멀어질 수 있다. 제 1 채널 구조체들(VS1)은 제 1 방향(D1)을 따라 제 1 열에 배치될 수 있으며, 제 2 채널 구조체들(VS2)이 제 1 방향(D1)을 따라 제 2 열에 배치되며, 제 3 채널 구조체들이 제 1 방향(D1)을 따라 제 3 열에 배치될 수 있으며, 제 4 채널 구조체들이 제 1 방향(D1)을 따라 제 4 열에 배치될 수 있다. 그리고, 제 1 및 제 3 채널 구조체들(VS1, VS3)은 제 2 및 제 4 채널 구조체들(VS2, VS4)에 대해 사선 방향에 배치될 수 있다. 제 1 스트링 선택 전극(SEL1)을 관통하는 제 1 내지 제 4 채널 구조체들(VS1-VS4)과 제 2 스트링 선택 전극(SEL2)을 관통하는 제 1 내지 제 4 채널 구조체들(VS1-VS4)은 분리 절연 패턴(35; 또는 더미 채널 구조체들(DVS))을 사이에 두고 미러 대칭적(mirror symmetry)으로 배열될 수 있다.
제 1 내지 제 4 채널 구조체들(VS1-VS4)은 제 1 및 제 2 전극 구조체들(ST1, ST2)을 관통하여 기판(10)과 접촉할 수 있다. 제 1 내지 제 4 채널 구조체들(VS1-VS4) 각각은 기판(10) 내에 제공된 제 1 도전형의 웰 불순물층(미도시)에 전기적으로 연결되는 수직 채널 패턴(VC) 및 수직 채널 패턴(VC)을 감싸는 제 1 수직 절연 패턴(VP)을 포함할 수 있다. 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 수직 채널 패턴(VC)은 속이 빈 파이프 형태(pipe-shaped) 또는 하부가 닫힌 마카로니 형태(macaroni-shaped)의 채널 구조체들을 가질 수 있다. 이와 달리, 제 1 내지 제 4 채널 구조체들(VS1-VS4)은 원 기둥 형태의 수직 채널 패턴(VC)을 포함할 수도 있다.
더미 채널 구조체들(DVS)은 제 1 및 제 2 전극 구조체들(ST1, ST2)을 관통하여 기판(10) 내의 더미 불순물층(DIL)과 접촉할 수 있다. 더미 채널 구조체들(DVS)은 더미 불순물층(DIL) 상에 배치되며, 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2) 사이로 수직적으로 연장될 수 있다.
더미 채널 구조체들(DVS)은, 평면적 관점에서, 제 1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 더미 채널 구조체들(DVS)은 공통 소오스 영역들(CSR)로부터 제 1 수평 거리만큼 이격되어 배치될 수 있다. 그리고, 공통 소오스 영역들(CSR)로부터 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 수평적 거리는 제 1 수평 거리보다 작을 수 있다. 더미 채널 구조체들(DVS)은 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 하부 폭과 실질적으로 동일한 하부 폭 및 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 하부 폭과 실질적으로 동일한 상부 폭을 가질 수 있다.
더미 채널 구조체들(DVS) 각각은 수직 채널 패턴(VC)과 동일한 물질로 이루어진 더미 수직 채널 패턴(DVC) 및 더미 수직 채널 패턴(DVC)을 감싸는 제 2 수직 절연 패턴(DVP)을 포함할 수 있으며, 제 2 수직 절연 패턴(DVP)이 더미 불순물층(DIL)과 더미 수직 채널 패턴(DVC)의 바닥면 사이에 개재될 수 있다. 즉, 더미 수직 채널 패턴(DVC)은 기판(10)과 전기적으로 분리, 즉, 절연될 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 동작이 반복되는 동안, 제 2 수직 절연 패턴(DVP)이 절연 파괴되거나, 제조 공정 동안 제 2 수직 절연 패턴(DVP)에 결함이 발생되더라도, 더미 수직 채널 패턴(DVC)을 통한 누설 전류 발생은 방지될 수 있다.
본 발명의 실시예들에 따른 제 1 내지 제 4 채널 구조체들(VS1-VS4) 및 더미 채널 구조체들(DVS)의 구조에 대해서는 도 5a 내지 도 5d를 참조하여 보다 상세히 후술하기로 한다.
제 1 및 제 2 전극 구조체들(ST1, ST2)의 양측벽들 상에 측벽 절연 스페이서(SP)가 배치될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 제 1 및 제 2 전극 구조체들(ST1, ST2) 사이에서 서로 대향하여 배치될 수 있다. 이와 달리, 다른 예로, 측벽 절연 스페이서(SP)는 서로 인접하는 제 1 및 제 2 전극 구조체들(ST1, ST2) 사이를 채울 수도 있다.
공통 소오스 플러그(CSP)가 제 1 및 제 2 전극 구조체들(ST1, ST2) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 제 1 및 제 2 전극 구조체들(ST1, ST2)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
캡핑 절연 패턴(45)이 제 1 및 제 2 전극 구조체들(ST1, ST2) 상에 배치되어 제 1 내지 제 4 채널 구조체들(VS1-VS4) 및 더미 채널 구조체들(DVS)의 도전 패드들(PAD)의 상면들을 덮을 수 있다. 제 1 층간 절연막(51)이 캡핑 절연 패턴(45) 상에 배치될 수 있으며, 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
제 1 층간 절연막(51) 상에 제 1, 제 2, 제 3, 및 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치될 수 있다. 제 1 내지 제 4 보조 배선들(SBL1~SBL4)은 제 2 방향(D2)으로 장축을 가질 수 있다.
제 1 보조 배선(SBL1)은 하부 콘택을 통해 제 1 및 제 2 전극 구조체들(ST1, ST2)의 제 1 채널 구조체들(VS1)에 전기적으로 연결될 수 있다. 제 2 보조 배선(SBL2)은 하부 콘택(LCP)을 통해 제 1 및 제 2 전극 구조체들(ST1, ST2)의 제 2 채널 구조체들(VS2)에 전기적으로 연결될 수 있다. 즉, 제 1 및 제 2 보조 배선들(SBL1, SBL2)은 제 1 및 제 2 전극 구조체들(ST1, ST2) 상에서 공통 소오스 영역(CSR)을 가로질러 배치될 수 있다. 여기서, 제 2 방향(D2)으로 제 2 보조 배선(SBL2)의 길이가 제 1 보조 배선(SBL1)의 길이보다 클 수 있다.
제 3 보조 배선(SBL3)은 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각에서 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)을 관통하는 제 3 채널 구조체들(VS3)에 전기적으로 연결될 수 있다. 제 4 보조 배선(SBL4)은 제 1 및 제 2 전극 구조체들(ST1, ST2) 각각에서 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)을 관통하는 제 4 채널 구조체들(VS4)에 전기적으로 연결될 수 있다. 즉, 제 3 및 제 4 보조 배선들(SBL3, SBL4)은 각각의 제 1 및 제 2 전극 구조체들(ST1, ST2) 상에서 분리 절연 패턴(35)을 가로질러 배치될 수 있다. 여기서, 제 2 방향(D2)으로, 제 3 보조 배선(SBL3)의 길이가 제 4 보조 배선(SBL4)의 길이보다 클 수 있다.
제 1 층간 절연막(51) 상에 제 1 내지 제 4 보조 배선들(SBL1-SBL4)을 덮는 제 2 층간 절연막(53)이 배치될 수 있으며, 제 2 층간 절연막(53) 상에 제 1 및 제 2 비트 라인들(BL1, BL2)이 배치될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다.
제 1 비트 라인들(BL1)은 상부 콘택(UCP)을 통해 제 1 또는 제 2 보조 배선들(SBL1, SBL2)에 연결될 수 있으며, 제 2 비트 라인들(BL2)은 상부 콘택(UCP)을 통해 제 3 또는 제 4 보조 배선들(SBL3, SBL4)에 연결될 수 있다.
실시예들에서, 3차원 반도체 메모리 장치는 도 1을 참조하여 설명된 수직형 낸드 플래시 메모리 장치일 수 있다. 즉, 제 1 및 제 2 전극 구조체들(ST1, ST2)의 전극들(EL) 및 제 1 및 제 2 스트링 선택 전극들(SEL1, SEL2)에 의해 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 수직 채널 패턴(VC)들의 전위가 제어될 수 있으며, 비트 라인과 공통 소오스 영역(CSR) 사이의 전류 경로가 제 1 내지 제 4 채널 구조체들(VS1-VS4) 내에 형성될 수 있다. 그리고, 수직형 낸드 플래시 메모리 장치의 동작시, 더미 채널 구조체들(DVS)의 더미 수직 채널 패턴(VC)들과 공통 소오스 영역(CSR) 사이의 전류 경로는 형성되지 않을 수 있다. 즉, 더미 수직 채널 패턴(VC)들은 전기적으로 플로팅될 수 있다.
상세하게, 제 1 및 제 2 전극 구조체들(ST1, ST2)에서, 최상층의 제 1 스트링 선택 전극(SEL1) 및 제 2 스트링 선택 전극(SEL2)은 비트 라인(BL)과 제 1 내지 제 4 채널 구조체들(VS1-VS4) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST)의 게이트 전극으로 사용될 수 있다. 최하층의 전극은 공통 소오스 영역(CSR)과 제 1 내지 제 4 채널 구조체들(VS1-VS4)와 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 2의 GST)의 게이트 전극으로 사용될 수 있다. 최상층의 전극 및 최하층의 전극 사이의 전극들(EL)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들 및 이들을 연결하는 워드 라인들로 사용될 수 있다.
도 5a 내지 도 5d를 참조하면, 제 1 내지 제 4 채널 구조체들(VS1-VS4) 각각은 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 및 제 1 수직 절연 패턴(VP)을 포함할 수 있다.
하부 반도체 패턴(LSP)은 전극 구조체(ST)의 하부 영역을 관통하여 기판(10)과 접촉할 수 있다. 일 예로, 하부 반도체 패턴(LSP)은, 최하층 전극을 관통하는 필라 형태를 가질 수 있다. 여기서, 하부 반도체 패턴(LSP)의 하부면은 기판(10)의 상면보다 아래에 위치하며, 하부 반도체 패턴(LSP)의 상면은 최하층 전극의 상면보다 위에 위치할 수 있다. 실시예들에서, 하부 반도체 패턴(LSP)은 상부 폭(Wb)보다 작은 하부 폭(Wa)을 가질 수 있다.
하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 예로, 하부 반도체 패턴(LSP)은 기판(10)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 예로, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 열 산화막(13)이 하부 반도체 패턴(LSP)과 전극 사이에 형성될 수 있다.
상부 반도체 패턴(USP)은 전극 구조체(ST)의 상부 영역을 관통하여 하부 반도체 패턴(LSP)과 접촉할 수 있다. 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1a), 제 2 반도체 패턴(SP2a), 및 매립 절연막(VI)을 포함할 수 있다. 제 1 반도체 패턴(SP1a)은 제 1 수직 절연 패턴(VP)에 의해 하부 반도체 패턴(LSP)과 이격될 수 있으며, 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 2 반도체 패턴(SP2a)은 속이 빈 파이프 형태 또는 마카로니 형태일 수 있으며, 하단은 닫힌 상태(closed state)일 수 있다. 제 2 반도체 패턴(SP2a)의 내부는 매립 절연막(VI)에 의해 채워질 수 있다. 제 2 반도체 패턴(SP2a)은 제 1 반도체 패턴(SP1a)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제 2 반도체 패턴(SP2a)은 제 1 반도체 패턴(SP1a)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 그리고, 제 2 반도체 패턴(SP2a)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 제 1 및 제 2 반도체 패턴들(SP1a, SP2a)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1a, SP2a)은 다결정 상태 또는 단결정 상태일 수 있다.
제 1 수직 절연 패턴(VP)은 하부 반도체 패턴(LSP) 상에서 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 제 1 수직 절연 패턴(VP)의 바닥면은 기판(10)과 이격될 수 있다. 제 1 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 전하 저장막을 포함할 수 있다. 일 예로, 제 1 수직 절연 패턴(VP)은 데이터 저장막을 구성하는 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
도 5a를 참조하면, 더미 채널 구조체들(DVS) 각각은 더미 수직 채널 패턴(DVC) 및 제 2 수직 절연 패턴(DVP)을 포함할 수 있다. 제 2 수직 절연 패턴(DVP)은 제 1 수직 절연 패턴(VP)과 동일한 물질로 이루어질 수 있다. 즉, 제 2 수직 절연 패턴(DVP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 전하 저장막을 포함할 수 있으며, 예를 들어, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
실시예들에서, 제 2 수직 절연 패턴(DVP)의 바닥면은 제 1 수직 절연 패턴(VP)의 바닥면보다 아래에 위치할 수 있으며, 최하층 전극의 상면보다 아래에 위치할 수 있다. 제 2 수직 절연 패턴(DVP)은 더미 수직 채널 패턴(DVC)의 측벽 및 바닥면을 둘러쌀 수 있다. 제 2 수직 절연 패턴(DVP)은 더미 수직 채널 패턴(DVC)의 측벽에서 더미 수직 채널 패턴(DVC)의 바닥면과 더미 불순물층(DIL) 사이로 연장될 수 있다. 즉, 더미 수직 채널 패턴(DVC)은 제 2 수직 절연 패턴(DVP)에 의해 더미 불순물층(DIL) 및 기판(10)과 이격될 수 있다.
더미 수직 채널 패턴(DVC)은 제 1 더미 반도체 패턴(SP1b), 제 2 더미 반도체 패턴(SP2b), 및 매립 절연막(VI)을 포함할 수 있다. 제 1 더미 반도체 패턴(SP1b)의 바닥면은 제 1 및 제 2 반도체 패턴들(SP1a, SP2a)의 바닥면들보다 아래에 위치할 수 있다. 제 1 더미 반도체 패턴(SP1b)은 제 2 수직 절연 패턴(DVP) 상에서 균일한 두께를 가질 수 있다. 제 2 더미 반도체 패턴(SP2b)은 하단이 닫힌 파이프 형태를 갖되, 제 1 더미 반도체 패턴(SP1b)의 하부 영역을 채울 수 있다.
도 5b를 참조하면, 더미 채널 구조체들(DVS) 각각은 더미 하부 반도체 패턴(DLSP), 더미 수직 채널 패턴(DVC), 및 제 2 수직 절연 패턴(DVP)을 포함할 수 있다. 여기서, 제 2 수직 절연 패턴(DVP)은 더미 수직 채널 패턴(DVC)의 측벽에서 더미 수직 채널 패턴(DVC)의 바닥면과 더미 하부 반도체 패턴(DLSP)의 상면 사이로 연장될 수 있다. 즉, 더미 수직 채널 패턴(DVC)은 더미 하부 반도체 패턴(DLSP)과 이격될 수 있다. 더미 하부 반도체 패턴(DLSP)은 기판(10)과 동일한 도전형의 반도체 물질로 이루어질 수 있으며, 기판(10)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 여기서, 더미 하부 반도체 패턴(DLSP)의 상면은 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 하부 반도체 패턴들(LSP)의 상면 보다 아래에 위치할 수 있다. 나아가, 더미 하부 반도체 패턴(DLSP)의 상면은 최하층 전극의 상면보다 아래에 위치할 수 있다.
도 5c 및 도 5d를 참조하면, 더미 채널 구조체들(DVS) 아래에, 더미 불순물층(DIL) 대신, 절연 물질로 이루어진 더미 절연 패턴(DIP)이 배치될 수 있다. 더미 채널 구조체들(DVS) 각각은 더미 수직 채널 패턴(DVC), 및 제 2 수직 절연 패턴(DVP)을 포함할 수 있다. 이러한 경우, 제 2 수직 절연 패턴(DVP)은, 도 5c에 도시된 바와 같이, 더미 절연 패턴(DIP)과 더미 수직 채널 패턴(DVC)의 바닥면 사이에 개재될 수 있다. 한편, 도 5d에 도시된 바와 같이, 더미 수직 채널 패턴(DVC)의 일부분이 제 2 수직 절연 패턴(DVP)을 관통하여 더미 절연 패턴(DIP)과 접촉할 수도 있다. 즉, 더미 수직 채널 패턴(DVC)이 제 2 수직 절연 패턴(DVP)을 관통하더라도, 더미 수직 채널 패턴(DVC)은 기판(10)과 전기적으로 분리될 수 있다.
도 6 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이며, 도 10, 도 12, 및 도 14는 도 9, 도 11, 및 도 13의 A부분을 각각 확대한 도면들이다.
도 2 및 도 6을 참조하면, 기판(10) 내에 제 1 방향(D1)으로 연장되는 더미 불순물층(DIL)이 형성될 수 있다. 더미 불순물층(DIL)은 기판(10) 상에 제 1 방향(D1)으로 연장되는 라인 형태의 오프닝을 갖는 마스크 패턴을 형성한 후, 마스크 패턴을 이온주입 마스크로 이용하여 불순물을 기판(10) 내에 이온주입하여 형성될 수 있다. 더미 불순물층(DIL)은 예를 들어, 탄소(C), 질소(N), 또는 불소(F)와 같은 불순물을 도핑하여 형성될 수 있다. 일 예에서, 더미 불순물층(DIL)은 탄소를 이온주입하여 형성된 카본층일 수 있다.
더미 불순물층(DIL)을 포함하는 기판(10) 상에 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)는 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 실시예들에서, 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있다. 이와 달리, 희생막들(SL) 중 최하층의 희생막은 다른 희생막들(SL)에 비해 두껍게 형성될 수도 있다. 절연막들(ILD)은 실질적으로 동일한 두께를 가지거나, 절연막들(ILD) 중 일부는 두께가 다를 수도 있다.
박막 구조체(110)를 형성하기 전에, 기판(10)의 상면을 덮는 버퍼 절연막(11)이 형성될 수 있다. 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다.
도 2 및 도 7을 참조하면, 박막 구조체(110) 및 버퍼 절연막(11)을 관통하여 기판(10)의 상면을 노출시키는 채널 홀들(CH) 및 더미 불순물층(DIL)을 노출시키는 더미 채널 홀들(DCH)이 형성될 수 있다. 실시예들에서, 채널 홀들(CH)은 도 2에 도시된 제 1 내지 제 4 채널 구조체들(VS1-VS4)에 대응하며, 더미 채널 홀들(DCH)은 더미 채널 구조체들(DVS)에 대응될 수 있다.
더미 채널 홀들(DCH)은 채널 홀들(CH)과 실질적으로 동일한 형태 및 크기를 가질 수 있다. 채널 홀들(CH) 및 더미 채널 홀들(DCH)을 형성하는 것은, 박막 구조체(110) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 박막 구조체(110)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(10)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 채널 홀들(CH) 및 더미 채널 홀들(DCH)에 노출된 기판(10)의 상면이 리세스될 수 있다. 또한, 이방성 식각 공정에 의해 채널 홀들(CH) 및 더미 채널 홀들(DCH) 각각은 상부 폭보다 작은 하부 폭을 가질 수 있으며, 경사진 내벽을 가질 수 있다.
도 2 및 도 8을 참조하면, 채널 홀들(CH)의 하부 영역들을 채우는 하부 반도체 패턴들(LSP)이 형성될 수 있다.
하부 반도체 패턴들(LSP)은 채널 홀들(CH)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼층일 수 있다. 이에 따라, 하부 반도체 패턴들(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 최하층 희생막의 상면보다 위에 위치할 수 있다. 하부 반도체 패턴(LSP)은 기판(10)의 상면에 대해 경사진 상면을 가질 수 있다. 즉, 하부 반도체 패턴(LSP)은 비평탄한(non-planer) 상면을 가질 수 있다.
하부 반도체 패턴들(LSP)은 단결정 실리콘, 다결정 실리콘, 다결정 게르마늄, 또는 단결정 게르마늄으로 형성될 수 있다. 다른 예로, 하부 반도체 패턴들(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체 패턴(LSP)을 형성한 후에, 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
선택적 에피택시얼 성장 공정시 채널 홀들(CH) 및 더미 채널 홀들(DCH)로 소스 가스가 캐리어 가스와 함께 공급될 수 있다. 일 예로, 소스 가스로서 모노클로실레인(SiH3Cl), DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane), SiH4, Si2H6와 같은 실리콘 소스 가스가 제공될 수 있으며, 캐리어 가스로서 수소 가스, 헬륨 가스, 질소가스 및 아르곤 가스 중 적어도 어느 하나가 제공될 수 있다.
채널 홀들(CH)로 공급된 소스 가스는 채널 홀들(CH)에 노출된 기판(10; 예를 들어, 실리콘 웨이퍼)을 씨드로 이용하여 채널 홀들(CH)의 바닥면으로부터 하부 반도체 패턴(LSP)이 성장될 수 있다. 한편, 선택적 에피택시얼 성장 공정시, 더미 채널 홀들(DCH)에 노출된 더미 불순물층들(DIL) 내의 불순물들(예를 들어, 탄소)이 에피택시얼 성장을 방해할 수 있다. 이에 따라, 더미 채널 홀들(DCH) 내에서 에피택시얼 성장 속도가 채널 홀들(CH) 내에서 에피택시얼 성장 속도보다 느릴 수 있다. 다시 말해, 더미 채널 홀들(DCH)에서 실리콘 씨드가 채널 홀들(CH)에서의 실리콘 씨드 양보다 적으므로, 더미 채널 홀들(DCH)과 채널 홀들(CH)에서 성장 속도 차이가 발생할 수 있다. 이에 따라, 도 5a에 도시된 바와 같이, 채널 홀들(CH) 내에 하부 반도체 패턴들(LSP)을 형성하는 동안, 더미 채널 홀들(DCH) 내에 하부 반도체 패턴(LSP)이 성장되지 않거나, 도 5b에 도시된 바와 같이, 하부 반도체 패턴들(LSP)의 제 1 높이보다 작은 제 2 높이를 갖는 더미 수직 채널 패턴(DVC)이 형성될 수 있다.
도 2, 도 9, 및 도 10을 참조하면, 하부 반도체 패턴들(LSP)이 형성된 채널 홀들(CH) 및 더미 채널 홀들(DCH) 내에 수직 절연층(VL) 및 제 1 반도체층(SP1)이 차례로 형성될 수 있다. 수직 절연층(VL)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여, 채널 홀들(CH) 및 더미 채널 홀들(DCH)의 내벽들 상에 균일한 두께로 형성될 수 있다. 수직 절연층(VL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 실시예들에 따르면, 수직 절연층(VL)은 수직형 낸드 플래시 메모리 장치에서 데이터 저장막으로 이용되는 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
실시예들에 따르면, 수직 절연층(VL)의 바닥면은 채널 홀들(CH)과 더미 채널 홀들(DCH)에서 서로 다른 레벨에 위치할 수 있다. 다시 말해, 더미 채널 홀들(DCH)에서 수직 절연층(VL)의 바닥면은 채널 홀들(CH)에서 수직 절연층(VL)의 바닥면보다 아래에 위치할 수 있다. 채널 홀들(CH) 및 더미 채널 홀들(DCH)은 경사진 내벽을 가지므로, 채널 홀들(CH)에서 수직 절연층(VL)의 바닥면의 폭은 더미 채널 홀들(DCH)에서 수직 절연층(VL)의 바닥면의 폭보다 클 수 있다.
제 1 반도체층(SP1)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 수직 절연층(VL) 상에 균일한 두께로 형성될 수 있다. 제 1 반도체층(SP1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 제 1 반도체층(SP1)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
일 예에서, 수직 절연층(VL) 및 제 1 반도체층(SP1)의 두께의 합은 채널 홀들(CH) 및 더미 채널 홀들(DCH)의 상부 폭의 약 1/2보다 작을 수 있다. 즉, 수직 절연층(VL) 및 제 1 반도체층(SP1)에 의해 채널 홀들(CH) 및 더미 채널 홀들(DCH) 내에 큰 종횡비를 갖는 갭 영역들(G1, G2)이 정의될 수 있다. 상세하게, 채널 홀들(CH) 내에 제 1 갭 영역들(G1)이 각각 정의될 수 있으며, 더미 채널 홀들(DCH) 내에 제 2 갭 영역들(G2)이 각각 정의될 수 있다. 여기서, 제 2 갭 영역(G2)의 종횡비가 제 1 갭 영역(G1)의 종횡비보다 클 수 있다.
도 2, 도 11, 및 도 12를 참조하면, 각각의 채널 홀들(CH) 내에 제 1 수직 절연 패턴(VP) 및 제 1 반도체 패턴(SP1a)이 형성될 수 있으며, 각각의 더미 채널 홀들(DCH) 내에 제 2 수직 절연 패턴(DVP) 및 제 1 더미 반도체 패턴(SP1b)이 형성될 수 있다.
제 1 수직 절연 패턴(VP), 제 1 반도체 패턴(SP1a), 제 2 수직 절연 패턴(DVP), 및 제 1 더미 반도체 패턴(SP1b)은 수직 절연층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 제 1 갭 영역(G1)에 바닥면에 위치하는 수직 절연층 및 제 1 반도체층이 식각되어 하부 반도체 패턴(LSP)이 노출될 수 있으며, 박막 구조체(110)의 상면의 수직 절연층 및 제 1 반도체층이 식각될 수 있다. 이에 따라, 제 1 수직 절연 패턴(VP) 및 제 1 반도체 패턴(SP1a)은 열린 양단을 갖는 파이프 형태를 가질 수 있다.
한편, 채널 홀들(CH)과 더미 채널 홀들(DCH)에서 수직 절연층의 바닥면들 간의 높이 차이, 즉, 제 2 갭 영역(G2)은 제 1 갭 영역(G1)보다 큰 종횡비를 가지므로, 제 2 갭 영역(G2)에서 이방성 식각 공정은 제 1 갭 영역(G1)에서의 이방성 식각 공정에 비해 원활하지 않을 수 있다. 이에 따라, 제 1 갭 영역(G1)에 하부 반도체 패턴(LSP)이 노출되는 동안, 제 2 갭 영역(G2)에서 수직 절연층 및 제 1 반도체층이 식각되지 않고 잔류할 수 있다. 이에 따라, 제 2 수직 절연 패턴(DVP) 및 제 1 더미 반도체 패턴(SP1b)은 하단이 닫힌 파이프 형태, 즉, U자 형태를 가질 수 있다. 그리고, 더미 불순물층들(DIL)은 제 2 갭 영역(G2)에 노출되지 않을 수 있다.
도 2, 도 13, 및 도 14를 참조하면, 제 1 반도체 패턴(SP1a) 상의 제 2 반도체 패턴(SP2a) 및 제 1 더미 반도체 패턴(SP1b) 상의 제 2 더미 반도체 패턴(SP2b)이 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP) 상에 상부 반도체 패턴(USP)이 형성될 수 있으며, 제 2 수직 절연 패턴(DVP) 상에 더미 수직 채널 패턴(DVC)이 형성될 수 있다.
제 2 반도체 패턴(SP2a) 및 제 2 더미 반도체 패턴(SP2b)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 제 2 반도체 패턴(SP2a) 및 제 2 더미 반도체 패턴(SP2b)은 제 1 및 제 2 갭 영역들(G1, G2)을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 매립 절연막(VI)은 제 2 반도체 패턴(SP2a) 및 제 2 더미 반도체 패턴(SP2b)이 형성된 제 1 및 제 2 갭 영역들(G1, G2)을 완전히(fully) 또는 부분적으로 채울 수 있으며, 생략될 수도 있다. 즉, 매립 절연막(VI)에 의해 채널 홀들(CH) 및 채널 홀들(CH) 내에 빈 공간(즉, 에어 갭)이 정의될 수도 있다.
이어서, 제 1 및 제 2 반도체 패턴들(SP1a, SP2a)의 상단들 및 제 1 및 제 2 더미 반도체 패턴(SP2b)들의 상단들에 도전 패드들(PAD)이 형성될 수 있다. 도전 패드들(PAD) 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
이어서, 최상부 희생막들(SL)을 수평적으로 분리하는 분리 절연 패턴(도 2 및 도 4의 35 참조)이 형성될 수 있다. 분리 절연 패턴(35)은 제 1 방향(D1)으로 인접하는 더미 수직 채널 패턴(DVC)들 사이에 형성될 수 있다.
도 2 및 도 15를 참조하면, 박막 구조체(110)를 패터닝하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T) 각각은 제 2 방향(D2)으로 더미 불순물층(DIL)과 이격될 수 있다.
트렌치들(T)을 형성하는 것은, 상부 반도체 패턴들(USP) 및 더미 수직 채널 패턴들(DVC)의 상면들을 덮는 캡핑 절연막을 형성한 후, 캡핑 절연막 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(110)를 이방성 식각하는 것을 포함할 수 있다. 트렌치들(T)을 형성함에 따라, 박막 구조체(110) 상에 캡핑 절연 패턴(45)이 형성될 수 있으며, 희생막들(SL) 및 절연막들(ILD)의 측벽들이 노출될 수 있다.
이어서, 트렌치들(T)에 노출된 희생막들(SL)을 전극들(EL)로 대체하는 공정들이 수행될 수 있다. 보다 상세하게, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 게이트 영역들(GR)은 절연막들(ILD)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 희생막들(SL)을 등방성 식각함으로써 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 트렌치들(T)로부터 수평적으로 연장되어 제 1 및 제 2 수직 절연 패턴들(VP, DVP)의 일부분들을 노출시킬 수 있으며, 게이트 영역들(GR) 중 최하층의 게이트 영역은 하부 반도체 패턴(LSP)의 일부를 노출시킬 수 있다.
도 2 및 도 16을 참조하면, 게이트 영역들(GR) 내에 수평 절연 패턴(HP) 및 전극들(EL)이 형성될 수 있다.
수평 절연 패턴(HP)들 및 전극들(EL)을 형성하는 것은, 게이트 영역들(GR)을 컨포말하게 덮는 수평 절연층을 형성하는 것, 수평 절연층 상에 게이트 영역들(GR)을 채우는 게이트 도전막을 형성하는 것, 및 트렌치들(T) 내에서 게이트 도전막을 제거하여 수직적으로 분리된 전극들(EL)을 형성하는 것을 포함할 수 있다. 이에 더하여, 수평 절연 패턴(HP)을 형성하기 전에, 최하층 게이트 영역에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막(13)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 전극들(EL) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
게이트 도전막은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 이에 따라, 게이트 도전막은 게이트 영역들(GR)을 채우면서 트렌치들(T)의 측벽들 및 캡핑 절연 패턴(45)의 상면 상에 형성될 수 있다. 게이트 영역들(GR)을 채우도록 게이트 도전막을 증착할 때, 소스 가스가 트렌치들(T)로부터 게이트 영역들(GR)로 수평적으로 공급될 수 있으며, 게이트 영역들(GR) 내의 게이트 도전막에 씸(seam) 또는 보이드(void)가 형성될 수 있다. 여기서, 씸 또는 보이드는 트렌치로부터 가장 멀리 떨어진 더미 채널 구조체들(DVS)에 인접하게 위치될 수 있다. 이와 같이 전극들(EL)을 형성함에 따라, 기판(10) 상에 절연막들(ILD) 및 전극들(EL)이 번갈아 적층된 전극 구조체들(ST)이 형성될 수 있다.
전극 구조체들(ST)을 형성한 후에, 트렌치들(T)에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 또한, 공통 소오스 영역들(CSR) 내의 불순물들은 더미 불순물층(DIL)의 불순물들과 다를 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
도 2 및 도 17을 참조하면, 전극 구조체들(ST)을 형성한 후, 트렌치들(T) 내에 절연 스페이서(SP) 및 공통 소오스 플러그들(CSP)이 형성될 수 있다.
일 예로, 절연 스페이서(SP)를 형성하는 것은, 전극 구조체들(ST)이 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 절연 스페이서(SP)는 전극 구조체들(ST)의 하부에서 상부로 갈수록 감소하는 두께를 가질 수 있다.
이어서, 절연 스페이서(SP)가 형성된 트렌치들(T)을 채우는 도전막을 증착하고, 캡핑 절연 패턴(45)의 상면이 노출되도록 도전막을 평탄화하여 공통 소오스 플러그들(CSP)이 형성될 수 있다. 이후, 도 2, 도 3, 및 도 4에 도시된 바와 같이, 보조 배선들(SBL1~SBL4) 및 제 1 및 제 2 비트 라인들(BL1, BL2)이 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 18의 III-III'선을 따라 자른 단면들이다. 도 20, 도 22, 및 도 24는 도 19, 도 21, 및 도 23의 B 부분을 각각 확대한 도면들이다.
설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치 및 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 18, 도 19, 및 도 20을 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 주변 로직 회로들이 배치될 수 있다. 주변 게이트 스택들(PGS)이 주변 회로 영역(PCR)의 활성 영역(ACT)을 가로질러 배치될 수 있다. 여기서, 주변 게이트 스택들(PGS)은 기판(10) 상에 차례로 적층된 게이트 절연막, 폴리실리콘막, 금속막, 및 하드 마스크막을 포함할 수 있다. 나아가, 주변 게이트 스택들(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 주변 게이트 스택들(PGS) 양측의 활성 영역(ACT) 내에 형성되는 소오스/드레인 영역들이 형성될 수 있다.
더미 희생 패턴(DP)이 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 더미 희생 패턴(DP)은, 도 6을 참조하여 설명된 박막 구조체(110)의 희생막들(SL) 중 최하층 희생막의 일 부분일 수 있다.
전극 구조체(ST)가 기판(10) 상에 배치될 수 있으며, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 일 예에 따르면, 전극 구조체(ST)는 수평적으로 서로 이격되는 하부 전극들(ELa), 하부 전극들(Ela) 상의 하부 평탄 절연막(25), 하부 평탄 절연막(25) 상에 번갈아 수직적으로 적층된 절연막들(ILD) 및 상부 전극들(ELb)을 포함할 수 있다. 여기서, 하부 전극들(ELa) 각각은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 가질 수 있다. 최상층의 상부 전극들(ELb) 또한, 라인 형태를 가질 수 있다.
전극 구조체들(ST)은 하부 및 상부 전극들(ELa, ELb)과 주변 로직 회로들 간의 전기적 연결을 위해, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 하부 평탄 절연막(25)은 상부 전극들(ELb) 사이에 개재된 절연막들(ILD)보다 두꺼울 수 있으며, 주변 회로 영역(PCR)으로 연속적으로 연장되어 더미 희생 패턴(DP)의 일 부분을 덮을 수 있다.
공통 소오스 영역들(CSR)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR) 중 어느 하나는 하부 전극들(ELa) 사이의 기판(10) 내에 제공될 수 있다.
실시예들에서, 제 1 더미 불순물층들(DIL1)이 서로 인접하는 공통 소오스 영역들(CSR) 사이에서 각각의 하부 전극들(ELa)을 관통할 수 있다. 제 1 더미 불순물층(DIL1)은 공통 소오스 영역들(CSR)과 나란하여 제 1 방향(D1)으로 연장될 수 있다. 다시 말해, 제 1 더미 불순물층(DIL1)은 셀 어레이 영역(CAR)의 기판(10) 상에서 연결 영역(CNR)으로 연장될 수 있다. 제 1 방향(D1)으로, 제 1 더미 불순물층(DIL1)의 길이는 하부 전극들(ELa)의 길이보다 짧을 수 있다. 제 2 더미 불순물층(DIL2)이 연결 영역(CNR)에서 하부 전극들(ELa) 사이에 배치될 수 있으며, 공통 소오스 영역들(CSR)과 인접할 수 있다. 또한, 제 2 더미 불순물층(DIL2)은 주변 회로 영역(PCR)에서 하부 전극들(ELa)과 더미 희생 패턴(DP) 사이를 채울수 있다. 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)은 예를 들어, 탄소가 도핑된 다결정 실리콘막 또는 실리콘 게르마늄막일 수 있다.
제 1 내지 제 4 채널 구조체들(VS1-VS4)이 셀 어레이 영역(CAR)의 기판(10) 상에서 전극 구조체(ST)를 관통할 수 있으며, 더미 채널 구조체들(DVS)이 셀 어레이 영역(CAR)의 제 1 더미 불순물층(DIL1) 상에서 전극 구조체(ST)를 관통할 수 있다. 또한, 제 1 내지 제 4 채널 구조체들(VS1~VS4)와 실질적으로 동일한 구조의 지지 구조체들(SS)이 연결 영역(CNR)에서 전극 구조체(ST)를 관통할 수 있다.
일 예에 따르면, 제 1 더미 불순물층(DIL1)은, 도 20에 도시된 바와 같이, 셀 어레이 영역(CAR)의 기판(10) 상에서 각각의 하부 전극들(Ela)을 관통하므로, 더미 채널 구조체들(DVS)의 바닥면은 제 1 내지 제 4 채널 구조체들(VS1-VS4)의 바닥면보다 위에 위치할 수 있다. 더미 채널 구조체들(DVS) 각각은 앞서 설명한 것처럼, 제 2 수직 절연 패턴(DVP)을 포함하며, 제 2 수직 절연 패턴(DVP)은 더미 수직 채널 패턴(DVC)의 측벽에서 더미 수직 채널 패턴(DVC)의 바닥면과 제 1 불순물층의 상면 사이로 연장될 수 있다.
상부 평탄 절연막(50)이 하부 평탄 절연막(25) 상에서 기판(10) 전면을 덮을 수 있으며, 실질적으로 평탄화된 상부면을 가질 수 있다. 즉, 상부 평탄 절연막(50)은 상부 전극들(ELb)의 단부들을 덮을 수 있다. 셀 콘택 플러그들(CPLG)은 제 1 및 제 2 층간 절연막들(51, 53) 및 상부 평탄 절연막(50)을 관통하여 상부 전극들(ELb)의 단부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG) 중 하나는 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(50), 및 하부 평탄 절연막(25)을 관통하여, 하부 전극(ELa)의 단부에 접속될 수 있다. 주변 콘택 플러그들(PPLG)은 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(50), 및 더미 희생 패턴(DP)을 관통하여 소오스/드레인 영역들에 접속될 수 있다. 제 2 층간 절연막(53) 상에 셀 어레이 영역(CAR)의 보조 배선들, 연결 영역(CNR)의 연결 배선들(CL), 주변 회로 영역(PCR)의 주변 회로 배선들(PCL)이 배치될 수 있다. 비트 라인들(BL) 제 3 층간 절연막(60) 상에서 제 2 방향(D2)으로 연장될 수 있으며, 콘택 플러그를 통해 보조 배선들에 접속될 수 있다.
도 21 및 도 22를 참조하면, 하부 전극들(ELa) 각각은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 가질 수 있다. 각각의 하부 전극들(ELa)은 라인 형태의 오프닝을 가질 수 있으며, 제 1 더미 불순물층(DIL1)이 하부 전극들(ELa)의 오프닝들에 의해 노출된 기판(10) 내에 제공될 수 있다. 하부 평탄 절연막(25)이 하부 전극들(ELa)의 오프닝들을 채울 수 있다. 이에 따라, 하부 평탄 절연막(25)이 제 1 더미 불순물층(DIL1)을 덮을 수 있다. 더미 채널 구조체들(DVS)은 전극 구조체(ST)의 상부 전극들(ELb)을 관통하여 제 1 더미 불순물층(DIL1)과 접촉하되, 하부 전극들(ELa)과 이격될 수 있다. 일 예에서, 하부 평탄 절연막(25)의 일부분이 연결 영역(CNR)에서 하부 전극들(ELa) 사이에 채워질 수 있다.
도 23 및 도 24를 참조하면, 하부 전극들(ELa) 각각은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 가질 수 있다. 각각의 하부 전극들(ELa)이 제 1 더미 불순물층(DIL1)을 덮을 수 있으며, 더미 채널 구조체들(DVS)이 각각의 하부 전극들(ELa)을 관통하여 제 1 더미 불순물층(DIL1)과 접촉할 수 있다.
도 25a 내지 도 28a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 25b 내지 도 28b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 25a 내지 도 28a의 IV-IV'선을 따라 자른 단면들이다. 도 29는 도 28b의 C 부분을 확대한 도면이다.
도 25a 및 도 25b를 참조하면, 기판(10) 상에 하부 몰드 구조체(100)가 형성될 수 있다. 하부 몰드 구조체(100)는 기판(10) 상에서 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격되어 배열되는 하부 절연 패턴들(111), 하부 절연 패턴들(111)의 측벽들 및 기판(10)의 상면을 덮는 제 1 연결 반도체 패턴(115), 제 1 연결 반도체 패턴(115)에 의해 정의된 갭 영역을 채우는 제 1 희생막(SL1)을 포함할 수 있다.
제 1 연결 반도체 패턴(115)은 기판(10)의 상면과 접촉하는 바닥 부분 및 바닥 부분으로부터 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)의 측벽들로 연장되는 측벽 부분을 포함할 수 있으며, 바닥 부분과 측벽 부분에 의해 정의된 갭 영역을 가질 수 있다. 제 1 연결 반도체 패턴(115)은 단결정 실리콘, 다결정 실리콘, 다결정 게르마늄, 또는 단결정 게르마늄으로 형성될 수 있다. 다른 예로, 제 1 연결 반도체 패턴(115)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다.
제 1 희생막(SL1)은 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있으며, 일체(single body)로 이루어질 수 있다. 제 1 희생막(SL1)은 제 1 연결 반도체 패턴(115) 상에서 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)을 완전히 채울 수 있다. 제 1 희생막(SL1)은 하부 절연 패턴들(111) 및 제 1 연결 반도체 패턴(115)에 대해 식걱 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 희생막(SL1)은 폴리 실리콘막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나일 수 있다.
하부 몰드 구조체(100)를 형성하는 것은, 기판(10) 상에 하부 절연막을 형성하는 것, 하부 절연막을 패터닝하여 서로 교차하는 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)을 형성하는 것, 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)을 컨포말하게 덮는 연결 반도체막을 형성하는 것, 연결 반도체막이 형성된 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)을 채우는 제 1 희생막(SL1)을 형성하는 것, 및 하부 절연막이 노출되도록 제 1 희생막(SL1) 및 연결 반도체막을 평탄화하는 것을 포함할 수 있다.
제 1 수평 트렌치들(T1a, T1b)은 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 수평 트렌치들(T2)은 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격될 수 있다. 제 1 수평 트렌치들(T1a, T1b)은 제 1 폭(W1)을 갖는 제 1 트렌치들(T1a) 및 제 1 폭(W1)보다 작은 제 2 폭(W2)을 갖는 제 2 트렌치들(T1b)을 포함할 수 있다. 일 예에서, 제 2 트렌치들(T1b) 각각은 서로 인접하는 제 1 트렌치들(T1a) 사이에 배치될 수 있다.
연결 반도체막은 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2)의 측벽들 및 바닥면들에 균일한 두께로 증착될 수 있다. 연결 반도체막의 증착 두께는 제 2 수평 트렌치(T2)의 제 2 폭(W2)의 약 1/2보다 작을 수 있다. 이와 같이 연결 반도체막을 증착함에 따라, 연결 반도체막은 제 1 및 제 2 수평 트렌치들(T1a, T1b, T2) 내에 갭 영역을 정의할 수 있다. 연결 반도체막은 화학 기상 증착 기술 또는 원자층 증착 기술을 이용하여 형성될 수 있으며, 예를 들어, 다결정 실리콘막으로 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 하부 몰드 구조체(100) 상에 버퍼 절연막(11) 및 제 2 희생막(SL2)이 차례로 형성될 수 있다.
일 예에 따르면, 버퍼 절연막(11)을 형성하기 전에, 제 1 연결 반도체 패턴(115)의 상부 부분에 불순물(예를 들어, 탄소)을 도핑하여 차단층을 형성할 수도 있다.
제 2 희생막(SL2)은 예를 들어, 폴리실리콘막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나일 수 있다. 일 예에서, 제 2 희생막(SL2)은 불순물이 언도우프된 폴리실리콘막일 수 있다.
제 1 및 제 2 더미 불순물층들(DIL1, DIL2)이 제 2 희생막(SL2) 내에 형성될 수 있으며, 제 1 방향(D1)으로 연장되되 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에서, 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)은 제 1 트렌치들(T1a)와 나란히 연장될 수 있다. 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)은 평면적 관점에서 제 1 트렌치들(T1a)과 중첩될 수 있다. 제 1 더미 불순물층(DIL1)은 서로 인접하는 제 2 더미 불순물층들(DIL2) 사이에 배치될 수 있다. 일 예에서, 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)은 제 2 희생막(SL2) 내에 불순물(예를 들어, 탄소)을 이온 주입하여 형성될 수 있다.
도 27a 및 도 27b를 참조하면, 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)을 포함하는 제 2 희생막(SL2) 상에 절연막들(ILD) 및 제 3 희생막들(SL3)이 번갈아 적층된 박막 구조체(110)가 형성될 수 있다.
제 3 희생막들(SL3)은 절연막들(ILD) 및 제 2 희생막(SL2)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예에서, 제 3 희생막들(SL3) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
이어서, 박막 구조체(110)를 관통하여 제 2 희생막(SL2)을 노출시키는 채널 홀들(CH) 및 제 1 더미 불순물층(DIL1)을 노출시키는 더미 채널 홀들(DCH)이 형성될 수 있다.
채널 홀들(CH)에 노출된 제 2 희생막(SL2)의 일부분을 수평적으로(laterally) 식각하여 제 1 리세스 영역들(HR1)이 형성될 수 있다. 제 1 리세스 영역들(HR1)은 제 3 희생막들(SL3), 절연막들(ILD), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제 2 희생막(SL2)을 등방적으로 식각하여 형성될 수 있다. 이에 따라, 제 1 리세스 영역들(HR1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열된 채널 홀들(CH)과 연결될 수 있다.
제 2 희생막(SL2)에 대한 식각 공정시 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)이 식각 정지막으로 이용될 수 있으며, 이에 따라 제 1 리세스 영역에 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)의 측벽이 노출될 수 있다. 여기서, 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)은 박막 구조체(110)를 지지하는 지지체(supporter) 역할을 할 수 있다.
제 2 희생막(SL2)을 제거한 후, 채널 홀들(CH) 및 제 1 리세스 영역들(HR1)을 통해 제 2 트렌치들(T1b) 내에 형성된 제 1 연결 반도체 패턴(115)에 불순물이 도핑될 수 있다. 제 1 연결 반도체 패턴(115)에 도핑된 불순물은 기판(10)과 반대의 도전형을 가질 수 있다.
도 28a 및 도 28b를 참조하면, 제 1 리세스 영역들(HR1) 및 채널 홀들(CH) 내에 채널 구조체(VS)가 형성될 수 있으며, 더미 채널 홀들(DCH) 내에 더미 채널 구조체(DVS)가 형성될 수 있다.
채널 구조체(VS)는 제 1 수직 절연 패턴(VP) 및 채널 패턴(VC)을 포함할 수 있으며, 더미 채널 구조체(DVS)는 제 2 수직 절연 패턴(DVP) 및 더미 수직 채널 패턴(DVC)을 포함할 수 있다. 제 1 및 제 2 수직 절연막들(VP, DVP)은 수직형 낸드 플래시 메모리 장치에서 데이터 저장막으로 이용되는 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
일 예에서, 채널 구조체(VS)는, 도 30에 도시된 바와 같이, 기판(10)에 대해 수직하며, 채널 홀들 내에 형성된 수직 부분들(P2) 및 기판(10)에 대해 평행한 수평 부분(P1)을 포함할 수 있다. 즉, 제 1 수직 절연 패턴(VP) 및 채널 패턴(VC)은 채널 홀들(CH)의 내벽에서 제 1 리세스 영역들(HR1)의 내벽으로 수평적으로 연장될 수 있다. 제 1 수직 절연 패턴(VP)은 제 1 리세스 영역들(HR1)에서 제 1 및 제 2 더미 불순물층들(DIL1, DIL2)의 측벽들과 접촉할 수 있다. 더미 채널 구조체(DVS)의 제 2 수직 절연 패턴(DVP)은 더미 수직 채널 패턴(DVC)의 바닥면과 제 1 더미 불순물층(DIL1)의 상면으로 연장될 수 있다.
채널 구조체(VS) 및 더미 채널 구조체(DVS)를 형성한 후, 박막 구조체(110) 상에 캡핑 절연막이 형성될 수 있으며, 캡핑 절연막 및 박막 구조체(110)를 패터닝하여 제 1 희생막(SL1)의 일부분들을 노출시키는 수직 트렌치들(T)이 형성될 수 있다. 수직 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 박막 구조체(110) 및 더미 불순물층(DIL)을 관통할 수 있다. 일 예에서, 수직 트렌치들(T)은 제 2 더미 불순물층들(DIL2)과 나란하게 연장될 수 있다.
수직 트렌치들(T)을 형성한 후, 더미 스페이서(PS)가 수직 트렌치들(T)에 노출된 제 3 희생막들(SL3) 및 절연막들(ILD)의 측벽들을 덮을 수 있다. 더미 스페이서(PS)는 제 1 희생막(SL1) 및 제 3 희생막들(SL3)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 더미 스페이서(PS)는 수직 트렌치들(T)을 형성한 후 결과물 전면에 폴리실리콘막을 증착하고, 폴리실리콘막을 이방성 식각하여 제 1 희생막(SL1)의 일부를 노출시킴으로써 형성될 수 있다.
이어서, 수직 트렌치들(T)에 노출된 제 1 희생막(SL1)을 등방성 식각함으로써 제 2 리세스 영역(HR2)이 형성될 수 있다. 제 1 희생막(SL1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 연장되므로, 버퍼 절연막(11)의 일부분들이 제 2 리세스 영역(HR2)에 의해 노출될 수 있다.
제 2 리세스 영역(HR2)에 노출된 버퍼 절연막(11) 및 제 1 수직 절연 패턴(VP)의 일부분들을 차례로 식각함으로써, 제 2 리세스 영역(HR2)에 채널 구조체(VS)의 채널 패턴(VC) 일부분들이 노출될 수 있다. 또한, 제 2 리세스 영역(HR2)에 의해 제 1 더미 불순물층(DIL1)의 일부분이 노출될 수 있다. 다시 말해, 제 1 더미 불순물층(DIL1)은 더미 채널 구조체(DVS)의 더미 수직 채널 패턴(DVC)이 제 2 리세스 영역(HR2)에 노출되는 것을 방지할 수 있다.
도 29a, 도 29b, 및 도 30을 참조하면, 제 2 리세스 영역(HR2)을 채우는 제 2 연결 반도체 패턴(120)이 형성될 수 있다. 제 2 연결 반도체 패턴(120)은 제 2 리세스 영역(HR2)에 노출된 반도체 패턴과 제 1 연결 반도체 패턴(115)을 전기적으로 연결할 수 있다. 즉, 이 실시예에서, 채널 구조체(VS)의 반도체 패턴은 제 1 및 제 2 연결 반도체 패턴들(115, 120)을 통해 기판(10)과 전기적으로 연결될 수 있다. 제 2 연결 반도체 패턴(120)은 제 2 리세스 영역(HR2) 내에 채워지므로, 제 1 방향(D1) 및 제 2 방향(D2)으로 연장될 수 있다. 그리고, 더미 채널 구조체(DVS)의 더미 수직 채널 패턴(DVC)은 제 1 더미 불순물층(DIL1)에 의해 기판(10) 전기적으로 분리될 수 있다.
제 2 연결 반도체 패턴(120)을 형성한 후, 수직 트렌치들(T)에서 더미 스페이서(PS)들을 제거되어 제 3 희생막들(SL3) 및 절연막들(ILD)의 측벽들이 수직 트렌치들(T)에 노출될 수 있다. 이어서, 제 3 희생막들(SL3)을 전극들(EL)로 대체하는 공정이 수행함에 따라, 기판(10) 상에 수직적으로 적층된 전극들(EL)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
이어서, 공통 소오스 영역들이 수직 트렌치들(T)에 노출된 제 1 및 제 2 연결 반도체 패턴들(115, 120) 내에 불순물을 도핑하여 형성될 수 있으며, 공통 소오스 플러그(CSP)가 수직 트렌치들(T) 내에 제 1 및 제 2 연결 반도체 패턴들(115)과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 내에서 서로 이격되어 제 1 방향으로 연장되는 공통 소오스 영역들;
서로 인접하는 상기 공통 소오스 영역들 사이에서 상기 제 1 방향으로 연장되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
상기 전극 구조체를 관통하며, 제 1 반도체 패턴 및 제 1 수직 절연막을 포함하는 제 1 채널 구조체들; 및
서로 인접하는 상기 제 1 채널 구조체들 사이에서 상기 전극 구조체를 관통하며, 제 2 반도체 패턴 및 제 2 수직 절연막을 포함하는 제 2 채널 구조체들을 포함하되,
상기 제 2 수직 절연막은 상기 제 2 반도체 패턴을 둘러싸며 상기 제 2 반도체 패턴의 바닥면과 상기 기판 사이로 연장되고,
상기 제 2 수직 절연막의 바닥면은 상기 제 1 수직 절연막의 바닥면보다 아래에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 채널 구조체들은 상기 공통 소오스 영역들로부터 제 1 수평 거리로 이격되어 배치되고,
상기 제 2 채널 구조체들은 상기 공통 소오스 영역들로부터 상기 제 1 수평 거리보다 큰 제 2 수평 거리 이격되어 배치되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
서로 인접하는 상기 공통 소오스 영역들 사이에서 상기 제 1 방향으로 연장되는 더미 불순물층을 더 포함하되,
상기 제 2 채널 구조체들은 상기 더미 불순물층 상에 배치되는 3차원 반도체 메모리 장치. - 제 3 항에 있어서,
상기 제 2 수직 절연막의 일 부분은 상기 제 2 반도체 패턴의 바닥면과 상기 더미 불순물층 사이에 개재되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 전극 구조체 상에서 수평적으로 서로 이격되어 상기 제 1 방향으로 연장되는 제 1 및 제 2 스트링 선택 전극들을 더 포함하되,
상기 제 1 채널 구조체들은 수직적으로 연장되어 각각의 상기 제 1 및 제 2 스트링 선택 전극들을 관통하고,
상기 제 2 채널 구조체들은 상기 제 1 및 제 2 스트링 선택 전극들 사이로 수직적으로 연장되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 채널 구조체들 및 제 2 채널 구조체들은 실질적으로 동일한 상부 폭을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판과 상기 제 1 채널 구조체들 사이에 각각 배치된 하부 반도체 패턴들을 더 포함하되,
상기 제 1 수직 절연막 및 상기 제 1 반도체 패턴은 상기 하부 반도체 패턴과 접촉하는 3차원 반도체 메모리 장치. - 기판 내에서 서로 이격되어 제 1 방향으로 연장되며, 제 1 불순물들을 포함하는 제 1 불순물층들;
서로 인접하는 상기 제 1 불순물층들 사이에서 상기 제 1 방향으로 연장되며, 상기 제 1 불순물들과 다른 제 2 불순물들을 포함하는 제 2 불순물층;
서로 인접하는 상기 제 1 불순물층들 사이에 배치되어 상기 제 2 불순물층을 덮는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 것;
상기 제 1 불순물층들 사이의 상기 기판 상에서 상기 전극 구조체를 관통하는 제 1 채널 구조체들; 및
상기 제 2 불순물층 상에서 상기 전극 구조체를 관통하는 제 2 채널 구조체들을 포함하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 1 채널 구조체들 각각은:
상기 전극 구조체의 하부 영역을 관통하여 상기 기판과 접촉하는 하부 반도체 패턴;
상기 전극 구조체의 상부 영역을 관통하여 상기 하부 반도체 패턴과 접촉하는 상부 반도체 패턴; 및
상기 하부 반도체 패턴 상에서 상기 상부 반도체 패턴을 둘러싸는 제 1 수직 절연막을 포함하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 채널 구조체들 각각은 제 2 반도체 패턴 및 상기 제 2 반도체 패턴을 둘러싸는 제 2 수직 절연막을 포함하되,
상기 제 2 수직 절연막은 상기 제 2 반도체 패턴의 바닥면과 상기 제 2 불순물층 사이로 연장되는 3차원 반도체 메모리 장치. - 제 10 항에 있어서,
상기 제 2 채널 구조체들 각각은 상기 제 2 불순물층 상의 더미 반도체 패턴을 더 포함하되,
상기 제 2 수직 절연막의 일 부분은 상기 제 2 반도체 패턴의 바닥면과 상기 더미 반도체 패턴 사이로 연장되는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 1 채널 구조체들은 상기 제 1 불순물층들로부터 제 1 수평 거리로 이격되어 배치되고,
상기 제 2 채널 구조체들은 상기 제 1 불순물층들로부터 상기 제 1 수평 거리보다 큰 제 2 수평 거리 이격되어 배치되는 3차원 반도체 메모리 장치. - 기판 내에서 서로 이격되어 제 1 방향으로 연장되는 공통 소오스 영역들;
서로 인접하는 상기 공통 소오스 영역들 사이의 상기 기판 상에 배치되는 전극 구조체로서, 상기 전극 구조체는 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
상기 전극 구조체를 관통하여, 상기 기판과 전기적으로 연결되는 제 1 채널 구조체들; 및
서로 인접하는 상기 제 1 채널 구조체들 사이에서 상기 전극 구조체를 관통하되, 상기 기판과 전기적으로 분리되는 제 2 채널 구조체들을 포함하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 채널 구조체들은 상기 공통 소오스 영역들로부터 제 1 수평 거리로 이격되어 배치되고,
상기 제 2 채널 구조체들은 상기 공통 소오스 영역들로부터 상기 제 1 수평 거리보다 큰 제 2 수평 거리 이격되어 배치되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 채널 구조체들 각각은,
상기 전극 구조체의 하부 영역을 관통하여 상기 기판과 접촉하는 하부 반도체 패턴;
상기 전극 구조체의 상부 영역을 관통하여 상기 하부 반도체 패턴과 접촉하는 상부 반도체 패턴; 및
상기 하부 반도체 패턴 상에서 상기 상부 반도체 패턴을 둘러싸는 제 1 수직 절연막을 포함하는 3차원 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 2 채널 구조체들 각각은
상기 전극 구조체를 관통하는 제 2 반도체 패턴; 및
상기 제 2 반도체 패턴을 둘러싸며, 상기 제 2 반도체 패턴의 바닥면으로 연장되는 제 2 수직 절연막을 포함하는 3차원 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 1 수직 절연막의 바닥면은 상기 제 2 수직 절연막의 바닥면보다 위에 위치하는 3차원 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 2 채널 구조체들 각각은 상기 기판과 접촉하는 더미 반도체 패턴을 더 포함하되,
상기 제 2 수직 절연막의 일 부분은 상기 제 2 반도체 패턴의 바닥면과 상기 더미 반도체 패턴 사이에 개재되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
서로 인접하는 상기 공통 소오스 영역들 사이에서 상기 제 1 방향으로 연장되는 더미 불순물층을 더 포함하되,
상기 제 2 채널 구조체들은 상기 더미 불순물층과 접촉하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 전극 구조체 상에서 수평적으로 서로 이격되어 상기 제 1 방향으로 연장되는 제 1 및 제 2 스트링 선택 전극들을 더 포함하되,
상기 제 1 채널 구조체들은 수직적으로 연장되어 각각의 상기 제 1 및 제 2 스트링 선택 전극들을 관통하고,
상기 제 2 채널 구조체들은 상기 제 1 및 제 2 스트링 선택 전극들 사이로 수직적으로 연장되는 3차원 반도체 메모리 장치.
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